JP2016021504A - 増幅装置、半導体装置、製造方法、電子機器 - Google Patents

増幅装置、半導体装置、製造方法、電子機器 Download PDF

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Abstract

【課題】光電変換効率を向上させる。
【解決手段】所定の基板内に形成されたソース領域と、所定の基板内に形成されたドレイン領域と、所定の基板上に形成されたゲートと、ソース領域とドレイン領域との間であり、ゲートの直下に形成され第１の領域とを備え、第１の領域の濃度のピークの深さは、ソース領域およびドレイン領域の深さの半分より深い位置にある。または第１の領域の濃度のピークの深さは、ソース領域およびドレイン領域の深さよりも浅い領域に位置する。本技術は、撮像素子に適用できる。
【選択図】図４

Description

本技術は、増幅装置、半導体装置、製造方法、電子機器に関する。詳しくは、撮像素子のソースフォロアのゲインを向上させることができる増幅装置と、そのような増幅装置を製造する半導体装置、製造方法と、そのような増幅装置を備える電子機器に関する。
近年、撮像素子は、多画素化、高密度化される傾向にある。多画素化、高密度化が進むと、取り扱う信号電荷量が減少してしまう傾向に有る。そのため、微少な信号電荷を検出するための高性能な出力アンプが必要となる。このような出力アンプに要求される性能としては、Ｓ／Ｎ、リニアリティ、増幅度等が十分良いことである。
撮像素子のＳ／Ｎを向上させるための方法の１つに光電変換効率を向上させることがある。そして、ソースフォロアのゲインを向上させることで、光電変換効率を向上させることができる。撮像素子には、アンプトランジスタが含まれ、そのアンプトランジスタのゲインは、１に近いほど良いが、バックバイアス依存性の影響により、１よりも小さくなる。
特許文献１では、ウェルをソースと同電位にすることで、バックバイアスの依存性をなくすことが提案されている。
特許文献２では、画素領域のウェルをＮ型にすることで、チャネルの下の空乏層を拡げ、バックバイアス依存性の抑制とアンプトランジスタのゲート容量の低減を図ることが提案されている。
特開昭60−223161号公報 特許第4155568号公報
特許文献１によると、アンプトランジスタのゲインの向上と、フローティングディフュージョン容量の一部であるアンプトランジスタのゲート容量の低減が得られるが、アンプトランジスタのウェルを、その他の素子のウェルと分離する必要があり、微細化が困難になる。
特許文献２によると、ソースフォロアの動作時にチャネルの下の空乏層が拡がり、ソースフォロアのゲインが上がりゲート容量が低減するが、製造時の工程数が増え、P型領域をグランドに接地する為に画素面積が増加し、Ｎ型のウェルを使用する為、暗電流や混色の増加を招く可能性がある。
本技術は、このような状況に鑑みてなされたものであり、撮像素子の光電変換効率を向上させることができるようにするものである。
本技術の一側面の増幅装置は、所定の基板内に形成されたソース領域と、前記所定の基板内に形成されたドレイン領域と、前記所定の基板上に形成されたゲートと、前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域とを備え、前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある。
前記第１の領域の前記濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さより浅い領域に位置するようにすることができる。
前記第１の領域の前記濃度のピークの深さは、ソースフォロア動作時に、電流密度が集中する領域よりも深い領域に位置するようにすることができる。
デプレッション型であるようにすることができる。
リセットトランジスタをさらに備え、前記リセットトランジスタのゲートは、前記所定の基板上に形成され、前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置するようにすることができる。
選択トランジスタをさらに備え、前記選択トランジスタのゲートは、前記所定の基板上に形成され、前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置するようにすることができる。
本技術の一側面の半導体装置は、所定の基板内に形成されたソース領域と、前記所定の基板内に形成されたドレイン領域と、前記所定の基板上に形成されたゲートと、前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域とを備える増幅装置を製造し、前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように製造する。
前記第１の領域の前記濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さよりも浅い領域に位置するように製造するようにすることができる。
前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、前記ソース領域および前記ドレイン領域の深さの半分より深い位置であり、前記ソース領域および前記ドレイン領域の深さまでの間に位置するように制御されるようにすることができる。
前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、ソースフォロア動作時に電流密度が集中する領域よりも深くなるように制御されるようにすることができる。
リセットトランジスタのゲートを、前記所定の基板上に形成し、前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御するようにすることができる。
選択トランジスタのゲートを、前記所定の基板上に形成し、前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御するようにすることができる。
本技術の一側面の製造方法は、所定の基板内に形成されたソース領域と、前記所定の基板内に形成されたドレイン領域と、前記所定の基板上に形成されたゲートと、前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域とをそれぞれ形成するステップを含み、前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように制御するステップを含む。
本技術の一側面の電子機器は、所定の基板内に形成されたソース領域と、前記所定の基板内に形成されたドレイン領域と、前記所定の基板上に形成されたゲートと、前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域とを備え、前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある増幅装置を備え、前記増幅装置により増幅された信号に対して所定の処理を施す処理部を備える。
本技術の一側面の増幅装置においては、所定の基板内に形成されたソース領域と、所定の基板内に形成されたドレイン領域と、所定の基板上に形成されたゲートと、ソース領域とドレイン領域との間であり、ゲートの直下に形成され第１の領域とが備えられる。その第１の領域の濃度のピークの深さは、ソース領域およびドレイン領域の深さの半分より深い位置にある。
本技術の一側面の半導体装置、製造方法においては、前記増幅装置が製造される。
本技術の一側面の電子機器は、前記増幅装置を含む構成とされている。
本技術の一側面によれば、撮像素子の光電変換効率を向上させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の一実施の形態の構成例を示す図である。 画素の回路図を示す図である。 従来のアンプトランジスタの一例の構成を示す図である。 本技術を適用したアンプトランジスタの一実施の形態の構成を示す図である。 画素の構成を示す図である。 アンプトランジスタの製造について説明するための図である。 適用例１（撮像装置）に係る全体構成を表す機能ブロック図である。 適用例２（カプセル型内視鏡カメラ）に係る全体構成を表す機能ブロック図である。 内視鏡カメラの他の例（挿入型内視鏡カメラ）に係る全体構成を表す機能ブロック図である。 適用例３（ビジョンチップ）に係る全体構成を表す機能ブロック図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．撮像素子の構成
２．単位画素の回路
３．ソースフォロアのゲインについて
４．アンプトランジスタの構造
５．アンプトランジスタの製造について
６．適用例
＜撮像素子の構成＞
図１は、本発明が適用される撮像素子としてのイメージセンサの構成例を示すブロック図である。図１では、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサを例にあげている。
イメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の単位画素５１）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
イメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、イメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、イメージセンサ３０と同じ基板上に搭載しても構わない。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜単位画素の回路＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５１の具体的な構造について説明する。
図２は、単位画素の回路構成例を示している。単位画素５１のフォトダイオード５２は、入射光によって発生した信号電荷を蓄積する。転送トランジスタ５３は、フォトダイオード５２に蓄積した信号電荷をフローティングディフュージョン（以下ＦＤと記す）領域５５に転送する。
制御線５４は、転送トランジスタ５３のゲートにパルスを印加し、電荷転送動作を制御するための制御線である。ＦＤ領域５５は、信号電荷を受けアンプトランジスタ５８のゲート電極に接続する領域である。
リセットトランジスタ５６は、ＦＤ領域５５をリセットする。制御線５７は、リセットトランジスタ５６のゲートにパルスを印加しリセット動作を制御するための制御線である。アンプトランジスタ５８は、信号電荷量に応じた増幅信号を出す。
電源配線５９は、アンプトランジスタ５８のドレインおよびリセットトランジスタ５６のドレインに接続され、それらに電源電位を供給している。選択トランジスタ６０は、出力画素を選択するためのトランジスタである。
制御線６１は、選択トランジスタ６０のゲートにパルスを印加し選択動作を制御するための制御線である。出力線６２は、選択された画素の増幅信号が出力される線である。定電流源６３は、定電流源として動作する。
上記の画素５１を２次元的マトリックス状に配列したものは撮像装置の画素領域を形成するが、そのマトリックス構成において出力線６２は、各列の画素の共通線となっており、制御線５４、５７、６１は、それぞれ各行の画素の共通線となっている。そして、制御線６１によって選択された行の画素のみが出力線６２に信号出力されるように構成されている。
次に画素５１の動作について説明する。制御線６１によって選択トランジスタ６０が、ＯＮ状態となる行の画素について、まず制御線５７にパルスが印加され、ＦＤ領域５５がリセットされる。アンプトランジスタ５８と定電流原６３とでソースフォロワが形成されるため、リセット電位に応じた出力電位が出力線６２にあらわれる。
次に制御線５４にパルスを印加することによってフォトダイオード５２に蓄積された信号電荷がＦＤ領域５５に転送されると、この信号電荷量に応じた電圧分だけＦＤ領域５５の電位が変化し、その電位変化分が出力線６２にもあらわれる。
出力線６２にあらわれるリセット電位は、アンプトランジスタ５８のしきい電圧値のばらつきおよびＦＤ領域５５をリセットするときのリセット雑音などの雑音がのっているので、信号電荷量に対応した電位変化分が雑音を含まない信号である。
撮像素子では、この雑音が取り除かれ、信号のみを取り出すための読み出し回路が、出力線６２に接続されている。この読み出し回路には、クランプ回路によって上記雑音を除くもの、雑音と雑音＋純粋信号とを別々に保持してそれぞれ水平走査の読み出し時に最終段の差動アンプに導くことによって雑音を除くもの、などいくつかの構成が提案されているが、本技術とは直接の関係がないので詳しい説明は省略する。
＜ソースフォロアのゲインについて＞
ところで、撮像素子のS/N比（signal-noise ratio)を上げるための方法の一つに光電変換効率を向上させることがあげられる。光電変換効率は、光によって発生した電子を電圧に変換する効率である。その大きさはＦＤ領域５５のFD容量とソースフォロアのゲインで決まる。
光電変換効率を、FD容量とソースフォロアのゲインで表した関数を次式（１）に示す。
Figure 2016021504
式（１）において、ｑは電気素量を表し、ＣFDはＦＤ領域５５のFD容量を表し、Ｇはソースフォロアのゲインを表す。
式（１）から、光電変換効率をあげるためには、ＦＤ領域５５のFD容量ＣFDを低減させたり、ソースフォロアのゲインＧを向上させたりする必要があることがわかる。特にソースフォロアのゲインＧを向上させると、そのまま光電変換効率の向上率につながるため、その効果は大きいと考えられる。
図２に示した画素部の回路図を再度参照するに、ソースフォロア回路は、アンプトランジスタ５８、もしくはアンプトランジスタ５８と選択トランジスタ６０から成る。アンプトランジスタ５８のゲインは、最大の１になるのが好ましい。
しなしながら、図２に示した回路の場合、アンプトランジスタ５８のウェルの電位はグランドに接地され、ソースの電位はゲートの電圧によって変化する為、バックバイアス依存性の影響でアンプトランジスタ５８の閾値が変化する。その結果、アンプトランジスタ５８のゲインは１より小さくなる。
アンプトランジスタ５８のゲインを表わした関数を次式（２）に示す。
Figure 2016021504
式（２）において、Ｖｓはソースの電位を表し、Ｖｇはゲートの電位を表し、Ｖｔｈは、閾値を表す。
式（２）から、アンプトランジスタ５８のゲインを大きくするには、閾値のバックバイアス依存性を小さくすれば良いことがわかる。バックバイアス依存性を小さくするために、ウェルをソースと同電位にすることでバックバイアス依存性を無くすことが考えられる。
図３に、Ｎ型アンプトランジスタの構造を示す。なお、図３に示すＮ型アンプトランジスタは、従来の構造であり、後述する本技術を適用したアンプトランジスタとの差異を明確にするために図示し、説明を加える。
図３に示したＮ型アンプトランジスタのうち、１０１は、アンプトランジスタ５８のゲートを表し、１０２は、アンプトランジスタ５８のドレインを表し、１０３は、アンプトランジスタ５８のソースを表す。アンプトランジスタ５８のドレイン１０２とソース１０３は、Ｎ＋領域とされている。
１０４は、アンプトランジスタ５８のゲート１０１の下側に設けられ、アンプトランジスタ５８のドレイン１０２とソース１０３の間に形成されているＮ−領域であり、チャネル領域を表す。ゲート１０１とＮ−領域１０４との間には、ゲート酸化膜１０５が形成されている。ドレイン１０２、ソース１０３、およびＮ−領域１０４は、Ｐ型ウェル領域１０６の基板内に形成されている。
アンプトランジスタ５８は、ノイズ低減のために、デプレッション型が用いられることが多い。図３に示したアンプトランジスタ５８は、デプレッション型を示している。デプレッション型の場合、ゲート酸化膜１０５界面付近の半導体層領域にＮ型領域（図３では、Ｎ−領域１０４）が形成される。
図３に示したような構造の場合、Ｎ−領域１０４からなるチャネル領域の下に、Ｐ型ウェル領域１０６が存在する。この為、ソースフォロアの動作時にチャネル領域の下に拡がる空乏層幅が狭く、閾値のバックバイアス依存性が大きくなってしまい、ソースフォロアのゲインが下がってしまう可能性がある。
そこで、アンプトランジスタ５８のウェルをソースと同電位にすることでバックバイアス依存性を抑制することが考えられる。これによりアンプトランジスタのゲインの向上と、FD容量の一部であるアンプトランジスタのゲート容量の低減が得られる。しかしながら、アンプトランジスタのウェルを、その他の素子のウェルと分離する必要があり、微細化することが困難である。このようなことから、一般的には、アンプトランジスタのウェルは、周辺回路やフォトダイオードのウェルと共通化されている。
また、ソースフォロアのゲインを下げないようにするために、画素領域のウェルをＮ型にすることでチャネルの下の空乏層を拡げ、バックバイアス依存性の抑制とアンプトランジスタのゲート容量の低減を図ることが考えられる。このような構成の場合、パンチスルーに弱くなってしまう可能性があるため、ソース・ドレインよりも下部にグランドに接地したP型領域が設けられる。
このような構造により、ソースフォロアの動作時に、チャネルの下の空乏層が拡がり、ソースフォロアのゲインが上がりゲート容量が低減する。しかしながら、このような構造を有するアンプトランジスタを形成するには、製造時に工程を追加する必要がある、P型領域をグランドに接地する為に画素面積が増加する、Ｎ型のウェルを使用する為、暗電流や混色の増加を招くなどの可能性がある。
＜アンプトランジスタの構造＞
そこで、本技術を適用したアンプトランジスタは、図４に示すような構造を有する。図４に示したアンプトランジスタ５８と、図３に示したアンプトランジスタ５８とで同一の部分には、同一の符号を付し、その説明は省略する。
図４に示したアンプトランジスタ５８においては、アンプトランジスタ５８のゲート１０１の下側に設けられるＮ領域が、図３に示したアンプトランジスタ５８のＮ−領域１０４よりも深い位置まで設けられている点が異なる。
図４に示したアンプトランジスタ５８においては、ゲート酸化膜１０５の下側であり、Ｐ型ウェル領域１０６内に、Ｎ−−領域１２１とＮ−領域１２２が形成されている。このＮ−−領域１２１とＮ−領域１２２を合わせた領域を、Ｎ領域１２３と記述すると、Ｎ領域１２３は、Ｎ−領域１０４（図３）よりも、Ｐ型ウェル領域１０６のゲート１０１が設けられている面側から深い位置まで形成されている。
このように、第１導電型（この場合、Ｎ型）のアンプトランジスタ５８のチャネルの下に、第１導電型から成る第１の領域（Ｎ領域１２３、特にＮ−領域１２２）が形成される。第１の領域（Ｎ領域１２３）の濃度のピークの深さは、ドレイン１０２・ソース１０３といった他の第１導電型の領域の深さの半分以上深く形成され、ドレイン１０２・ソース１０３の深さぐらいまで（深さより浅い領域）の間に形成される。
アンプトランジスタ５８が、ソースフォロア動作をすると、ON電流は、ゲート酸化膜１０５の界面から数nmの深さを流れる（Ｎ−−領域１２１を流れる）。そして、そのチャネルの下には空乏層が拡がる。
そこでチャネルより深い領域に第１導電型の領域、この場合、Ｎ−領域１２２を形成することで、チャネル領域の下に拡がる空乏層がＮ−領域１２２（第１の領域）よりも深く拡がり、空乏層の幅が大きくなる。空乏層の幅が拡がることで閾値のバックバイアス依存性が小さくなる。
Ｎ領域１２３の深さは、ドレイン１０２やソース１０３のジャンクションの深さよりも浅いことが望ましい。ドレイン１０２やソース１０３よりも深い領域に第１導電型のＮ領域１２３を形成してしまうと、その領域の電位をゲート１０１からコントロールできず、リークパスとなってしまう可能性がある。
リークパスが出来てしまうと正常にソースフォロアが動作しない可能性がある。よって、上記したように、Ｎ領域１２３は、ドレイン１０２やソース１０３のジャンクションの深さよりも浅いように形成される。
Ｎ−領域１２２を形成するためのイオン注入は、チャネル形成(図４においては、Ｎ――領域１２１)のためのイオン注入と兼ねることが可能であるため、Ｎ−領域１２２を形成するための新たな工程を設けなくても、図４に示したようなＮ−領域１２２を有するアンプトランジスタ５８を形成することができる。
また、図４に示したアンプトランジスタ５８の構成によれば、図３に示したアンプトランジスタ５８と図４に示したアンプトランジスタ５８を比べてわかるように、アンプトランジスタ５８が大きくなるといった要素がなく、アンプトランジスタ５８を含む画素５１が大きくなるといったこともなく、画素面積が増大するということはない。
すなわち、本技術を適用したアンプトランジスタ５８、そして、アンプトランジスタ５８を含む画素５１によれば、画素面積の増大、工程数の増加、暗電流や混色の増加といったことが発生するようなことを防ぐことが可能である。
このようなアンプトランジスタ５８を含む画素の構成を図５に示す。図中左側には、フォトダイオード１５１が形成され、このフォトダイオード１５１は、Ｐ＋領域１５２とＮ−領域１５３から構成されている。
このフォトダイオード１５１は、ＨＡＤセンサとすることができる。このＨＡＤセンサとは、Hole-Accumulation Diode sensor(ホール・アキュムレーション・ダイオードセンサ)の略であり、ｎ型基板、Pウェル、ｎダイオードセンサ表面に正孔蓄積層“P+”を付加したセンサ構造を有する。このＨＡＤセンサによれば、センサ表面から発生する暗電流を大幅に抑えることができる。
フォトダイオード１５１の右側には、転送トランジスタ５３(図２)のトランスファーゲート１５４が形成されている。このトランスファーゲート１５４の下側であり、Ｐ型ウェル領域１０６内には、Ｎ−領域１５６が形成されている。また、トランスファーゲート１５４とＮ−領域１５６との間には、ゲート酸化膜１５５が形成されている。
フォトダイオード１５１に蓄積された電荷は、転送トランジスタ５３の動作により、Ｎ＋領域１５７に転送される。Ｎ＋領域１５７は、アンプトランジスタ５８に供給される電荷を一旦蓄積する領域として機能する。Ｎ＋領域１５７とアンプトランジスタ５８のゲート１０１は、ＦＤ配線１５８により接続されている。
トランスファーゲート１５４の右側には、リセットトランジスタ５６(図２)のゲート１５９が形成されている。このゲート１５９の下側であり、Ｐ型ウェル領域１０６内には、Ｎ−領域１６１が形成されている。また、ゲート１５９とＮ−領域１６１との間には、ゲート酸化膜１６０が形成されている。
リセットトランジスタ５６のゲート１５９の右側には、アンプトランジスタ５８のゲート１０１が形成されている。このアンプトランジスタ５８のゲート１０１などの構成は、図４に示した構成と同様であるが、Ｎ――領域１２４が、Ｎ−領域１２２の下部にさらに形成されている。
図５においては、Ｎ――領域１２１、Ｎ−領域１２２、Ｎ――領域１２４をまとめてＮ領域１２３と記述する。すなわち、Ｎ領域１２３は、アンプトランジスタ５８のゲート１０１の下側であり、Ｐ型ウェル領域１０６の基板内に形成されるＮ型の領域を示すとする。
アンプトランジスタ５８のドレイン１０２には、電源配線１６２が接続されており、この電源配線１６２は、図３における電源配線５９に対応する。
アンプトランジスタ５８のゲート１０１の右側には、選択トランジスタ６０(図２)のゲート１６３が形成されている。このゲート１６３の下側であり、Ｐ型ウェル領域１０６内には、Ｎ−領域１６５が形成されている。また、ゲート１６３とＮ−領域１６５との間には、ゲート酸化膜１６４が形成されている。
Ｎ−領域１６５の左側には、Ｎ＋領域１０３が形成され、右側には、Ｎ＋領域１６６が形成されている。Ｎ＋領域１０３は、アンプトランジスタ５８のソース１０３として機能するとともに、選択トランジスタ６０のドレインとしても機能する。
Ｎ＋領域１６６は、選択トランジスタ６０のソースとして機能する。選択トランジスタ６０のソースとしてのＮ＋領域１６６には、出力線１６７が接続されている。この出力線１６７は、図３における出力線６２に該当する。
このような構成を有する画素においては、リセットトランジスタ５６（図５においては、Ｎ＋領域１５７、ゲート１５９、Ｎ＋領域１０２から構成）、もしくは選択トランジスタ６０（図５においては、Ｎ＋領域１０３、ゲート１６３、Ｎ＋領域１６６から構成）は、ＯＮ抵抗の低減が求められる。その為に、Ｌ長をできるだけ小さくする必要がある。
Ｌ長は、チャネル長であり、例えば、リセットトランジスタ５６のＬ長は、Ｎ＋領域１５７とＮ＋領域１０２の間の距離であり、選択トランジスタ６０のＬ長は、Ｎ＋領域１０３とＮ＋領域１６６の間の距離である。
上記したように、リセットトランジスタ５６や選択トランジスタ６０のＯＮ抵抗を低減するために、Ｌ長を小さくすることが好ましいとともに、ＯＦＦ時のリーク電流を小さくすることも好ましい。これらを満たす為には、ゲート直下の半導体領域（Ｐ型ウェル領域１０６）に形成される第１の導電型の領域、例えば、Ｎ−領域１６１やＮ−領域１６５は浅く形成した方が有利である。
一方でアンプトランジスタ５８（図５では、Ｎ＋領域１０２、ゲート１０１、Ｎ＋領域１０３から構成）は、ランダムノイズの観点からＬ長は、リセットトランジスタ５６や選択トランジスタ６０のＬ長より長く設定されることが多い。また他のトランジスタでソースフォロア回路のＯＮとＯＦＦが制御される為、ＯＦＦ特性は他のトランジスタと比べて重要ではない。
これらの要因からアンプトランジスタ５８では、ゲート１０１直下の半導体領域に形成される第１の導電型領域を深く形成することが可能である。第１の導電型領域とは、図５においては、Ｎ領域１２３である。よって、この場合、アンプトランジスタ５８のゲート１０１の直下に形成されるＮ領域１２３は、リセットトランジスタ５６や選択トランジスタ６０のゲート直下に形成されるＮ領域（Ｎ−領域１６１やＮ−領域１６５）とは異なり、深く形成しても、そのことによる悪影響、例えば暗電流や混色が増加するといったことが発生する可能性はない。
そこでリセットトランジスタ５６のゲート１５９の直下に形成されるＮ−領域１６１、および選択トランジスタ６０のゲート１６３の直下に形成されるＮ−領域１６５は、アンプトランジスタ５８のゲート１０１の直下に形成されるＮ領域１２３よりも、それぞれ浅く形成され、チャネル領域より深い領域は、第２の導電型（図５では、Ｐ型ウェル領域１０６）とされた構成とされる。
アンプトランジスタ５８のゲート１０１の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に形成されるＮ領域１２３の深さについてまとめる。Ｎ領域１２３の濃度のピークの深さは、アンプトランジスタ５８のドレイン１０２やソース１０３の領域の深さの半分よりも深い位置にある。
またＮ領域１２３の濃度のピークの深さは、アンプトランジスタ５８のドレイン１０２やソース１０３の領域の深さと略同程度の深さまで設けることが可能である。
また、Ｎ領域１２３の濃度のピークの深さは、ソースフォロア動作時に、電流密度が集中する領域、すなわち図５に示した画素５１の場合、Ｎ――領域１２１よりも深い領域に位置する。
リセットトランジスタ５６との関係においては、リセットトランジスタ５６のゲート１５９の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に形成されるＮ−領域１５６の濃度のピークの深さは、Ｎ領域１２３の濃度のピークの深さよりも浅い位置に位置するような関係にある。
また選択トランジスタ６０との関係においては、選択トランジスタ６０のゲート１６３の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に形成されるＮ−領域１６５の濃度のピークの深さは、Ｎ領域１２３の濃度のピークの深さよりも浅い位置に位置するような関係にある。
このように、画素を構成することで、回路面積の増大、工程数の追加、暗電流や混色の増加といったことを伴わずにソースフォロアのゲインを向上させ、高変換効率を実現することができる。
＜アンプトランジスタの製造について＞
次に、図６を参照し、図４、図５に示した画素、特にアンプトランジスタ５８の部分に関する製造について説明を加える。
工程Ｓ１において、半導体基板上にＰ型ウェル領域１０６が形成される。Ｐ型ウェル領域１０６の基板上にマスク２０１が形成される。マスク２０１は、リセットトランジスタ５６のゲート１５９（図５）の直下に形成されるＮ−領域１６１と選択トランジスタ６０のゲート１６３の直下に形成されるＮ−領域１６５のところに該当する部分が開口されている。
工程Ｓ１においては、マスク注入が用いられてＮ型ドーパントが、リセットトランジスタ５６と選択トランジスタ６０のチャネル領域が形成される領域に、それぞれ注入される。具体的には、例えば、リンが、注入エネルギー２０乃至６０keVで、ドーズ量が1e12乃至1e13[cm-2]で打ちこまれる。
ドーパントが行われることで、リセットトランジスタ５６のチャネル領域であるＮ−領域１６１と選択トランジスタ６０のチャネル領域であるＮ−領域１６５が形成される。
工程Ｓ２において、アンプトランジスタ５８のチャネル領域であるＮ領域１２３が形成される。アンプトランジスタ５８のチャネル領域も、リセットトランジスタ５６や選択トランジスタ６０のチャネル領域と同じく、マスク注入が用いられ、Ｎ型ドーパントが実行されることで形成される。
アンプトランジスタ５８のチャネル領域は、図４、図５を参照して説明したように、ドレイン１０２やソース１０３のチャネル領域の深さよりも深く形成される。換言すれば、アンプトランジスタ５８のチャネル領域が形成されるときの注入エネルギーは、その注入のピークが、ドレイン１０２やソース１０３のチャネル領域の深さの半分から、ドレイン１０２やソース１０３の深さの位置までになるエネルギーが選択されることで行われる。
具体的には、例えば、リンが、注入エネルギー１２０乃至１７０keVで、ドーズ量が1e12乃至1e13[cm-2]で打ちこまれる。深いインプラ（イオン注入）は、拡がりを持つので、ゲート酸化膜１０５の界面は、薄いN型領域が形成され、チャネル領域となる。このように、深いインプラを行うことで、チャネル領域を含み、深い位置まで同一導電体の領域、この場合Ｎ領域１２３を形成することができる。
このように、リセットトランジスタ５６と選択トランジスタ６０のチャネル領域を形成するときと、アンプトランジスタ５８のチャネル領域を形成するときとでは、異なる注入エネルギーが用いられる。
リセットトランジスタ５６と選択トランジスタ６０のチャネル領域を形成するときの注入エネルギーよりも、アンプトランジスタ５８のチャネル領域を形成するときの注入エネルギーは、高いエネルギーとされる。このように、注入エネルギーを変えることで、異なる深さのチャネル領域(チャネル領域を含む領域)を形成することができる。
アンプトランジスタ５８のゲート１０１の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に、不純物を注入することで、Ｎ領域１２３を形成する際の注入エネルギーについてまとめる。
Ｎ領域１２３の濃度のピークの深さが、アンプトランジスタ５８のドレイン１０２やソース１０３の領域の深さの半分よりも深い位置になるような注入エネルギーが用いられる。
またＮ領域１２３の濃度のピークの深さが、アンプトランジスタ５８のドレイン１０２やソース１０３の領域の深さと略同程度の深さまで設けることが可能であり、そのような深さになるような注入エネルギーが用いられる。
また、Ｎ領域１２３の濃度のピークの深さは、ソースフォロア動作時に、電流密度が集中する領域、すなわち図５に示した画素５１の場合、Ｎ――領域１２１よりも深い領域に位置するように、Ｎ領域１２３が形成される注入エネルギーが用いられる。
リセットトランジスタ５６との関係においては、リセットトランジスタ５６のゲート１５９の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に形成されるＮ−領域１６１の濃度のピークの深さは、Ｎ領域１２３の濃度のピークの深さよりも浅い位置に位置するような関係になるような注入エネルギーが用いられる。
また選択トランジスタ６０との関係においては、選択トランジスタ６０のゲート１６３の真下であり、Ｐ型ウェル領域１０６が形成されている基板内に形成されるＮ−領域１６５の濃度のピークの深さは、Ｎ領域１２３の濃度のピークの深さよりも浅い位置に位置するような関係になるような注入エネルギーが用いられる。
このような注入エネルギーが用いられて、Ｎ領域１２３が形成されると、製造工程は、工程Ｓ３に進められる。
工程Ｓ３において、ゲートが形成される。形成されるのは、リセットトランジスタ５６のゲート１５９、アンプトランジスタ５８のゲート１０１、および選択トランジスタ６０のゲート１６３である。ゲートは、フォトレジストでゲートのパターンを形成後、プラズマガスでエッチングする等の方法で形成される。
工程Ｓ４において、ソース、ドレインが形成される。ここでは、図６に示すように、Ｎ＋領域１５７、Ｎ＋領域１０２、Ｎ＋領域１０３、およびＮ＋領域１６６が形成される。ソースやドレインも、チャネル領域と同じく、例えば、リンが、注入エネルギー１０乃至１５keVで、ドーズ量が1e13乃至1e15[cm-2]で打ちこまれることで形成される。
このようにして、ドレイン１０２やソース１０３の深さの半分から、ドレイン１０２やソース１０３の深さまでの間までの深さを有するＮ領域１２３が形成され、そのようなＮ領域１２３を有するアンプトランジスタ５８が製造される。
この後、必要に応じて、配線などが形成される。
このように、回路面積の増大や、工程数を増やすことなく、ソースフォロアのゲインを向上させ、高変換効率を実現するアンプトランジスタ５８を製造することができる。
高変換効率ができるアンプトランジスタ５８を含む画素は、以下のような装置に適用できる。また、上記した実施の形態、および以下に示す適用例は、画素５１を含むイメージセンサの場合を例にあげているが、アンプトランジスタ５８のみに対しても、本技術を適用できる。本技術は、上記したアンプトランジスタ５８を含む装置であれば、イメージセンサに限らず適用できる。
＜適用例＞
以下、上記したイメージセンサ３０の適用例について説明する。上記実施の形態におけるイメージセンサ３０はいずれも、様々な分野における電子機器に適用可能である。ここでは、その一例として、撮像装置（カメラ）、内視鏡カメラ、ビジョンチップ（人工網膜）について説明する。
（適用例１）
図７は、撮像装置（撮像装置３００）の全体構成を表した機能ブロック図である。撮像装置３００は、例えばデジタルスチルカメラまたはデジタルビデオカメラであり、光学系３１０と、シャッタ装置３２０と、イメージセンサ３０（例えば、イメージセンサ３０Ａ）と、信号処理回路３３０（画像処理回路３４０，ＡＦ処理回路３５０）と、駆動回路３６０と、制御部３７０とを備えている。
光学系３１０は、被写体からの像光（入射光）をイメージセンサ３０の撮像面上に結像させる１または複数の撮像レンズを含むものである。シャッタ装置３２０は、イメージセンサ３０への光照射期間（露光期間）および遮光期間を制御するものである。駆動回路３６０は、シャッタ装置３２０の開閉駆動を行うと共に、イメージセンサ３０における露光動作および信号読み出し動作を駆動するものである。
信号処理回路３３０は、イメージセンサ３０からの出力信号（ＳＧ１，ＳＧ２）に対して、所定の信号処理、例えばデモザイク処理やホワイトバランス調整処理等の各種補正処理を施すものである。制御部３７０は、例えばマイクロコンピュータから構成され、駆動回路３６０におけるシャッタ駆動動作およびイメージセンサ駆動動作を制御すると共に、信号処理回路３３０における信号処理動作を制御するものである。
この撮像装置３００では、入射光が、光学系３１０、シャッタ装置３２０を介してイメージセンサ３０において受光されると、イメージセンサ３０では、その受光量に基づく信号電荷が蓄積される。駆動回路３６０により、イメージセンサ３０の各画素２に蓄積された信号電荷の読み出しがなされ、読み出された電気信号ＳＧ１，ＳＧ２は信号処理回路３３０の画像処理回路３４０およびＡＦ処理回路３５０へ出力される。
イメージセンサ３０から出力された出力信号は、信号処理回路３３０において所定の信号処理が施され、映像信号Ｄoutとして外部（モニタ等）へ出力されるが、あるいは、図示しないメモリ等の記憶部（記憶媒体）に保持される。
（適用例２）
図８は、適用例２に係る内視鏡カメラ（カプセル型内視鏡カメラ４００Ａ）の全体構成を表す機能ブロック図である。カプセル型内視鏡カメラ４００Ａは、光学系４１０と、シャッタ装置４２０と、イメージセンサ３０と、駆動回路４４０と、信号処理回路４３０と、データ送信部４５０と、駆動用バッテリー４６０と、姿勢（方向、角度）感知用のジャイロ回路４７０とを備えている。
これらのうち、光学系４１０、シャッタ装置４２０、駆動回路４４０および信号処理回路４３０は、上記撮像装置３００において説明した光学系３１０、シャッタ装置３２０、駆動回路３６０および信号処理回路３３０と同様の機能を有している。但し、光学系４１０は、４次元空間における複数の方位（例えば全方位）での撮影が可能となっていることが望ましく、１つまたは複数のレンズにより構成されている。但し、本例では、信号処理回路４３０における信号処理後の映像信号Ｄ１およびジャイロ回路４７０から出力された姿勢感知信号Ｄ２は、データ送信部４５０を通じて無線通信により外部の機器へ送信されるようになっている。
なお、上記実施の形態におけるイメージセンサを適用可能な内視鏡カメラとしては、上記のようなカプセル型のものに限らず、例えば図９に示したような挿入型の内視鏡カメラ（挿入型内視鏡カメラ４００Ｂ）であってもよい。
挿入型内視鏡カメラ４００Ｂは、上記カプセル型内視鏡カメラ４００Ａにおける一部の構成と同様、光学系４１０、シャッタ装置４２０、イメージセンサ３０、駆動回路４４０、信号処理回路４３０およびデータ送信部４５０を備えている。但し、この挿入型内視鏡カメラ４００Ｂは、さらに、装置内部に格納可能なアーム４８０ａと、このアーム４８０ａを駆動する駆動部４８０とが付設されている。このような挿入型内視鏡カメラ４００Ｂは、駆動部４８０へアーム制御信号ＣＴＬを伝送するための配線４９０Ａと、撮影画像に基づく映像信号Ｄoutを伝送するための配線４９０Ｂとを有するケーブル４９０に接続されている。
（適用例３）
図１０は、適用例３に係るビジョンチップ（ビジョンチップ５００）の全体構成を表す機能ブロック図である。ビジョンチップ５００は、眼の眼球Ｅ１の奥側の壁（視覚神経を有する網膜Ｅ２）の一部に、埋め込まれて使用される人口網膜である。このビジョンチップ５００は、例えば網膜Ｅ２における神経節細胞Ｃ１、水平細胞Ｃ２および視細胞Ｃ３のうちのいずれかの一部に埋設されており、例えばイメージセンサ３０と、信号処理回路５１０と、刺激電極部５２０とを備えている。
これにより、眼への入射光に基づく電気信号をイメージセンサ３０において取得し、その電気信号を信号処理回路５１０において処理することにより、刺激電極部５２０へ所定の制御信号を供給する。刺激電極部５２０は、入力された制御信号に応じて視覚神経に刺激（電気信号）を与える機能を有するものである。
以上、本技術について説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。
なお、本技術は以下のような構成をとることも可能である。
（１）
所定の基板内に形成されたソース領域と、
前記所定の基板内に形成されたドレイン領域と、
前記所定の基板上に形成されたゲートと、
前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
を備え、
前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある
増幅装置。
（２）
前記第１の領域の前記濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さよりも浅い領域に位置する
前記（１)に記載の増幅装置。
（３）
前記第１の領域の前記濃度のピークの深さは、ソースフォロア動作時に、電流密度が集中する領域よりも深い領域に位置する
前記（１)に記載の増幅装置。
（４）
デプレッション型である
前記（１)乃至（３）のいずれかに記載の増幅装置。
（５）
リセットトランジスタをさらに備え、
前記リセットトランジスタのゲートは、前記所定の基板上に形成され、
前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、
前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置する
前記（１)乃至（４）のいずれかに記載の増幅装置。
（６）
選択トランジスタをさらに備え、
前記選択トランジスタのゲートは、前記所定の基板上に形成され、
前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、
前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置する
前記（１) 乃至（５）のいずれかに記載の増幅装置。
（７）
所定の基板内に形成されたソース領域と、
前記所定の基板内に形成されたドレイン領域と、
前記所定の基板上に形成されたゲートと、
前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
を備える増幅装置を製造し、
前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように製造する
半導体装置。
（８）
前記第１の領域の前記濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さよりも浅い領域に位置するように製造する
前記（７)に記載の半導体装置。
（９）
前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、前記ソース領域および前記ドレイン領域の深さの半分より深い位置であり、前記ソース領域および前記ドレイン領域の深さまでの間に位置するように制御される
前記（７)に記載の半導体装置。
（１０）
前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、ソースフォロア動作時に電流密度が集中する領域よりも深くなるように制御される
前記（７)に記載の半導体装置。
（１１）
リセットトランジスタのゲートを、前記所定の基板上に形成し、
前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、
前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御する
前記（７)に記載の半導体装置。
（１２）
選択トランジスタのゲートを、前記所定の基板上に形成し、
前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、
前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御する
前記（７)に記載の半導体装置。
（１３）
所定の基板内に形成されたソース領域と、
前記所定の基板内に形成されたドレイン領域と、
前記所定の基板上に形成されたゲートと、
前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
をそれぞれ形成するステップを含み、
前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように制御するステップを含む
製造方法。
（１４）
所定の基板内に形成されたソース領域と、
前記所定の基板内に形成されたドレイン領域と、
前記所定の基板上に形成されたゲートと、
前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
を備え、
前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある
増幅装置を備え、
前記増幅装置により増幅された信号に対して所定の処理を施す処理部を備える
電子機器。
３０ イメージセンサ， ５６ リセットトランジスタ， ５８ アンプトランジスタ， ６０ 選択トランジスタ， １０１ ゲート， １０２ Ｎ＋領域， １０３ Ｎ＋領域， １０４ Ｎ――領域， １２３ Ｎ領域， １５４ ゲート， １５６ Ｎ−領域， １６３ ゲート， １６５ Ｎ−領域

Claims (14)

  1. 所定の基板内に形成されたソース領域と、
    前記所定の基板内に形成されたドレイン領域と、
    前記所定の基板上に形成されたゲートと、
    前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
    を備え、
    前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある
    増幅装置。
  2. 前記第１の領域の前記濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さよりも浅い領域に位置する
    請求項１に記載の増幅装置。
  3. 前記第１の領域の前記濃度のピークの深さは、ソースフォロア動作時に、電流密度が集中する領域よりも深い領域に位置する
    請求項１に記載の増幅装置。
  4. デプレッション型である
    請求項１に記載の増幅装置。
  5. リセットトランジスタをさらに備え、
    前記リセットトランジスタのゲートは、前記所定の基板上に形成され、
    前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、
    前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置する
    請求項１に記載の増幅装置。
  6. 選択トランジスタをさらに備え、
    前記選択トランジスタのゲートは、前記所定の基板上に形成され、
    前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に第２の領域を備え、
    前記第２の領域の濃度のピークの深さは、前記第１の領域の濃度のピークの深さよりも浅い位置に位置する
    請求項１に記載の増幅装置。
  7. 所定の基板内に形成されたソース領域と、
    前記所定の基板内に形成されたドレイン領域と、
    前記所定の基板上に形成されたゲートと、
    前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
    を備える増幅装置を製造し、
    前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように製造する
    半導体装置。
  8. 前記第１の領域の前記濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さよりも浅い領域に位置するように製造する
    請求項７に記載の半導体装置。
  9. 前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、前記ソース領域および前記ドレイン領域の深さの半分より深い位置であり、前記ソース領域および前記ドレイン領域の深さまでの間に位置するように制御される
    請求項７に記載の半導体装置。
  10. 前記所定の基板に対して不純物を注入することで、前記第１の領域を形成するときの注入エネルギーのピーク位置が、ソースフォロア動作時に電流密度が集中する領域よりも深くなるように制御される
    請求項７に記載の半導体装置。
  11. リセットトランジスタのゲートを、前記所定の基板上に形成し、
    前記リセットトランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、
    前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御する
    請求項７に記載の半導体装置。
  12. 選択トランジスタのゲートを、前記所定の基板上に形成し、
    前記選択トランジスタの前記ゲートの直下であり、前記所定の基板内に、前記所定の基板に対して不純物を注入することで第２の領域を形成し、
    前記第２の領域を形成するときの注入エネルギーのピーク位置が、前記第１の領域を形成するときに不純物を注入するピーク位置よりも浅くなるように制御する
    請求項７に記載の半導体装置。
  13. 所定の基板内に形成されたソース領域と、
    前記所定の基板内に形成されたドレイン領域と、
    前記所定の基板上に形成されたゲートと、
    前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
    をそれぞれ形成するステップを含み、
    前記第１の領域の濃度のピークの深さが、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にくるように制御するステップを含む
    製造方法。
  14. 所定の基板内に形成されたソース領域と、
    前記所定の基板内に形成されたドレイン領域と、
    前記所定の基板上に形成されたゲートと、
    前記ソース領域と前記ドレイン領域との間であり、前記ゲートの直下に形成され第１の領域と
    を備え、
    前記第１の領域の濃度のピークの深さは、前記ソース領域および前記ドレイン領域の深さの半分より深い位置にある
    増幅装置を備え、
    前記増幅装置により増幅された信号に対して所定の処理を施す処理部を備える
    電子機器。
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