JPH04312107A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH04312107A JPH04312107A JP3123757A JP12375791A JPH04312107A JP H04312107 A JPH04312107 A JP H04312107A JP 3123757 A JP3123757 A JP 3123757A JP 12375791 A JP12375791 A JP 12375791A JP H04312107 A JPH04312107 A JP H04312107A
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- operational amplifier
- voltage
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Classifications
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
-
- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/461—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using an operational amplifier as final control device
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S323/907—Temperature compensation of semiconductor
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- Control Of Voltage And Current In General (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路で基本的
に用いられ、またＡ／Ｄ変換器やＤ／Ａ変換器に必須な
回路である定電圧回路に係り、特に、集積化時に工程常
数の変化及び温度変化による回路の劣化を防止するため
のキャパシタと演算増幅器を備える定電圧回路に関する
。
に用いられ、またＡ／Ｄ変換器やＤ／Ａ変換器に必須な
回路である定電圧回路に係り、特に、集積化時に工程常
数の変化及び温度変化による回路の劣化を防止するため
のキャパシタと演算増幅器を備える定電圧回路に関する
。
【０００２】
【従来の技術及び発明が解決しようとする課題】図３に
示すものは、従来用いられてきたバンドギャップリファ
レンス（ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ）回路
であり、この定電圧回路は、抵抗Ｒ１，Ｒ２，Ｒ３ 、
トランジスタＱ１，Ｑ２ 、演算増幅器１、オフセット
電圧ＶＯＳを備えている。トランジスタＱ１，Ｑ２ は
共にｐ−ｎ−ｐトランジスタであり、そのコレクタは常
に負の電源電圧に接続されている。演算増幅器１はＣＭ
ＯＳ演算増幅回路で構成されている。 図４ＡはトランジスタＱ１，Ｑ２ の側面図を示す図で
ある。
示すものは、従来用いられてきたバンドギャップリファ
レンス（ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ）回路
であり、この定電圧回路は、抵抗Ｒ１，Ｒ２，Ｒ３ 、
トランジスタＱ１，Ｑ２ 、演算増幅器１、オフセット
電圧ＶＯＳを備えている。トランジスタＱ１，Ｑ２ は
共にｐ−ｎ−ｐトランジスタであり、そのコレクタは常
に負の電源電圧に接続されている。演算増幅器１はＣＭ
ＯＳ演算増幅回路で構成されている。 図４ＡはトランジスタＱ１，Ｑ２ の側面図を示す図で
ある。
【０００３】ここで、全ての抵抗Ｒ１，Ｒ２，Ｒ３ は
ｎ− ウェル中にｐ＋ 拡散抵抗として形成されており
、ＣＭＯＳ演算増幅器１はオフセット電圧ＶＯＳと共に
無限利得を有するものと仮定する。この仮定は、ＣＭＯ
Ｓ演算増幅器１は通常、有限な利得効果による誤差が無
視できる程度の十分な利得を有しているものであるから
妥当なものである。
ｎ− ウェル中にｐ＋ 拡散抵抗として形成されており
、ＣＭＯＳ演算増幅器１はオフセット電圧ＶＯＳと共に
無限利得を有するものと仮定する。この仮定は、ＣＭＯ
Ｓ演算増幅器１は通常、有限な利得効果による誤差が無
視できる程度の十分な利得を有しているものであるから
妥当なものである。
【０００４】図３に示す回路において、トランジスタＱ
１ は因子Ａ程トランジスタＱ２ より大きな領域を有
し、その二つは順方向活性領域内にあると仮定すると、
基準出力電圧ＶＲＥＦ は下記の式（１）式で与えられ
る。
１ は因子Ａ程トランジスタＱ２ より大きな領域を有
し、その二つは順方向活性領域内にあると仮定すると、
基準出力電圧ＶＲＥＦ は下記の式（１）式で与えられ
る。
【０００５】
【数１】
【０００６】ここで、ＶＢＥはトランジスタＱ１ のエ
ミッタ−ベース間電圧、△ＶＢＥはトランジスタＱ１
とＱ２のエミッタ−ベース間電圧の差、ＶＯＳは演算増
幅器１の入力オフセット電圧である。なお、因子Ａはト
ランジスタＱ１ に流れる電流Ｉ１ がトランジスタＱ
２ に流れる電流Ｉ２ の何倍流れるかを示すものであ
り、Ｉ１ がＩ２ の３倍流れる場合にはＡ＝３となる
。そして、トランジスタＱ１ で電流Ｉ１ が流れるこ
とができる面積は、トランジスタＱ２ で電流Ｉ２ が
流れることができる面積よりＡ倍程大きくなり、トラン
ジスタＱ１ の抵抗はトランジスタＱ２ の抵抗の１／
Ａになり、従ってトランジスタＱ１ の電流Ｉ１ はト
ランジスタＱ２ の電流Ｉ２よりＡ倍程大きくなるもの
である。
ミッタ−ベース間電圧、△ＶＢＥはトランジスタＱ１
とＱ２のエミッタ−ベース間電圧の差、ＶＯＳは演算増
幅器１の入力オフセット電圧である。なお、因子Ａはト
ランジスタＱ１ に流れる電流Ｉ１ がトランジスタＱ
２ に流れる電流Ｉ２ の何倍流れるかを示すものであ
り、Ｉ１ がＩ２ の３倍流れる場合にはＡ＝３となる
。そして、トランジスタＱ１ で電流Ｉ１ が流れるこ
とができる面積は、トランジスタＱ２ で電流Ｉ２ が
流れることができる面積よりＡ倍程大きくなり、トラン
ジスタＱ１ の抵抗はトランジスタＱ２ の抵抗の１／
Ａになり、従ってトランジスタＱ１ の電流Ｉ１ はト
ランジスタＱ２ の電流Ｉ２よりＡ倍程大きくなるもの
である。
【０００７】式（１）の値は図４Ｂに示すような非理想
的なバイポーラトランジスタにより影響を受ける。この
とき、トランジスタＱ１ のエミッタ−ベース間電圧Ｖ
ＢＥは下記の（２）式の通りである。
的なバイポーラトランジスタにより影響を受ける。この
とき、トランジスタＱ１ のエミッタ−ベース間電圧Ｖ
ＢＥは下記の（２）式の通りである。
【０００８】
【数２】
【０００９】ここで、ＶＴ は熱電圧（ＫＴ／ｑ），Ｉ
１ はトランジスタＱ１ のエミッタ電流、ＩＳ１はト
ランジスタＱ１ の飽和電流、β１ はトランジスタＱ
１ の電流利得、ｒｂ はトランジスタＱ２ の有効直
流ベース抵抗である。なお、ｌｎは自然対数を示すこと
は言うまでもない。式（２）において右辺の第２番目の
項は、コレクタ電流がエミッタ−ベース間電圧のウェル
−限定機能を果たす間、この回路がエミッタ電流により
電流が感知され制御される事実からの結果であり、式（
２）の右辺の第３番目の項は限定された直流ベース抵抗
での電圧降下によるものである。
１ はトランジスタＱ１ のエミッタ電流、ＩＳ１はト
ランジスタＱ１ の飽和電流、β１ はトランジスタＱ
１ の電流利得、ｒｂ はトランジスタＱ２ の有効直
流ベース抵抗である。なお、ｌｎは自然対数を示すこと
は言うまでもない。式（２）において右辺の第２番目の
項は、コレクタ電流がエミッタ−ベース間電圧のウェル
−限定機能を果たす間、この回路がエミッタ電流により
電流が感知され制御される事実からの結果であり、式（
２）の右辺の第３番目の項は限定された直流ベース抵抗
での電圧降下によるものである。
【００１０】二つのトランジスタＱ１，Ｑ２ のエミッ
タ−ベース間電圧の差異△ＶＢＥは下記の式（３）で与
えられる。
タ−ベース間電圧の差異△ＶＢＥは下記の式（３）で与
えられる。
【００１１】
【数３】
【００１２】ここで、Ｉ２ はトランジスタＱ２ のエ
ミッタ電流、β２ はトランジスタＱ２ の電流利得で
ある。
ミッタ電流、β２ はトランジスタＱ２ の電流利得で
ある。
【００１３】もし、バイポーラトランジスタが基準手段
として用いられるならば、厳密にいえばその基準手段は
無限電流利得と、ベース抵抗零を有するのが理想的であ
る。そして、もしこれらのトランジスタのエミッタ電流
が実質的に同一であれば、式（２）、（３）の第１番目
の項は零ではない。
として用いられるならば、厳密にいえばその基準手段は
無限電流利得と、ベース抵抗零を有するのが理想的であ
る。そして、もしこれらのトランジスタのエミッタ電流
が実質的に同一であれば、式（２）、（３）の第１番目
の項は零ではない。
【００１４】ところで、ＣＭＯＳ−互換性ディバイスの
比較的悪い性能のために、これらの項は基準回路の動作
に至大な影響を及ぼす。出力における演算増幅器１のオ
フセット電圧の存在は通常１０倍程度の利得要因（１＋
Ｒ２／Ｒ１）により増加され、且つ重要な誤差になる。 更に、温度の変化による電流Ｉ１，Ｉ２ の変化も注意
深く考慮されなければならない。
比較的悪い性能のために、これらの項は基準回路の動作
に至大な影響を及ぼす。出力における演算増幅器１のオ
フセット電圧の存在は通常１０倍程度の利得要因（１＋
Ｒ２／Ｒ１）により増加され、且つ重要な誤差になる。 更に、温度の変化による電流Ｉ１，Ｉ２ の変化も注意
深く考慮されなければならない。
【００１５】演算増幅器のオフセットは出力電圧温度係
数で再生産されることができない最も大きな誤差要因（
ｅｒｒｏｒ ｓｏｕｒｃｅ）である。
数で再生産されることができない最も大きな誤差要因（
ｅｒｒｏｒ ｓｏｕｒｃｅ）である。
【００１６】バンドギャップリファレンスは出力の殆ど
零である温度係数が与えられて決定される出力電圧で調
整される。
零である温度係数が与えられて決定される出力電圧で調
整される。
【００１７】もしオフセット電圧ＶＯＳが温度に独立で
あると仮定すれば、５ｍＶのオフセット電圧による温度
係数誤差は下記の式（４）の通り与えられる。
あると仮定すれば、５ｍＶのオフセット電圧による温度
係数誤差は下記の式（４）の通り与えられる。
【００１８】
【数４】
【００１９】このように、入力オフセット電圧が温度に
よって変われば、基準出力電圧ＶＲＥＦ も温度によっ
て変化するようになり、ＭＯＳ工程でこの回路を集積化
すれば、バイポーラ工程で集積化するときより大きな値
のオフセット電圧が発生するようになって悪い影響を及
ぼす。
よって変われば、基準出力電圧ＶＲＥＦ も温度によっ
て変化するようになり、ＭＯＳ工程でこの回路を集積化
すれば、バイポーラ工程で集積化するときより大きな値
のオフセット電圧が発生するようになって悪い影響を及
ぼす。
【００２０】一方、図５に示した従来のＮＭＯＳ定電圧
回路では、トランジスタＱ１，Ｑ２ は演算増幅器２の
二つの入力端子に接続されている。演算増幅器２の非反
転入力端子に接続されているトランジスタＱ１ はデプ
レッション（ｄｅｐｌｅｔｉｏｎ ）型であり、反転入
力端子に接続されているトランジスタＱ２ はエンハン
スメント（ｅｎｈａｎｃｅｍｅｎｔ ）型である。基準
電圧ＶＲＥＦ は二つのＮ−チャンネルＭＯＳＦＥＴの
ゲート−ソース電圧間の差異により発生される。これら
のトランジスタの一方はエンハンスメントディバイスで
あり、他方はデプレッションディバイスであって、イオ
ン注入により調整されるオフセット電圧を有する。更に
、二つのＭＯＳＦＥＴは飽和電流条件を満足するように
バイアスされる。このとき、この基準定電圧回路の主要
変化は温度に対するオフセット電圧の変化により生じる
ため、基準電圧ＶＲＥＦ は両トランジスタの閾電圧値
により決定されるといえる。
回路では、トランジスタＱ１，Ｑ２ は演算増幅器２の
二つの入力端子に接続されている。演算増幅器２の非反
転入力端子に接続されているトランジスタＱ１ はデプ
レッション（ｄｅｐｌｅｔｉｏｎ ）型であり、反転入
力端子に接続されているトランジスタＱ２ はエンハン
スメント（ｅｎｈａｎｃｅｍｅｎｔ ）型である。基準
電圧ＶＲＥＦ は二つのＮ−チャンネルＭＯＳＦＥＴの
ゲート−ソース電圧間の差異により発生される。これら
のトランジスタの一方はエンハンスメントディバイスで
あり、他方はデプレッションディバイスであって、イオ
ン注入により調整されるオフセット電圧を有する。更に
、二つのＭＯＳＦＥＴは飽和電流条件を満足するように
バイアスされる。このとき、この基準定電圧回路の主要
変化は温度に対するオフセット電圧の変化により生じる
ため、基準電圧ＶＲＥＦ は両トランジスタの閾電圧値
により決定されるといえる。
【００２１】しかしながら、集積化時に閾電圧値を正確
に調整することは困難であるため、基準電圧ＶＲＥＦ
を正確に調整することが難しいという問題があった。
に調整することは困難であるため、基準電圧ＶＲＥＦ
を正確に調整することが難しいという問題があった。
【００２２】
【課題を解決するための手段】上記の問題点を解決する
ものであって、キャパシタを演算増幅器を一つの入力端
子に接続し、演算増幅器の出力端子と他の入力端子を互
いに接続して、当該演算増幅器の出力がキャパシタに充
電された電圧になるよう構成することを特徴とする。
ものであって、キャパシタを演算増幅器を一つの入力端
子に接続し、演算増幅器の出力端子と他の入力端子を互
いに接続して、当該演算増幅器の出力がキャパシタに充
電された電圧になるよう構成することを特徴とする。
【００２３】
【作用及び発明の効果】キャパシタは得ようとする基準
電圧値ＶＲＥＦ で充電される。充電されたキャパシタ
は演算増幅器の非反転端子に接続される。また、演算増
幅器の出力はフィードバックされて反転端子に接続され
る。 従って演算増幅器の出力端にはキャパシタで充電された
電圧ＶＲＥＦ が出力される。
電圧値ＶＲＥＦ で充電される。充電されたキャパシタ
は演算増幅器の非反転端子に接続される。また、演算増
幅器の出力はフィードバックされて反転端子に接続され
る。 従って演算増幅器の出力端にはキャパシタで充電された
電圧ＶＲＥＦ が出力される。
【００２４】またキャパシタは第一ポリ層であるフロー
ティングゲートと第二ポリ層である制御ゲートの間に絶
縁層を形成するダブルポリモス工程で形成され、フロー
ティングゲートと制御ゲートは互いにバンプ状に形成さ
れるので、キャパシタの電荷量Ｑは温度による変化がな
いため、温度によって基準電圧ＶＲＥＦ が変化するの
を防止して、演算増幅器の入力オフセット電圧がそのま
ま基準電圧ＶＲＥＦ に表れるから、従来のバンドギャ
ップリファレンス回路に比べて演算増幅器入力オフセッ
ト電圧の影響が大いに減少し、工程の変化による工程常
数の温度の変化に対する回路特性の劣化を防止すること
ができる。
ティングゲートと第二ポリ層である制御ゲートの間に絶
縁層を形成するダブルポリモス工程で形成され、フロー
ティングゲートと制御ゲートは互いにバンプ状に形成さ
れるので、キャパシタの電荷量Ｑは温度による変化がな
いため、温度によって基準電圧ＶＲＥＦ が変化するの
を防止して、演算増幅器の入力オフセット電圧がそのま
ま基準電圧ＶＲＥＦ に表れるから、従来のバンドギャ
ップリファレンス回路に比べて演算増幅器入力オフセッ
ト電圧の影響が大いに減少し、工程の変化による工程常
数の温度の変化に対する回路特性の劣化を防止すること
ができる。
【００２５】
【実施例】以下、図面を参照しつつ実施例を説明する。
図１は本発明に係る定電圧回路の一実施例の構成を示す
図であり、図中、３は演算増幅器、４はキャパシタを示
す。図１において、キャパシタ４はこの定電圧回路で得
ようとする基準電圧値ＶＲＥＦ で充電されている。こ
のときキャパシタ４の容量をＣＲＥＦ とすれば、充電
によって蓄積される電荷量Ｑは下記の式（５）で表され
る。 Ｑ＝ＣＲＥＦ×ＶＲＥＦ
…（５）充電されたキャパシタ４は演算増
幅器３の非反転端子に接続され、演算増幅器３の出力端
子は反転端子に接続されているので、演算増幅器３の出
力端にはキャパシタ４で充電された電圧ＶＲＥＦ が出
力される。
図であり、図中、３は演算増幅器、４はキャパシタを示
す。図１において、キャパシタ４はこの定電圧回路で得
ようとする基準電圧値ＶＲＥＦ で充電されている。こ
のときキャパシタ４の容量をＣＲＥＦ とすれば、充電
によって蓄積される電荷量Ｑは下記の式（５）で表され
る。 Ｑ＝ＣＲＥＦ×ＶＲＥＦ
…（５）充電されたキャパシタ４は演算増
幅器３の非反転端子に接続され、演算増幅器３の出力端
子は反転端子に接続されているので、演算増幅器３の出
力端にはキャパシタ４で充電された電圧ＶＲＥＦ が出
力される。
【００２６】このとき、キャパシタ４は充電された電荷
量Ｑが時間によって減少及び増加がないよう製作されな
ければならないが、そのための構成を図２に示す。図２
に示す構造は、Ｅ２ＰＲＯＭ で主に用いられているト
ランジスタの構造であって、ｐ− 型基板上に製作され
、ソースとドレインはｎ＋ 型である。キャパシタはダ
ブルポリＭＯＳ（ｄｏｕｂｌｅ Ｐｏｌｙ ＭＯＳ ）
工程で形成され、フローティングゲートと制御ゲートと
の間に絶縁層を形成し、フローティングゲートは第１ポ
リ層（ｐｏｌｙｌａｙｅｒ）で、制御ゲートは第２ポリ
層で具現される。
量Ｑが時間によって減少及び増加がないよう製作されな
ければならないが、そのための構成を図２に示す。図２
に示す構造は、Ｅ２ＰＲＯＭ で主に用いられているト
ランジスタの構造であって、ｐ− 型基板上に製作され
、ソースとドレインはｎ＋ 型である。キャパシタはダ
ブルポリＭＯＳ（ｄｏｕｂｌｅ Ｐｏｌｙ ＭＯＳ ）
工程で形成され、フローティングゲートと制御ゲートと
の間に絶縁層を形成し、フローティングゲートは第１ポ
リ層（ｐｏｌｙｌａｙｅｒ）で、制御ゲートは第２ポリ
層で具現される。
【００２７】フローティングゲートと制御ゲートが重な
り合う部分において、フローティングゲート及び制御ゲ
ートの形状はバンプ（ｂｕｍｐ）状になされている。こ
れは、これら二つのゲート間の電界を増加させて、トン
ネリング電圧を減少させるためである。更に、トンネリ
ング電圧はバンプの数が増加するほど減少する。
り合う部分において、フローティングゲート及び制御ゲ
ートの形状はバンプ（ｂｕｍｐ）状になされている。こ
れは、これら二つのゲート間の電界を増加させて、トン
ネリング電圧を減少させるためである。更に、トンネリ
ング電圧はバンプの数が増加するほど減少する。
【００２８】フローティングゲートに充電される電荷量
は、制御ゲートに加えられる外部電圧Ｖｐｒｏｇにより
調整される。フローティングゲートとソース間にかかる
電圧Ｖｆｓ（図示せず）は初期にはフローティングゲー
トと制御ゲート間のキャパシタ容量とフローティングゲ
ートと基板間のキャパシタ容量比により決定されるが、
フローティングゲートと制御ゲートにかかる電圧がトン
ネリングを起こすに充分な電圧になり始めると、電圧Ｖ
ｆｓは指数関数的に変化するようになる。
は、制御ゲートに加えられる外部電圧Ｖｐｒｏｇにより
調整される。フローティングゲートとソース間にかかる
電圧Ｖｆｓ（図示せず）は初期にはフローティングゲー
トと制御ゲート間のキャパシタ容量とフローティングゲ
ートと基板間のキャパシタ容量比により決定されるが、
フローティングゲートと制御ゲートにかかる電圧がトン
ネリングを起こすに充分な電圧になり始めると、電圧Ｖ
ｆｓは指数関数的に変化するようになる。
【００２９】従って、フローティングゲートに充電され
る電荷量は電圧Ｖｐｒｏｇの大きさとパルス幅、そして
パルスの数により調整できる。フローティングゲートに
充電された電荷はゲート特性上時間による変化がないた
め、本発明で必要とするキャパシタとして用いることが
できる。
る電荷量は電圧Ｖｐｒｏｇの大きさとパルス幅、そして
パルスの数により調整できる。フローティングゲートに
充電された電荷はゲート特性上時間による変化がないた
め、本発明で必要とするキャパシタとして用いることが
できる。
【図１】 本発明に係る定電圧回路の一実施例の構成
を示す図である。
を示す図である。
【図２】 図１に示す回路構成の構造を示す図であり
、図２Ａは平面図、図２Ｂは断面図を示す。
、図２Ａは平面図、図２Ｂは断面図を示す。
【図３】 従来のバンドギャップリファレンス回路の
構成例を示す図である。
構成例を示す図である。
【図４】 図４Ａは図３に示すトランジスタの構造を
示す図、図４Ｂは式（１）の値に影響を及ぼす非理想的
なバイポーラトランジスタ回路の構成を示す図である。
示す図、図４Ｂは式（１）の値に影響を及ぼす非理想的
なバイポーラトランジスタ回路の構成を示す図である。
【図５】 従来のＮＭＯＳ定電圧回路の構成例を示す
図である。
図である。
３…演算増幅器、４…キャパシタ。
Claims (4)
- 【請求項１】 充電されたキャパシタを演算増幅器の
入力の一端に連結し、演算増幅器の入力の他端と出力の
一端を互いに連結して演算増幅器の出力電圧がキャパシ
タに充電された電圧になるよう構成されることを特徴と
する定電圧回路。 - 【請求項２】 前記キャパシタの充電された電荷量は
時間によって一定になるよう構成されることを特徴とす
る請求項１記載の定電圧回路。 - 【請求項３】 前記キャパシタは第一ポリ層であるフ
ローティングゲートと第二ポリ層である制御ゲートの間
に絶縁層を形成するダブルポリＭＯＳ工程からなること
を特徴とする請求項１記載の定電圧回路。 - 【請求項４】 第一ポリ層であるフローティングゲー
トと第二ポリ層である制御ゲートは互いにバンプ状に形
成されることを特徴とする請求項３記載の定電圧回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313515B1 (en) | 1998-07-16 | 2001-11-06 | Nec Corporation | Reference voltage supply circuit |
| JP2004533719A (ja) * | 2001-05-04 | 2004-11-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428287A (en) * | 1992-06-16 | 1995-06-27 | Cherry Semiconductor Corporation | Thermally matched current limit circuit |
| US5339272A (en) * | 1992-12-21 | 1994-08-16 | Intel Corporation | Precision voltage reference |
| US5654713A (en) * | 1994-01-19 | 1997-08-05 | National Semiconductor Corporation | N-bit analog-to-digital converter having ratioed reference voltage generation using self-correcting capacitor ratio and voltage coefficient error |
| DE19630112C1 (de) * | 1996-07-25 | 1997-08-14 | Siemens Ag | Verstärker mit Neuron-MOS-Transistoren |
| US5936391A (en) * | 1997-10-01 | 1999-08-10 | Lucent Technologies, Inc. | Partially temperature compensated low noise voltage reference |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7844437B1 (en) * | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| DE10218344A1 (de) * | 2002-04-25 | 2003-07-17 | Infineon Technologies Ag | Einrichtung zum Erzeugen einer zur Spannungsstabilisierung benötigten Referenzspannung |
| US6768371B1 (en) | 2003-03-20 | 2004-07-27 | Ami Semiconductor, Inc. | Stable floating gate voltage reference using interconnected current-to-voltage and voltage-to-current converters |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US7332976B1 (en) * | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7368980B2 (en) * | 2005-04-25 | 2008-05-06 | Triquint Semiconductor, Inc. | Producing reference voltages using transistors |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US7307468B1 (en) * | 2006-01-31 | 2007-12-11 | Xilinx, Inc. | Bandgap system with tunable temperature coefficient of the output voltage |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US20080169866A1 (en) * | 2007-01-16 | 2008-07-17 | Zerog Wireless, Inc. | Combined charge storage circuit and bandgap reference circuit |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8106637B2 (en) * | 2007-04-17 | 2012-01-31 | Cypress Semiconductor Corporation | Programmable floating gate reference |
| US8040266B2 (en) * | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| JP5792477B2 (ja) * | 2011-02-08 | 2015-10-14 | アルプス電気株式会社 | 定電圧回路 |
| JP5529214B2 (ja) * | 2012-06-28 | 2014-06-25 | 株式会社アドバンテスト | 試験装置用の電源装置およびそれを用いた試験装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272833U (ja) * | 1975-11-27 | 1977-05-31 | ||
| JPS55155492A (en) * | 1979-05-22 | 1980-12-03 | Fujitsu Ltd | Method of manufacturing el display panel |
| JPS5843562A (ja) * | 1981-08-25 | 1983-03-14 | シ−メンス・アクチエンゲゼルシヤフト | 高度集積ｃｍｏｓ回路の製造方法 |
| JPH02222175A (ja) * | 1989-02-22 | 1990-09-04 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3390347A (en) * | 1966-01-10 | 1968-06-25 | Ibm | Sample and hold circuit |
| US4250445A (en) * | 1979-01-17 | 1981-02-10 | Analog Devices, Incorporated | Band-gap voltage reference with curvature correction |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| JPS60252927A (ja) * | 1984-09-28 | 1985-12-13 | Hitachi Ltd | 基準電圧発生装置及びそれを用いた電子装置 |
| US4849684A (en) * | 1988-11-07 | 1989-07-18 | American Telephone And Telegraph Company, At&T Bell Laaboratories | CMOS bandgap voltage reference apparatus and method |
| US5030848A (en) * | 1990-03-06 | 1991-07-09 | Honeywell Inc. | Precision voltage divider |
-
1991
- 1991-03-27 KR KR1019910004830A patent/KR0175319B1/ko not_active IP Right Cessation
- 1991-05-27 DE DE4117324A patent/DE4117324C2/de not_active Expired - Lifetime
- 1991-05-28 JP JP3123757A patent/JP2635848B2/ja not_active Expired - Fee Related
- 1991-05-29 CN CN91102782A patent/CN1024308C/zh not_active Expired - Lifetime
- 1991-05-30 US US07/708,285 patent/US5184061A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272833U (ja) * | 1975-11-27 | 1977-05-31 | ||
| JPS55155492A (en) * | 1979-05-22 | 1980-12-03 | Fujitsu Ltd | Method of manufacturing el display panel |
| JPS5843562A (ja) * | 1981-08-25 | 1983-03-14 | シ−メンス・アクチエンゲゼルシヤフト | 高度集積ｃｍｏｓ回路の製造方法 |
| JPH02222175A (ja) * | 1989-02-22 | 1990-09-04 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313515B1 (en) | 1998-07-16 | 2001-11-06 | Nec Corporation | Reference voltage supply circuit |
| US6511889B2 (en) | 1998-07-16 | 2003-01-28 | Nec Corporation | Reference voltage supply circuit having reduced dispersion of an output voltage |
| JP2004533719A (ja) * | 2001-05-04 | 2004-11-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE4117324A1 (de) | 1992-10-01 |
| US5184061A (en) | 1993-02-02 |
| CN1065365A (zh) | 1992-10-14 |
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