DE4117324C2

DE4117324C2 - Spannungsreferenzschaltung

Info

Publication number: DE4117324C2
Application number: DE4117324A
Authority: DE
Inventors: Bang-Won Lee; Yl-Sung Bae
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-03-27
Filing date: 1991-05-27
Publication date: 1995-04-06
Anticipated expiration: 2011-05-28
Also published as: KR920018557A; JPH04312107A; US5184061A; DE4117324A1; CN1024308C; KR0175319B1; JP2635848B2; CN1065365A

Description

Die Erfindung bezieht sich auf eine Spannungsreferenzschaltung, die im allgemeinen bei einer analogen integrierten Schaltung verwendet wird und eine unerläßliche Schaltung für einen A/D- bzw. D/A-Wandler darstellt.

In Fig. 3 ist der Aufbau einer herkömmlichen Spannungsreferenz- bzw. Bandabstandsreferenzschaltung dargestellt (vgl. IEEE J. Solid-State Circuits, Bd. SC-20, 1985, S. 1151-1157). Diese Spannungsreferenzschaltung weist eine Vielzahl von Widerständen R₁, R₂ und R₃, eine Vielzahl von Transistoren Q₁ und Q₂, eine Offsetspannungsquelle V_OS sowie einen Operationsverstärker auf.

Die Transistoren Q₁ und Q₂ stellen pnp-Substrattransistoren dar, deren Kollektoren mit dem negativsten Pol der Spannungsversorgung verbunden sind. Der Operationsverstärker ist in CMOS-Technik ausgeführt.

Fig. 4A zeigt eine Seitenansicht eines in Fig. 3 gezeigten Transistors. Alle Widerstände stellen p⁺-Diffusionswiderstände in einer n⁻-Isolationswanne dar, während beim CMOS- Operationsverstärker davon ausgegangen wird, daß dieser mit der Offsetspannung V_OS einen unendlichen Verstärkungsfaktor erzielt. Diese Annahme ist gerechtfertigt, da CMOS- Operationsverstärker gewöhnlich ausreichende Verstärkungsfaktoren aufweisen, so daß der Fehler infolge des endlichen Verstärkungsfaktors für die Anwendung vernachlässigbar ist.

Geht man davon aus, daß der Transistor Q₁ eine Fläche aufweist, die um einen Faktor A größer als die des Transistors Q₂ ist, und beide sich im aktiven Durchlaßbereich befinden, so ergibt sich am Ausgang die Referenzspannung V_REF zu:

wobei
V_BE die Emitter-Basis-Spannung des Transistors Q₁,
ΔV_BE die Differenz zwischen den Emitter-Basis- Spannungen der Transistoren Q₁ und Q₂ und
V_OS die Ausgangs-Offsetspannung des Operationsverstärkers ist.

Der Wert dieses Ausdrucks wird, wie aus Fig. 4B ersichtlich, durch die nicht idealen Eigenschaften der Bipolartransistoren beeinflußt. Die Emitter-Basis-Spannung des Transistors Q₁ wird durch folgende Gleichung bestimmt:

wobei
V_T die thermische Spannung kT/q,
I₁ der Emitterstrom des Transistors Q₁,
I_S1 der Sättigungsstrom des Transistors Q₁,
β₁ die Stromverstärkung des Transistors Q₁ und
γ_b der effektive Serienbasiswiderstand des Transistors Q₂ ist.

In der Gleichung (2) resultiert das zweite Glied aus der Tatsache, daß der Kollektorstrom eine Funktion der Emitter- Basis-Spannung und der von dieser Schaltung erfaßte und gesteuerte Strom der Emitterstrom ist, und das dritte Glied aus dem Spannungsabfall an dem endlichen Serienbasiswiderstand. Die Differenz zwischen den beiden Emitter-Basis-Spannungen ergibt sich zu:

wobei
I₂ der Emitterstrom des Transistors Q₂ und
β₂ die Stromverstärkung des Transistors Q₂ darstellt.

Falls die Bipolartransistoren, die zur Realisierung der Referenz verwendet werden, in dem Sinne ideal sind, daß sie eine unendliche Stromverstärkung sowie einen Basiswiderstand von Null aufweisen und falls die Emitterströme in der Tat gleich sind, so sind dann nur die ersten Glieder der Gleichungen (2) und (3) nicht Null.

Infolge des relativ geringen Leistungsvermögens der CMOS- kompatiblen Einrichtungen können diese Glieder die Güte der Referenz jedoch stark beeinflussen.

Das Vorhandensein der Operationsverstärker-Offsetspannung im Ausgang, multipliziert mit dem Verstärkungsfaktor (1 + R₂/R₁), was typischerweise in der Größenordnung von 10 liegt, stellt ebenso eine bedeutende Verschlechterung dar.

Gleichfalls muß die Änderung des Ruhestromes I₁ und I₂ mit der Temperatur sorgfältig in Erwägung gezogen werden.

Die Offsetspannung des Operationsverstärkers stellt die größte Fehlerquelle dar, die die Nicht-Reproduzierbarkeit des Temperaturkoeffizienten in der Ausgangsspannung hervorruft.

Eine Bandabstandsreferenz wird auf eine Ausgangsspannung abgeglichen, die geeignet ist, einen Ausgangsspannungstemperaturkoeffizienten von nahezu Null hervorzurufen.

Nimmt man an, daß die Offsetspannung V_OS von der Temperatur unabhängig ist, so ergibt sich bei einer Offsetspannung V_OS von 5 mV ein Temperaturkoeffizientenfehler entsprechend folgender Gleichung:

Ändert sich, wie oben erwähnt, die Eingangs-Offsetspannung mit der Temperatur, so ändert sich auch die Referenzspannung V_REF mit der Temperatur, so daß die Referenz- und die Offsetspannung einen schädlichen Einfluß auf die Schaltung ausüben, wobei die Offsetspannung der durch einen MOS-Prozeß integrierten Schaltung höher als die der durch einen bipolaren Prozeß integrierten Schaltung ist.

Andererseits stehen bei der in Fig. 5 gezeigten, aus dem [IBM Techn. Discl. Bulletin, Bd. 26, No. 11, 1984, S. 6050-6052 bekannten] NMOS-Spannungsreferenzschaltung die Transistoren Q₁ und Q₂ mit den beiden Eingangsklemmen des Operationsverstärkers in Verbindung. Der mit der nicht invertierenden Eingangsklemme des Operationsverstärkers verbundene Transistor Q₁ stellt einen Verarmungstyp und der mit der invertierenden Eingangsklemme des Operationsverstärkers verbundene Transistor Q₂ einen Anreicherungstyp dar.

Die Referenzspannung V_REF wird durch die Gate-Source- Spannungsdifferenz der beiden N-Kanal MOSFETs erzeugt. Die Offsetspannung der Transistoren wird durch Ionenimplantation eingestellt und die beiden MOSFETs sind unter Sättigungsstromzustand vorgespannt.

In diesem Fall wird die wesentlichste Änderung des Zustandes der Referenzspannungsschaltung durch die Änderung der Offsetspannung mit der Temperatur bedingt, während die Referenzspannung V_REF durch die Schwellenspannung der beiden Transistoren bestimmt wird.

Da es jedoch Schwierigkeiten bereitet, bei dem Integrationsprozeß die Schwellenspannung genau zu steuern, ergibt sich das Problem, daß die Referenzspannung V_REF nicht genau gesteuert werden kann.

Aus DE-Buch: U. Tietze, Ch. Schenk, Halbleiter-Schaltungstechnik, 6. Auflage, Berlin 1983, Seiten 132-135 und Seiten 733-736 ist ein Abtast-Halte-Glied bekannt, bei dem ein Schaltungsteil einen Operationsverstärker einschließt, dessen nicht-invertierende Eingangsklemme mit einem Speicherkondensator und dessen invertierende Eingangsklemme mit dessen Ausgangsklemme elektrisch verbunden ist. Ein derartiges Abtast-Halte-Glied dient dazu, den Speicherkondensator beim Schließen eines Schalters auf die Eingangsspannung aufzuladen und nach Öffnen des Schalters die Spannung am Speicherkondensator möglichst lange unverändert aufrechtzuerhalten. Die Spannung an diesem Speicherkondensator fällt jedoch infolge eines Leckstromes ab; d. h. die Bezugsspannung, mit der der Kondensator aufgeladen ist, ändert sich im Laufe der Zeit, so daß sich dieser Schaltungsteil für eine Spannungsreferenzschaltung nicht eignet.

Aus der EP 0 023 782 A2 ist ferner eine Halbleitereinrichtung mit elektrisch umprogrammierbaren Festwertspeicherzellen bekannt, die auf einem Siliziumsubstrat ausgebildet sind. Jede Speicherzelle umfaßt u. a. ein Steuergate, an das wahlweise eine erste Spannung mit einer bestimmten Polarität oder eine zweite Spannung mit entgegengesetzter Polarität angelegt werden kann, sowie ein schwebendes Gate. Der Aufbau ist so getroffen, daß zum Betrieb der Festwertspeicherzellen lediglich eine Spannungsquelle mit positiver oder negativer Polarität ausreicht.

Es ist Aufgabe der Erfindung, eine Spannungsreferenzschaltung anzugeben, mit der die Referenzspannung exakt gesteuert bzw. eingestellt werden kann.

Die Lösung dieser Aufgabe ergibt sich anhand der Merkmale des Patentanspruches 1.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 5.

Gemäß der Erfindung wird eine Spannungsreferenzschaltung angegeben, die einen Operationsverstärker mit einer invertierenden Eingangsklemme, einer nicht-invertierenden Eingangsklemme und einer mit der invertierenden Eingangsklemme verbundenen Ausgangsklemme sowie eine Speicherzelle mit einem schwebenden Gate, einem Steuer-Gate und einer Isolierschicht aufweist, wobei die Speicherzelle mit der nicht-invertierenden Eingangsklemme des Operationsverstärkers verbunden ist und die erforderliche Referenzspannung lädt. Bei dem vorstehend beschriebenen Aufbau gibt der Operationsverstärker die am schwebenden Gate anliegende Referenzspannung ab.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. Es zeigen insgesamt:

Fig. 1 ein Prinzip-Schaltbild der erfindungsgemäßen Spannungsreferenzschaltung;

Fig. 2A die in Fig. 1 gezeigte Schaltung in Draufsicht und;

Fig. 2B in Querschnittsansicht;

Fig. 3 ein Schaltdiagramm einer konventionellen Bandabstandsreferenzschaltung;

Fig. 4A einen Transistor der Fig. 3 in Seitenansicht;

Fig. 4B ein Schaltdiagramm, das die nicht-idealen Parameter bei einer PTAT-Korrekturspannungserzeugungsschaltung darstellt; und

Fig. 5 ein Schaltdiagramm, das eine konventionelle NMOS- Spannungsreferenzschaltung verdeutlicht.

Wie aus Fig. 1 ersichtlich, weist die Spannungsreferenzschaltung einen Operationsverstärker 1 sowie einen Kondensator 2 auf, der, wie nachstehend erläutert, als Speicherzelle ausgebildet ist. Der Operationsverstärker 1 umfaßt eine invertierende Eingangsklemme (-), eine nicht invertierende Eingangsklemme (+) und eine Ausgangsklemme, die elektrisch mit der invertierenden Eingangsklemme verbunden ist. Der als Speicherzelle ausgebildete Kondensator 2 weist ein schwebendes Gate 3, ein Steuer-Gate 4 und eine Isolierschicht auf und steht mit der nicht-invertierenden Eingangsklemme des Operationsverstärkers 1 in Verbindung und wird auf die erforderliche Referenzspannung V_REF aufgeladen. Der Operationsverstärker 1 gibt die am Kondensator 2 aufgeladene Referenzspannung ab.

Nachfolgend werden die Betriebsbedingungen und die Funktionsweise der Schaltung erläutert.

Wird die gewünschte Referenzspannung V_REF am Kondensator 2 geladen, so ergibt sich die Ladung Q durch folgende Gleichung:

Q = C_REF×V_REF (5)

wobei C_REF die Kapazität des Kondensators darstellt.

Wird der aufgeladene Kondensator 2 mit der nicht invertierenden Klemme des Operationsverstärkers OP und die Ausgangsklemme des Operationsverstärkers 1 elektrisch mit der invertierenden Eingangsklemme des Operationsverstärkers 1 verbunden, so wird die geladene Spannung V_REF an der Ausgangsklemme des Operationsverstärkers 1 abgegeben.

Um die geladene Referenzspannung abgeben zu können, muß der Kondensator 2 jedoch so ausgebildet werden, daß die Ladung im Laufe der Zeit nicht zunimmt oder abnimmt. Ein bevorzugtes Ausführungsbeispiel eines derartigen Kondensators ist in Fig. 2 gezeigt.

Die in Fig. 2 gezeigte Struktur stellt eine Struktur dar, die hauptsächlich bei einem E² PROM ausgebildet und auf einem P⁻- Substrat hergestellt wird. Die Source und die Drain sind vom n⁺-Typ.

Der Kondensator bzw. die Speicherzelle (2) wird mit Hilfe des "Double Poly MOS-Process" (Doppel-Poly-MOS-Prozeß) hergestellt, so daß die Speicherzelle eine erste Poly-Schicht, eine zweite Poly-Schicht sowie eine dazwischenliegende Isolierschicht aufweist.

Die erste Poly-Schicht stellt das schwebende Gate und die zweite Poly-Schicht das Steuer-Gate dar.

Das schwebende Gate 3 sowie das Steuer-Gate 4 überlappen sich, wobei das schwebende Gate 3 in Form eines Kontaktfleckens ausgebildet ist, so daß die Tunnelspannung durch Zunahme des elektrischen Feldes zwischen beiden Gates abnimmt.

Die Tunnelspannung wird durch Vergrößern der Anzahl an Kontaktflecken verringert.

Die am schwebenden Gate 3 angesammelte Ladung wird durch die externe Spannung V_prog eingestellt, die an das Steuer-Gate 4 angelegt wird.

Die Spannung V_fs (nicht dargestellt) zwischen dem schwebenden Gate 3 und der Source wird zu Beginn durch das Kapazitätsverhältnis zwischen der Kapazität zwischen schwebendem Gate und Steuer-Gate sowie zwischen der Kapazität zwischen dem schwebenden Gate und dem Substrat bestimmt.

Erreicht die Spannung zwischen schwebendem Gate 3 und Steuer- Gate 4 jedoch einen Wert, der ausreicht, den Tunneleffekt hervorzurufen, so nimmt die Spannung V_fs die Form einer Exponentialfunktion an.

Demzufolge kann die auf dem schwebenden Gate 3 vorgesehene Ladung durch das Niveau der Spannung, die Impulsbreite und die Anzahl an Impulsen gesteuert werden.

Zieht man die Gate-Charakteristik in Betracht, so zeigt sich, daß die am schwebenden Gate 3 vorliegende Ladung sich mit der Zeit nicht ändert, so daß das Gate als Kondensator verwendet werden kann.

Da die Ladung des Kondensators, der in der oben erläuterten Weise hergestellt wird, sich nicht mit der Temperatur ändert, ändert sich auch die Referenzspannung nicht mit der Temperatur, so daß die Eingangs-Offsetspannung des Operationsverstärkers als Referenzspannung V_REF so wie sie ist ausgegeben wird.

Demzufolge kann im Vergleich zu der konventionellen Bandabstandsreferenzschaltung der Einfluß der Eingangsoffsetspannung des Operationsverstärkers in hohem Maße verringert werden, so daß verhindert werden kann, daß sich die Schaltung nach deren Integration infolge der Änderung der Prozeßkonstanten und der Temperatur verschlechtert.

Claims

1. Spannungsreferenzschaltung bestehend aus

- einem Operationsverstärker (1), der eine invertierende Eingangsklemme, eine nicht-invertierende Eingangsklemme sowie eine Ausgangsklemme aufweist, wobei die Ausgangsklemme des Operationsverstärkers (1) mit der invertierenden Eingangsklemme des Operationsverstärkers (1) elektrisch verbunden ist, und
- einer der Speicherzelle (2), die ein schwebendes Gate (3), ein Steuer-Gate (4) sowie eine Isolierschicht aufweist, wobei das schwebende Gate (3) an die nicht-invertierende Eingangsklemme des Operationsverstärkers (1) angeschlossen ist, das schwebende Gate (3) über das Steuer-Gate (4) von einer externen Einnrichtung auf die erforderliche Referenzspannung (V_REF) aufgeladen wird und der Operationsverstärker (1) die am schwebenden Gate (3) anliegende Referenzspannung (V_REF) an der Ausgangsklemme abgibt.

2. Schaltung nach Anspruch 1, bei der die Ladung am schwebenden Gate (3) der Speicherzelle (2) ungeachtet der Zeit konstant ist.

3. Schaltung nach Anspruch 1 oder 2, bei der die Speicherzelle (2) mit Hilfe eines "Doppel-Poly-MOS"-Prozesses hergestellt ist und somit eine erste Poly-Schicht, eine zweite Poly-Schicht sowie eine dazwischenliegende Isolierschicht aufweist.

4. Schaltung nach Anspruch 3, bei der die erste Poly-Schicht das schwebende Gate (3) und die zweite Poly-Schicht das Steuer-Gate (4) darstellt.

5. Schaltung nach einem der vorhergehenden Ansprüche, bei der der Kontaktbereich des schwebenden Gates (3) und des Steuer-Gates (4) in Form eines Kontaktfleckens ausgebildet ist, so daß die Tunnelspannung durch Zunahme des elektrischen Feldes zwischen schwebendem Gate (3) und Steuer-Gate (4) abnimmt.