JPS5843562A - 高度集積ｃｍｏｓ回路の製造方法 - Google Patents
高度集積ｃｍｏｓ回路の製造方法Info
- Publication number
- JPS5843562A JPS5843562A JP57142569A JP14256982A JPS5843562A JP S5843562 A JPS5843562 A JP S5843562A JP 57142569 A JP57142569 A JP 57142569A JP 14256982 A JP14256982 A JP 14256982A JP S5843562 A JPS5843562 A JP S5843562A
- Authority
- JP
- Japan
- Prior art keywords
- thickness
- source
- drain
- layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000002513 implantation Methods 0.000 claims abstract description 6
- 230000005669 field effect Effects 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 230000000873 masking effect Effects 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 26
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 230000001133 acceleration Effects 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 2
- 229910004217 TaSi2 Inorganic materials 0.000 claims 1
- 239000004615 ingredient Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- 244000208734 Pisonia aculeata Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は二重ポリシリコン構造から成るスイッチング
キャパシタンスを含む高度集積ＣＭＯ８電界効果ト、う
１ンジスタ回路を製作する方法１：関する。この方法に
おいてｎチャネル又はｐｆヤネル・トランジスタを収め
る半導・体区塘の形成工程と能動ＭＯ８区域に対するイ
オン注入工程の外フィールド酸化膜７塘とゲート酸化膜
の形成、ゲート領域とキャパシタンス構造を作るための
用−ポリシリコン層の析出と構造化は公知の方法で実施
される。 ゛この発
明の目的は所望の回路の製作に必要な工程段数！できる
だけ少くし・、しかも回路の構成要素の機能が阻害され
ることのないＣＭＯ８製作方法を提供することである。 更（二この方法は２シリコン・ゲート方式のスイッチン
グキヤノくシタンス構造がｎおよび′ｐチャネルトラン
シスノｉＪＸら成る回路の製作過程中特別な４スキング
工程段ン追加することなく作られるようになっていなけ
ればならない。 高度集積相補形ＭＯ８電界効菓トランジスタ回路（ＣＭ
Ｏ８回路）を製作する従来の方法ではれチャネルトラン
ジスタとｐチャネルトランジスタのソース・ドレン領域
のイオン注入に互に異った掻めて複雑な技術が使用され
た。 Ｔ＠ ０ｈＫｏｎｅその他による論文（Ｓｉｌｉｅａｎ
７Ｑａｔａ ｎ−ＷｌｌＣＭＯ８Ｐｒｏｃｅｓｓ ｂｙ
Ｆｕｌｌ Ｉｏｎ −Ｉｍｐｌａｎｔａｔｉｏｎ Ｔ
ｅｃｈｎｏｌａｇｙＩＥＥＩシ Ｔｒａｎｓａｃｔ、１
ｌｅｃｔｒ、Ｄｅ７１ｖｉｃｅｓ ＥＤ Ｔ ２ 〒
、ｐ、１７８９−１マ９５．１９８０月＝よりｎチャ
ネル・トランジスタに対するｎ イオン注入とｐチャネ
ル・トランジスタに対するｐ イオン注入に別々のマス
クを使用することが公知である。この方法は歩留りの点
で橋めて問題の多い製造工程を補助マスクの追加によっ
て更に困難１ニするという欠点を持つ。 別の方法としてソース：・ドレン・−イオン注入に単一
のマスクを使用しそ、、＋７？代りに二重の異ったイオ
ン注入を実施し一つの１禰電型の拡散領域に他の導電型
のドーパントをイオン注入して超過ドーピングを行なう
ことが文献（Ｌ、Ｃ，Ｐａ−ｒｉｌｌｏ ｅｔ ａｌ”
Ｔｗｊ ｎ Ｔｕｂ ０ＭＯ８−Ａ Ｔｅｃｈｎｏｌ
ｏｇｙ ｆ ｏ ｒｖＬＳＩ−Ｃｉｒｃｕｉｔｓ ”
＃ Ｔｅｃｈｎ、Ｄｔｇ＊ ＩＥＤＭｅ２１ｊ−１
（１９８０）、９．７５２−７５５）ｌ二記載されてい
る。この方法の欠点は垂直侵入深さが０５ニ鶴以下の偏
平なソース・ドレン領域が作られないことである。 更にこれらの公知方法では二重ポリシリコン・ゲー）、
ＣＭＯ８方式においてキャパシタンス構造を作る際に誘
電層の構造形成にマスクの追加が必要となり製造歩留り
の悪化を招くことである。 これらの欠点の総てを除去するために、両方のソース・
ドレンイオン注入に単一のマス′りｔ使用し、更に一つ
の拡散領−謔に対して二重イオン注入を実施する必要が
なくなるようにすることがこの発明の重要な構成要：累
となる。 上記の目的は冒；に挙げた高度集積ＣＭＯ８−ＦＥＴ回
路の製造方法に始・）１シて次の工程段階を採用する″
）′１ ことによって達成される。 （ａ）、ポリシリコン構造が作・られている基板の表、
面全体を熱酸化し、ポリシリコン構造上の酸化膜の厚さ
ｄ、がキャパシタンス構造の絶縁層の所望の厚さに対応
し、同時にソース・ドレン区域上の酸化膜の厚さｄ、が
後で行われるｐチャネルトランジスタの・ソース・ドレ
ン区域形成のためのイオン注入に際してマスク作用を行
なわない厚さとする。 市） ｐチャネルトランジスタのソース・ドレン７謔を
マスクする窒化シリコン層を続くソース・ドレン・イオ
ン注入のイオンエネルギーに適合した厚さζ二全面的に
析出させる。 （ｅ） ：ｌｉ化シリコン層に構造を作りｐチャネル
トランジスタの各区域とキャパシタンス形成用のポリシ
リコン構造が窒化シリコン層で覆われているようにする
。 （ｄ） ｎチャネル・トランジスタのソース・ドレン
区域形成用のイオン注入を実施する。 （ｅ） 表面を熱酸化し、ｎチャネル・トランジスタ
のソース・ドレン区域上の酸化膜の厚さｄ６をマスク層
として充分な厚さとする。 （ｆ） 窒化シリコン層を除去、する。 ｒｇ）ｐ巴Ｐヤネル・トランジスメＱ〕ソース・ドレン
区域形成のための全面的イオン注入を実施する。 山） 第二ポリシリコン層を析出させ、キャバ、シタと
スを構成する構造を作る。 ・ 、〜（ｉ） 絶
縁層と接触孔と金属導体路構造を公知方法によって作る
。 工程段（ａ）の酸化処理により一方では基板表面上（二
露出した酸化膜が迷走酸化膜となると同時に絶縁層中に
要求されているコンデンサ醇化膜がポリシリコン構造の
上に所！の厚さに成長して二つのソース・ド、レン・イ
オン注入に際してマスク層と、して作男し、ポリシリコ
ン層の縁端部においてプルパック効果を引き起す。この
効果により注入の縁端がポリシリコン層から引き戻され
るがソース・ドレン・イオン注入シ＝対するポリシリコ
ン層の自己整合特性は保持される。続くソース・ドレン
領域からの横方向拡散（二よりゲート領域に僅かな回り
込み拡！＆が行なわれミラー容＠（ゲート・ソース領域
間およびゲート・ドレン領域間の寄生容量）が著しく減
少する。これによってスイッチング速度が上昇する。従
って酸化時間を決する量はコンデンナ酸化膜の所望の厚
さくｄ、 −ｄ ）ＯＸ である。 上記の工程（：おいて新規でありしかも重要であるのは
この酸化工程が電気通信用のフィルタ要素軒おいてＲＣ
回路の抵抗となるスイッチング・コンデンサ構造の絶縁
膜の形成に使用されることである。これによって従来の
一造工程において必要であった一つのマスクを省略する
ことができる。 この発明＆：／Ｊ／る、製造工程は補助のスイッチング
・コンデンサを使用しない□相補形電界効果ト、ランジ
スタ回路の製作（：ｆＬ★“・形態とすることｉ可能で
ある。この場合工程段ｊ、−、ｉ彎）は除かれ、工程段
階（ａ）において作られた酸化膜の厚さの調整は厚さｄ
３の酸化ｌＩを作り工程段階（ｅ）（！：おいて窒化シ
リコン層の構造を作ってｐチャネル・トランジスタ領竣
される。 この発明の一つの実施例に従って製作される途中の処理
品の構造を示した一第１図乃至第６図についてこの発明
を更に詳細に説明する。総ての図面に１いて対応する部
分（二は同じ番号がつけられている。この実施例ではＶ
ＬＳＩ技術による集積半導体回路を製作するための０Ｍ
Ｏ８過程におい７ｐおよびｎチャネルトランジスタのソ
ース・ドレン・イオン注入過程とコンダン４Ｆ−構造の
形成過程を説明する。 第１図： 第一ポリシリコン層、５の構造作成までの工程は従来の
０ＭＯ８製造工程が採用される。従って従来°”“°″
−ｚ？ｆ￥７ζ、１ご“９“′”″“ランジスタに対す
る 、７区域２゛、フィールド酸化膜３およびゲート酸
化ｌＩ！４を除いて図に示されて１（ない、第１図はゲ
ート酸化膜４が厚さｄｌ例え！ｆ ａ ｏ ｎｍに析出
し、ポリシリコン層５が厚さｄ。 例えばｓ ｏ ｏ ｎｍに析出した後の断面構造を示す
。 第２図： ゲート領、＃５ａとコンデンサ構造５ｂ（下側第一電極
）となる構造を第一ポリシリコン層５に作、つた後表面
合体を熱酸化して厚さｄ、が４０ ｎｍの酸化膜を約５
０ ｆｉｍの厚さｄ、まで成長させると同時に厚さｄ、
が約１００ ｎｍの酸化膜６をポリシリコン領ｊｌｌ！
５ａ−と５ｂの上に成長させ、ｎおよびｐチャネルのト
ランジスタのソース・ドレン・イオン注入に際してマス
クとして使用し、ポリシリコン領域５ａの縁端において
プル・バック効果を発生させる。この酸化処理の時間を
決定する置はポリシリコン領域５ａと５ｂの上にある酸
化ＩＩＩ ６．８ ｄ ａ ５１１４ ｄ ｃｏｘ Ｔ
あう゛。’ニー０）Ｈイ、６および迷走酸化物５二よっ
て補強された酸化膜
キャパシタンスを含む高度集積ＣＭＯ８電界効果ト、う
１ンジスタ回路を製作する方法１：関する。この方法に
おいてｎチャネル又はｐｆヤネル・トランジスタを収め
る半導・体区塘の形成工程と能動ＭＯ８区域に対するイ
オン注入工程の外フィールド酸化膜７塘とゲート酸化膜
の形成、ゲート領域とキャパシタンス構造を作るための
用−ポリシリコン層の析出と構造化は公知の方法で実施
される。 ゛この発
明の目的は所望の回路の製作に必要な工程段数！できる
だけ少くし・、しかも回路の構成要素の機能が阻害され
ることのないＣＭＯ８製作方法を提供することである。 更（二この方法は２シリコン・ゲート方式のスイッチン
グキヤノくシタンス構造がｎおよび′ｐチャネルトラン
シスノｉＪＸら成る回路の製作過程中特別な４スキング
工程段ン追加することなく作られるようになっていなけ
ればならない。 高度集積相補形ＭＯ８電界効菓トランジスタ回路（ＣＭ
Ｏ８回路）を製作する従来の方法ではれチャネルトラン
ジスタとｐチャネルトランジスタのソース・ドレン領域
のイオン注入に互に異った掻めて複雑な技術が使用され
た。 Ｔ＠ ０ｈＫｏｎｅその他による論文（Ｓｉｌｉｅａｎ
７Ｑａｔａ ｎ−ＷｌｌＣＭＯ８Ｐｒｏｃｅｓｓ ｂｙ
Ｆｕｌｌ Ｉｏｎ −Ｉｍｐｌａｎｔａｔｉｏｎ Ｔ
ｅｃｈｎｏｌａｇｙＩＥＥＩシ Ｔｒａｎｓａｃｔ、１
ｌｅｃｔｒ、Ｄｅ７１ｖｉｃｅｓ ＥＤ Ｔ ２ 〒
、ｐ、１７８９−１マ９５．１９８０月＝よりｎチャ
ネル・トランジスタに対するｎ イオン注入とｐチャネ
ル・トランジスタに対するｐ イオン注入に別々のマス
クを使用することが公知である。この方法は歩留りの点
で橋めて問題の多い製造工程を補助マスクの追加によっ
て更に困難１ニするという欠点を持つ。 別の方法としてソース：・ドレン・−イオン注入に単一
のマスクを使用しそ、、＋７？代りに二重の異ったイオ
ン注入を実施し一つの１禰電型の拡散領域に他の導電型
のドーパントをイオン注入して超過ドーピングを行なう
ことが文献（Ｌ、Ｃ，Ｐａ−ｒｉｌｌｏ ｅｔ ａｌ”
Ｔｗｊ ｎ Ｔｕｂ ０ＭＯ８−Ａ Ｔｅｃｈｎｏｌ
ｏｇｙ ｆ ｏ ｒｖＬＳＩ−Ｃｉｒｃｕｉｔｓ ”
＃ Ｔｅｃｈｎ、Ｄｔｇ＊ ＩＥＤＭｅ２１ｊ−１
（１９８０）、９．７５２−７５５）ｌ二記載されてい
る。この方法の欠点は垂直侵入深さが０５ニ鶴以下の偏
平なソース・ドレン領域が作られないことである。 更にこれらの公知方法では二重ポリシリコン・ゲー）、
ＣＭＯ８方式においてキャパシタンス構造を作る際に誘
電層の構造形成にマスクの追加が必要となり製造歩留り
の悪化を招くことである。 これらの欠点の総てを除去するために、両方のソース・
ドレンイオン注入に単一のマス′りｔ使用し、更に一つ
の拡散領−謔に対して二重イオン注入を実施する必要が
なくなるようにすることがこの発明の重要な構成要：累
となる。 上記の目的は冒；に挙げた高度集積ＣＭＯ８−ＦＥＴ回
路の製造方法に始・）１シて次の工程段階を採用する″
）′１ ことによって達成される。 （ａ）、ポリシリコン構造が作・られている基板の表、
面全体を熱酸化し、ポリシリコン構造上の酸化膜の厚さ
ｄ、がキャパシタンス構造の絶縁層の所望の厚さに対応
し、同時にソース・ドレン区域上の酸化膜の厚さｄ、が
後で行われるｐチャネルトランジスタの・ソース・ドレ
ン区域形成のためのイオン注入に際してマスク作用を行
なわない厚さとする。 市） ｐチャネルトランジスタのソース・ドレン７謔を
マスクする窒化シリコン層を続くソース・ドレン・イオ
ン注入のイオンエネルギーに適合した厚さζ二全面的に
析出させる。 （ｅ） ：ｌｉ化シリコン層に構造を作りｐチャネル
トランジスタの各区域とキャパシタンス形成用のポリシ
リコン構造が窒化シリコン層で覆われているようにする
。 （ｄ） ｎチャネル・トランジスタのソース・ドレン
区域形成用のイオン注入を実施する。 （ｅ） 表面を熱酸化し、ｎチャネル・トランジスタ
のソース・ドレン区域上の酸化膜の厚さｄ６をマスク層
として充分な厚さとする。 （ｆ） 窒化シリコン層を除去、する。 ｒｇ）ｐ巴Ｐヤネル・トランジスメＱ〕ソース・ドレン
区域形成のための全面的イオン注入を実施する。 山） 第二ポリシリコン層を析出させ、キャバ、シタと
スを構成する構造を作る。 ・ 、〜（ｉ） 絶
縁層と接触孔と金属導体路構造を公知方法によって作る
。 工程段（ａ）の酸化処理により一方では基板表面上（二
露出した酸化膜が迷走酸化膜となると同時に絶縁層中に
要求されているコンデンサ醇化膜がポリシリコン構造の
上に所！の厚さに成長して二つのソース・ド、レン・イ
オン注入に際してマスク層と、して作男し、ポリシリコ
ン層の縁端部においてプルパック効果を引き起す。この
効果により注入の縁端がポリシリコン層から引き戻され
るがソース・ドレン・イオン注入シ＝対するポリシリコ
ン層の自己整合特性は保持される。続くソース・ドレン
領域からの横方向拡散（二よりゲート領域に僅かな回り
込み拡！＆が行なわれミラー容＠（ゲート・ソース領域
間およびゲート・ドレン領域間の寄生容量）が著しく減
少する。これによってスイッチング速度が上昇する。従
って酸化時間を決する量はコンデンナ酸化膜の所望の厚
さくｄ、 −ｄ ）ＯＸ である。 上記の工程（：おいて新規でありしかも重要であるのは
この酸化工程が電気通信用のフィルタ要素軒おいてＲＣ
回路の抵抗となるスイッチング・コンデンサ構造の絶縁
膜の形成に使用されることである。これによって従来の
一造工程において必要であった一つのマスクを省略する
ことができる。 この発明＆：／Ｊ／る、製造工程は補助のスイッチング
・コンデンサを使用しない□相補形電界効果ト、ランジ
スタ回路の製作（：ｆＬ★“・形態とすることｉ可能で
ある。この場合工程段ｊ、−、ｉ彎）は除かれ、工程段
階（ａ）において作られた酸化膜の厚さの調整は厚さｄ
３の酸化ｌＩを作り工程段階（ｅ）（！：おいて窒化シ
リコン層の構造を作ってｐチャネル・トランジスタ領竣
される。 この発明の一つの実施例に従って製作される途中の処理
品の構造を示した一第１図乃至第６図についてこの発明
を更に詳細に説明する。総ての図面に１いて対応する部
分（二は同じ番号がつけられている。この実施例ではＶ
ＬＳＩ技術による集積半導体回路を製作するための０Ｍ
Ｏ８過程におい７ｐおよびｎチャネルトランジスタのソ
ース・ドレン・イオン注入過程とコンダン４Ｆ−構造の
形成過程を説明する。 第１図： 第一ポリシリコン層、５の構造作成までの工程は従来の
０ＭＯ８製造工程が採用される。従って従来°”“°″
−ｚ？ｆ￥７ζ、１ご“９“′”″“ランジスタに対す
る 、７区域２゛、フィールド酸化膜３およびゲート酸
化ｌＩ！４を除いて図に示されて１（ない、第１図はゲ
ート酸化膜４が厚さｄｌ例え！ｆ ａ ｏ ｎｍに析出
し、ポリシリコン層５が厚さｄ。 例えばｓ ｏ ｏ ｎｍに析出した後の断面構造を示す
。 第２図： ゲート領、＃５ａとコンデンサ構造５ｂ（下側第一電極
）となる構造を第一ポリシリコン層５に作、つた後表面
合体を熱酸化して厚さｄ、が４０ ｎｍの酸化膜を約５
０ ｆｉｍの厚さｄ、まで成長させると同時に厚さｄ、
が約１００ ｎｍの酸化膜６をポリシリコン領ｊｌｌ！
５ａ−と５ｂの上に成長させ、ｎおよびｐチャネルのト
ランジスタのソース・ドレン・イオン注入に際してマス
クとして使用し、ポリシリコン領域５ａの縁端において
プル・バック効果を発生させる。この酸化処理の時間を
決定する置はポリシリコン領域５ａと５ｂの上にある酸
化ＩＩＩ ６．８ ｄ ａ ５１１４ ｄ ｃｏｘ Ｔ
あう゛。’ニー０）Ｈイ、６および迷走酸化物５二よっ
て補強された酸化膜
【４】が、ここで形成される窒化シ
リコン層１に対する基礎となる。この窒化シリコン層の
−厚さｄ、はｐ型区域２にｎチャネル・トラレジスタを
作る際のヒ素イオン注入に対するマスク作用に充分な値
に選ばれる。この実施例ではｄｌｌｍｌｏｏｎｍである
。 第３図： 構造が作られた窒化シリコン層’ｒａ’６続くＡｒ＋イ
オン注入８に際してマスクとして使用する。このイオン
注入のイオン面密度と加速エネルギーは３Ｘ１０ｃｍ
乃至ｌＸｌ０ ｅｍ 、ａｏｋｅＶ、乃至ｘｏ
ｏｋｅＶに選ぶ。これによりｎチャネル・トランジスタ
のソース・ドレン区域９が作られ、続く酸化処理Ｃ：際
して増強される。 第４図： ＋ Ａｒ イオン注入８の後で行なわれる熱酸化によりｎ
＋領域９の酸化層が厚さｄ６に増強され、ｐチャネル・
トランジスタ形忌の際のホウ素イオン注入に対して充分
なマスク作用を示す。一つの実施例ではｄ、 −２２０
ｎｍであり、ｎチャネル・トランジスタのゲートの上の
厚さｄｔ （酸化処理前には厚さｄｉ）は４００７１
３７１である。この酸化過程は窒化物層７ａが残ってい
るため実際上第二 しａｃｏｓ 過程となる。コンダン
ナ酸化膜の厚さｄｃｏｘは窒化物マスク１ｂに゛より不
変である。 簡単のため基板の全表面に存在する酸化膜には第４図な
らびにそれ以下の図面に１３として示されている。 第５図： 窒化物構造フａ、マ・ｂを除去したｗｔｐチャネル・ト
ランジスタ形成のためのホウ素イオン注入がマスク無し
に全面的に実施され、その注入密度とイオンエネルギー
は２×ＩＯ乃至４ＸＩＯｃｍおよび２ａ乃至２５ｋｅＶ
に選ばれる。注入されたイオンを更（：拡散させると
ｐチャネルトランジスタのソース・ドレン区域１１が形
成される。 二重ポリシリコン層方式の場合続いて第二ポリシリコン
層？厚さくｄｇ）５００ｎｍに析出させるかあるいはケ
イｆヒタン多ル（Ｔ ａ Ｓ！ｔ ）層を厚さくｄ、）
２００乃至３１ｌ１１．ｌ、ｏ ｎｍに析出させる。 餐 ′１）） この第二ポリシリコン層又はケイ化物層に構造を作りコ
ンデンサ区域の上方の電極１２とすると同時５壬図に示
されていない第二配線層として使用す第６図： 続く絶縁酸化膜１４のとりつけ、接触孔の形成、金属導
体路１５（例えばアルミニウム／ケイ素、アルミニウム
／ケイ素／チタン）の製作および回路表面の安定化処理
等は公知の方法で行われる。 第６図において■はｐチャネルトランジスタ区域。 １はｎチャネル・トランジスタ区域、■はコンデンサ区
域である。
リコン層１に対する基礎となる。この窒化シリコン層の
−厚さｄ、はｐ型区域２にｎチャネル・トラレジスタを
作る際のヒ素イオン注入に対するマスク作用に充分な値
に選ばれる。この実施例ではｄｌｌｍｌｏｏｎｍである
。 第３図： 構造が作られた窒化シリコン層’ｒａ’６続くＡｒ＋イ
オン注入８に際してマスクとして使用する。このイオン
注入のイオン面密度と加速エネルギーは３Ｘ１０ｃｍ
乃至ｌＸｌ０ ｅｍ 、ａｏｋｅＶ、乃至ｘｏ
ｏｋｅＶに選ぶ。これによりｎチャネル・トランジスタ
のソース・ドレン区域９が作られ、続く酸化処理Ｃ：際
して増強される。 第４図： ＋ Ａｒ イオン注入８の後で行なわれる熱酸化によりｎ
＋領域９の酸化層が厚さｄ６に増強され、ｐチャネル・
トランジスタ形忌の際のホウ素イオン注入に対して充分
なマスク作用を示す。一つの実施例ではｄ、 −２２０
ｎｍであり、ｎチャネル・トランジスタのゲートの上の
厚さｄｔ （酸化処理前には厚さｄｉ）は４００７１
３７１である。この酸化過程は窒化物層７ａが残ってい
るため実際上第二 しａｃｏｓ 過程となる。コンダン
ナ酸化膜の厚さｄｃｏｘは窒化物マスク１ｂに゛より不
変である。 簡単のため基板の全表面に存在する酸化膜には第４図な
らびにそれ以下の図面に１３として示されている。 第５図： 窒化物構造フａ、マ・ｂを除去したｗｔｐチャネル・ト
ランジスタ形成のためのホウ素イオン注入がマスク無し
に全面的に実施され、その注入密度とイオンエネルギー
は２×ＩＯ乃至４ＸＩＯｃｍおよび２ａ乃至２５ｋｅＶ
に選ばれる。注入されたイオンを更（：拡散させると
ｐチャネルトランジスタのソース・ドレン区域１１が形
成される。 二重ポリシリコン層方式の場合続いて第二ポリシリコン
層？厚さくｄｇ）５００ｎｍに析出させるかあるいはケ
イｆヒタン多ル（Ｔ ａ Ｓ！ｔ ）層を厚さくｄ、）
２００乃至３１ｌ１１．ｌ、ｏ ｎｍに析出させる。 餐 ′１）） この第二ポリシリコン層又はケイ化物層に構造を作りコ
ンデンサ区域の上方の電極１２とすると同時５壬図に示
されていない第二配線層として使用す第６図： 続く絶縁酸化膜１４のとりつけ、接触孔の形成、金属導
体路１５（例えばアルミニウム／ケイ素、アルミニウム
／ケイ素／チタン）の製作および回路表面の安定化処理
等は公知の方法で行われる。 第６図において■はｐチャネルトランジスタ区域。 １はｎチャネル・トランジスタ区域、■はコンデンサ区
域である。
＠１図乃至＠６図はこの発明の一つの実施例の種々の段
階において半導体板に作ら、れている構造の断面図を示
す。 １・・・半導体基板、 ２・・・ｐ型区域、 ３・・・
フィールド酸化膜、 ４・・・ゲート酸化膜、 ５ａ・
・・ゲート７塘、 ５．シ・・・コンダンナ構造の電）
）
階において半導体板に作ら、れている構造の断面図を示
す。 １・・・半導体基板、 ２・・・ｐ型区域、 ３・・・
フィールド酸化膜、 ４・・・ゲート酸化膜、 ５ａ・
・・ゲート７塘、 ５．シ・・・コンダンナ構造の電）
）
Claims (1)
- 【特許請求の範囲】 ｌ） 次の工程段で ｒａ） 基板の全表面を熱酸化してポリシリコン構造
（ａａ、ｓｂ’）の上に形成された酸化膜の厚さｄ４ｉ
キャバンタンス構造の絶縁層の所望厚さに対応させると
同時にソース・ドレ・ン区Ｖ （ｉ ｌ）上の酸化膜の
厚さｄ。 を後で実施されるｐチャネルトランジスタ（１１）のソ
ース・Ｆレン区域を作るためのイオン注入に対してマス
ク作用を行なわない値に定める、 （ｂ） ｐチャネル・トランジスタのソース・ドレ
ン区塘ヒマスクする窒化シリコン層（７］をノース・ド
レン７謔のイオン注入の注入エネルギーに適合した厚さ
をもって全面的に析出させる、 （ｃ） ｐチャネル・トランジスタの各区域およびキ
ャパシタンスに予定されたポリシリコン構造が窒化ｉ／
９コン層で覆われているように窒化シリコン層（７ａ、
）ｂ〕に構造を作る、 （ｄ）ｎチャネル・トランジスタのソース拳ドレン区謔
（９］に対するイオン注入（８］を実施する。 （ｅ） 表面を熱酸化し、ｎチャネル・トランジスタ
のソース・ドレン区謔（９）上の酸化膜の厚さｄ、７続
くｐチャネル・トランジスタのソース・ドレン区Ｍ （
１１）！形成させるイオン注入に際してのマスク層とし
て充分な値にする、 （ｆｉ 窒化シリコン層構造（マａ 、 ７ ｂ）を除
去する。 ｒｇ） ｐチャネル・トランジスタのソース書ドレ
ン区域（１１）を作るための全面的イオン注入（１０）
’４実施する、 市）第二ポリシリコン層（１２］を析出させこれに構造
を作る。 （ｉ） 絶縁層（，１４）と接触孔と金属導体路層（
１５）を作る によることビ特徴とする二重シリコン構造のスイッチン
グキャパシタンスを含む高度集積ＣＭＯ８回路のシリコ
ン・ゲート技術番；よる製造方法。 ′） フイグ７グ°キャパシタｙ３構造を含まない０Ｍ
Ｏ８電界効果トランジスタを作るため、特許請求の範囲
第１項に記載された方法において、 ■ １４段０・）を省略し、 ■ 工程段（ａ）による讐さｄ、の酸化膜の形成後七〇
厚さを調整Ｆ・ ′ ０ 工程段（ｃ３によるーｊヒシリコン層（７ａ］
の構造をｐチャネルトランジスタ、の区域（１、）だけ
褌窒化７．具層ア覆ゎ。−’（’Ｉｚ、るように作る ことを特徴とする特許請求の範囲第１項記載め方法。 ３）第二ポリシリコン層（１２）の代を月二高融点金属
のケイ化物＃叫ＴａＳｉ２の層が使用されることを特徴
とする特許請求の範囲第１項記載の方法。 ４）酸化膜の厚さｄ４が酸化処理時間を通して５０、、
ｎｍから２０ 、Ｏｎｎの町囲内の一つの値 、に調
整されることを特徴とする特許請求の範囲第１項乃至第
３項のいずれかに記載の方法。 ５）窒化シリコン層（７］の厚さｄｉが５０１ｍから１
．５．０ｎｒｎの艷囲内の一つの盛に〒整され 二るこ
とを特徴とする特許請求の範囲第１項乃ゝ） 至第４項のいずれかに記載の方法。 °゛°”゛工’、Ｕ、、、、、ｉ’ｙ１７）７−“°′
″″一区域のヒ素イオ の際の注入面密度とイ１ オン加速エネルギーがＩ Ｘ Ｉ Ｑ 乃至１×−Ｌ
Ｏｃｍ および８０乃至１ｏ ｏｋｅＶ に選ばれ
ることを特徴とする特許請求の範囲第１項乃至第５項の
いずれかに記載の方法。 フ）、酸化膜の厚さｄ６が酸化膜・理時間を通して１０
０ ｎｍから３ ｐ Ｏｎｍの範囲内の一つの値に調整
されることを特徴とする特許請求の範囲第１項乃至第６
項のいずれか（：記載の方法。 ８）ｐチャネル・トランジスタのソース・ドレン区域（
１１〕に対するホウ素イオン注入の面密度とイオン加速
エネルギーが１×１０乃至ｌＸｌ０ ｅＷｍ お
よび２０乃至２５ ｋｅＶに選ばれることを特徴とする
特許請求の範囲第１項乃至第７項のいずれかに記載の方
法。 ９〕 第二ポリシリコン層（１”２］の厚さｄ、が２０
０から５００ｎｍの間に、ケイ化層の厚さｄ８が２００
から３００ｎｍの間に調整されることを特徴とする特許
請求の範囲第１項乃至第８項のいずれかＣ二記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813133468 DE3133468A1 (de) | 1981-08-25 | 1981-08-25 | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
| DE31334687 | 1981-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843562A true JPS5843562A (ja) | 1983-03-14 |
| JPH0458191B2 JPH0458191B2 (ja) | 1992-09-16 |
Family
ID=6140008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142569A Granted JPS5843562A (ja) | 1981-08-25 | 1982-08-17 | 高度集積ｃｍｏｓ回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4459740A (ja) |
| EP (1) | EP0072967B1 (ja) |
| JP (1) | JPS5843562A (ja) |
| AT (1) | ATE24070T1 (ja) |
| CA (1) | CA1187209A (ja) |
| DE (2) | DE3133468A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312107A (ja) * | 1991-03-27 | 1992-11-04 | Samsung Electron Co Ltd | 定電圧回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450021A (en) * | 1982-02-22 | 1984-05-22 | American Microsystems, Incorporated | Mask diffusion process for forming Zener diode or complementary field effect transistors |
| US4474624A (en) * | 1982-07-12 | 1984-10-02 | Intel Corporation | Process for forming self-aligned complementary source/drain regions for MOS transistors |
| US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
| US4621412A (en) * | 1984-09-17 | 1986-11-11 | Sony Corporation | Manufacturing a complementary MOSFET |
| US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US4675982A (en) * | 1985-10-31 | 1987-06-30 | International Business Machines Corporation | Method of making self-aligned recessed oxide isolation regions |
| US4764481A (en) * | 1987-08-24 | 1988-08-16 | Delco Electronics Corporation | Grown side-wall silicided source/drain self-align CMOS fabrication process |
| US5851871A (en) * | 1987-12-23 | 1998-12-22 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated capacitors in MOS technology |
| DE69021998T2 (de) * | 1989-05-10 | 1996-04-18 | Oki Electric Ind Co Ltd | Verfahren zur herstellung von komplementären, integrierten halbleiterschaltungen. |
| GB2237445B (en) * | 1989-10-04 | 1994-01-12 | Seagate Microelectron Ltd | A semiconductor device fabrication process |
| DE19730117C1 (de) * | 1997-07-14 | 1998-10-01 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| KR100278996B1 (ko) * | 1998-12-18 | 2001-02-01 | 김영환 | 반도체장치의 콘택 형성방법 |
| US20070075364A1 (en) * | 2005-09-30 | 2007-04-05 | Analog Power Intellectual Properties Limited | Power MOSFETs and methods of making same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS52137276A (en) * | 1976-05-11 | 1977-11-16 | Philips Nv | Method of producing semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016594A (en) * | 1971-06-08 | 1977-04-05 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
| US3999213A (en) * | 1972-04-14 | 1976-12-21 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
| US3821781A (en) * | 1972-11-01 | 1974-06-28 | Ibm | Complementary field effect transistors having p doped silicon gates |
| US4033797A (en) * | 1973-05-21 | 1977-07-05 | Hughes Aircraft Company | Method of manufacturing a complementary metal-insulation-semiconductor circuit |
| JPS5248979A (en) * | 1975-10-17 | 1977-04-19 | Mitsubishi Electric Corp | Process for production of complementary type mos integrated circuit de vice |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS52102690A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Semiconductor capacitance device |
| US4217149A (en) * | 1976-09-08 | 1980-08-12 | Sanyo Electric Co., Ltd. | Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| US4224733A (en) * | 1977-10-11 | 1980-09-30 | Fujitsu Limited | Ion implantation method |
| JPS5529116A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Manufacture of complementary misic |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| US4306916A (en) * | 1979-09-20 | 1981-12-22 | American Microsystems, Inc. | CMOS P-Well selective implant method |
| US4325169A (en) * | 1979-10-11 | 1982-04-20 | Texas Instruments Incorporated | Method of making CMOS device allowing three-level interconnects |
| US4391650A (en) * | 1980-12-22 | 1983-07-05 | Ncr Corporation | Method for fabricating improved complementary metal oxide semiconductor devices |
| US4382827A (en) * | 1981-04-27 | 1983-05-10 | Ncr Corporation | Silicon nitride S/D ion implant mask in CMOS device fabrication |
| US4385947A (en) * | 1981-07-29 | 1983-05-31 | Harris Corporation | Method for fabricating CMOS in P substrate with single guard ring using local oxidation |
-
1981
- 1981-08-25 DE DE19813133468 patent/DE3133468A1/de not_active Withdrawn
-
1982
- 1982-08-09 US US06/406,717 patent/US4459740A/en not_active Expired - Fee Related
- 1982-08-10 EP EP82107239A patent/EP0072967B1/de not_active Expired
- 1982-08-10 DE DE8282107239T patent/DE3274601D1/de not_active Expired
- 1982-08-10 AT AT82107239T patent/ATE24070T1/de not_active IP Right Cessation
- 1982-08-17 JP JP57142569A patent/JPS5843562A/ja active Granted
- 1982-08-24 CA CA000410029A patent/CA1187209A/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS52137276A (en) * | 1976-05-11 | 1977-11-16 | Philips Nv | Method of producing semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312107A (ja) * | 1991-03-27 | 1992-11-04 | Samsung Electron Co Ltd | 定電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE24070T1 (de) | 1986-12-15 |
| US4459740A (en) | 1984-07-17 |
| JPH0458191B2 (ja) | 1992-09-16 |
| EP0072967A3 (en) | 1983-11-16 |
| EP0072967B1 (de) | 1986-12-03 |
| DE3133468A1 (de) | 1983-03-17 |
| CA1187209A (en) | 1985-05-14 |
| DE3274601D1 (en) | 1987-01-15 |
| EP0072967A2 (de) | 1983-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5843562A (ja) | 高度集積ｃｍｏｓ回路の製造方法 | |
| KR100407385B1 (ko) | 이중 상감 구리 게이트 및 그 인터커넥트 | |
| JP2540453B2 (ja) | 電界効果トランジスタ回路の製造方法 | |
| JPH0691201B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| KR880001056A (ko) | 고집적 cmos fet회로의 제조방법 | |
| JPH0576190B2 (ja) | ||
| KR870005466A (ko) | 고도로 집적된 회로의 제조공정 | |
| JPS5842276A (ja) | Ｍｏｓ電界効果トランジスタ集積回路の製造方法 | |
| JPS60254766A (ja) | ゲート電極およびｃｍｏｓ集積回路の製造方法 | |
| US5543338A (en) | Method for manufacturing a semiconductor device using a semiconductor-on-insulator substrate | |
| US4488348A (en) | Method for making a self-aligned vertically stacked gate MOS device | |
| JPS6072259A (ja) | 高密度集積ｃｍｏｓ電界効果トランジスタ回路の製法 | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US4682408A (en) | Method for making field oxide region with self-aligned channel stop implantation | |
| JP2776350B2 (ja) | 半導体集積回路装置の製造方法 | |
| US4994407A (en) | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming | |
| US6548369B1 (en) | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox | |
| TWI261336B (en) | A semiconductor device | |
| US5486482A (en) | Process for fabricating metal-gate CMOS transistor | |
| US5518938A (en) | Process for fabricating a CMOS transistor having high-voltage metal-gate | |
| US4833097A (en) | Fabrication of MOS-transistors | |
| JPS605067B2 (ja) | Ｍｏｓ形半導体装置 | |
| JP2830267B2 (ja) | 半導体装置の製造方法 | |
| RU1340481C (ru) | Способ изготовлени БИС на МДП-транзисторах с поликремниевыми затворами | |
| JPH11265953A (ja) | 半導体装置の製造方法 |