KR880001056A - 고집적 cmos fet회로의 제조방법 - Google Patents

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Abstract

내용 없음

Description

고집적 CMOS FET회로의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 3도는 여러가지 처리단계에 의해 연속적으로 제조되는 반도체 구조를 간단하게 나타낸 측단면도.

Claims (16)

  1. 다양한 트랜지스터의 스타트 전압을 결정하도록 이온 주입단계에서 적당한 도팬트 원자가 유입되게한 반도체기판에 각각 형성된 p도우프 및 n도우프된 트로프내로 회로의 n채널 및 p채널 트랜지스터가 수용되는 고집적인 CMOS FET회로의 제조방법에 있어서, (a) n÷또는 p-로 도우프된 에피택셜층이 각각 인가되고 n÷또는 p÷로 도우프된 실리콘재료로 구성되는 초기의 반도체 기판의 트로프가 형성되어질 장소에서 비교적 높은 농도로 주입함에 의해 에피택셜층 안에 매입층을 형성시키고, (b) 상기 에피택셜층 위에 제2의 에피택셜층을 인가하고 (c) 상기 제2의 에피택셜층 자체 내부로 주입된 도팬트 이온을 확산시키는 것에 의해 상기 고농도로 도우프된 매입응으로 부터 상기 에피택셜층 내부로 적절한 장소에서의 확산에 의해 상기 트포프를 생성시키고, 그리고, (d) MOS 제조기술에서 알려진 공법에 의해 소오스, 드레인 및 게이트지역과 중간 및 절연산화층 및 도체통로층을 포함하는 집접회로의 나머지 요소부분을 생성하는 단계들로 이루어진 고집적 CMOS FET회로의 제조방법.
  2. 제1항에 있어서, 먼저 n-로 도우프된 에피택셜 실리콘층을 가진 n÷도우프된 실리콘 몸체로 구성되는 기판으로부터 시작하여, (a) Sio2층과 질화 실리콘층으로된 2중 절연층을 상기 기판위에 형성시킨 다음 이후의 n트로프위치를 덮은 프로 레지스트마스크를 사용하여 질화실리콘층을 구성하고, (b) 주입을 위한 마스크로서 상기 프토레지스트 마스크와 질화실리콘층을 사용하여 이후의 p트로프 위치에서 붕소이온 주입에 의해 고농도로 도우프된 매입층을 형성시키고, (c) 프토레지스트 마스크를 제거한후 p트로프 영역의 산화층을 또 한번 산화시키고, (d) n트로프의 영역에서 질화실리콘층을 제거하고나서 그밑에 있는 산화층을 제거시키고, (e) n도우프된 제2의 에피택셜층의 전체 표면에 걸쳐 성장시키고, (f) Sio2와 질화실리콘층으로된 2중 절연층을 형성시키고 나서 이후의 n트로프의 위치를 덮은 포토레지스트 마스크를 사용하여 질화실리콘층을 구성하고, (g) 상기단계(f)의 포토레지스트 마스크와 질화실리콘층을 사용하여 n 도우프된 제2의 에피택셜층 내부로 붕소이온을 주입시킴에 의해 p트로프를 형성하고, (h) p트로프영역을 마스킹하는 프토레지스트 마스크를 제거하고 나서 어니일링단계 및 산화단계를 수행하고, (i) 각각의 트로프를 형성시키기 위해 인 이온주입과 이후의 붕소 및 인 이온 확산에 의해 n트로프를 형성하고, (j) 산화막 전체 표면을 제거시키고, (k) 포토레지스트층으로 n트로프 영역을 마스킹하고 또 질화실리콘층으로 n채널 및 p채널 트랜지스터의 전체 활성 트랜지스터 영역을 마스킹한 후 n채널 전계효과 산화물 트랜지스터에 대해 p토로프영역에서 이온주입을 시행하고, (l) 마스크로서 질화실리콘층을 사용한 국부적 산화처리에 의해 단계(k)의 포토레지스트 마스크를 제거한 다음 전계 산화지역을 형성시키고, (m) 질화실리콘 마스크를 제거한후 전체표면을 열적 산화시키고, (n) 산화막을 에칭으로 제거한다음 예정된 두께로 게이트 산화막을 형성시키고, (o) 2개 형태 트랜지스터에 대한 스타트 전압을 설정시키도록 p채널 및 n채널 도우핑을 위해 전체 표면으로 붕소이온을 주입시키고, 그리고(p) 공지된 방법으로 게이트전극, 소오소/드레인지역, 절연중간층, 콘택호을지역 및 금속화층을 형성시키는 일련의 처리단계들로 이루어진 고집적 CMOS FET회로의 제조방법.
  3. 제1항에 있어서, 처음에는 n-도우프된 에피택셜 실리콘층을 가진 n÷도우프된 실리콘 몸체로 구성되는 기판으로부터 시작하여 : (a) 상기 기판위에 Sio2와 질화실리콘으로 구성되는 2중 절연층을 형성하고 나서 차후위 n트로프위치를 덮은 프로레지스트 마스크를 사용하여 질화실리콘층을 구성시키고, (b) 이온주입 마스크로서 포토레지스트 마스크와 질화실리콘층을 사용하여 이후의 n트로프위치에서 붕소이온을 주입함에 의해 고농도로 도우프된 매입층을 형성하고, (c) 포토레지스트 마스크를 제거한후 부리 모양의 신장부를 갖는 표면 산화층을 구비한 상기 p트로프에서 고농도로 도우프된 매입층을 마스킹시키도록 산화처리를 시행하고, (d) 질화실리콘을 제거하고 난후 이후의 n트로프위치에서 인 또는 비소이온을 주입함에 의해 고농도로 도우프된 매입층을 형성하고, (e) 마스킹 산화막을 애칭으로 제거한다음 전체 표면에 걸쳐 제2의 에피택셜층을 성장시키고, (f) 전체표면에 걸쳐 절연산화막층을 형성하고, 각각의 트로프가 형성되도록 고농도로 도우프된 매입지역으로부터 통상의 확산을 실시하고, (g) 로트레지스트층으로 n트로프를 마스킹하고 질화실리콘층으로 n채널 및 p채널 트랜지스터의 전체 활성 트랜지스터지역을 마스킹다음 p트로프의 영역에서 n채널 전계효과 산화물 트랜지스터에 대한 이온주입을 실시하고, (h) 마스크로서 질화실리콘층을 사용한 국부적인 산화처리에 의해 상기 포토레지스트 마스크를 제거한후 전계 산화지역을 형성하고, (i) 질화실리콘 마스크를 제거한후 전체 표면에 대한 열적 산화를 시행하고, (j) 산화막층을 에칭으로 제거하고나서 예정된 두께로 게이트 산화막을 형성시키고, (k) 먼저 깊은 이온주입이 시행되고 나서 그 다음 얇은 이온주입이 시행되는 2단계에서 붕소를 사용하여 채널의 도우핑을 실시하고, 그리고 (l) 공지된 방법으로 게이트 전극, 소으스/드레인지역, 절연중간층, 콘택호올영역 및 금속화층을 형성시키는 일련의 처리단계로 이루어진 고집적 CMOS FET 회로의 제조방법.
  4. 제1항 내지 3항중 어느 한항에 있어서, 상기 제1의 에피택셜층은 3um의 두께 및 비저항 0.5Ω.cm를 가지고, 제2의 애피택셜층이 1um의 두께와 비저항 20Ω.cm를 가지며, 상기 실리콘 몸체는 0.020Ω.cm의 비저항을 갖는 것을 특징으로 하는 고집적 CMOS FET회로의 제조방법.
  5. 제2항, 3항 또는 4항에 있어서, 상기 고농도로 도우프된 매입층은 각각 1×1014cm□2의 투여량과 25keV의 에너지를 가지고 붕소이온을 주입하여 p트로트위치에서 형성되는 것을 특징으로 하는 방법.
  6. 제2항, 3항, 4항 또는 5항에 있어서, 상기 처리단계(c)의 산화층의 산화는 200nm 두께의 층을 형성하도록 시행되는 것을 특징으로 하는 방법.
  7. 제2항 또는 4항 내지 6항중 어느 한항에 있어서, 상기 p트로프는 2×1012cm-2의 투여량과 16keV의 에너지로써 붕소이온을 사용하여 형성되는 것을 특징으로 하는 방법.
  8. 제2항 또는 4항 내지 7항중 어느 한항에 있어서, 상기 n트로프는 1×1012cm-2의 투여량과 160keV의 에너지를 가지고 인 이온을 사용하여 생성되는 것을 특징으로 하는 방법.
  9. 제3항, 4항 또는 5항에 있어서, 상기 n트로프에 대해 고농도로 도우프된 매입층은 각각 1×1014cm-2과 40keV의 투여량 및 에너지로써 비소 또는 인 이온을 사용하여 생성되는 것을 특징으로 하는 방법.
  10. 제2항 또는 제4항 내지 8항중 어느 한항에 있어서, 트로프를 형성하도록 확산시키기 위한 열처리는 100℃에서 2-3시간 동안 수행되는 것을 특징으로 하는 방법.
  11. 제3항 또는 제4항 내지9항중 어느 한항에 있어서, 고농도로 도우프된 매입층으로부터 각각의 드로프에 대한 공통 확산은 100℃에서 3-5시간 동안 수행되는 것을 특징으로 하는 방법.
  12. 제2항 내지 11항중 어느 한항에 있어서, 상기 2중 층에서 Sio2층의 두께와 질화실리콘층의 두께는 각각 50nm와 140nm로 되는 것을 특징으로 하는 방법.
  13. 제2항 내지 12항중 어느 한항에 있어서, 전게 산화지역의 주입은 1×1013cm-2과 25keV의 투여량과 에너지로써 붕소이온을 사용하여 수행되는 것을 특징으로 하는 방법.
  14. 제2항 또는 제4항 내지 10항중 어느 한항 또는 제12항, 13항에 있어서, 단계(o)의 채널주입은 5×1011cm-2과 25keV의 투여량 및 에너지로써 붕소이온을 사용하여 수행되는 것을 특징으로 하는 방법.
  15. 제3항, 4항 내지 6항, 제9항 내지 11항중 어느 한항에 있어서, 단계(k)의 채널주입은 5내지 10×1011cm-2과 60내지 120keV의 투어량 및 에너지로써 붕소이온을 사용하여 제1의 단계에서 수행되고 마스킹층을 제거하고 난뒤 5내지 7×1011cm-2및 25keV의 투어량과 에너지로써 붕소이온을 사용하여 제2단계에서 수행되는 것을 특징으로 하는 방법.
  16. 전기 어느 항에서 청구한 바와 같은 방법으로 제조된 고집적 CMOS FET회로
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870005868A 1986-06-10 1987-06-10 고집적 cmos fet회로의 제조방법 KR880001056A (ko)

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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247199A (en) * 1986-01-15 1993-09-21 Harris Corporation Process for forming twin well CMOS integrated circuits
US4889825A (en) * 1986-03-04 1989-12-26 Motorola, Inc. High/low doping profile for twin well process
US4929565A (en) * 1986-03-04 1990-05-29 Motorola, Inc. High/low doping profile for twin well process
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US5310690A (en) * 1988-10-31 1994-05-10 Texas Instruments Incorporated Method for forming integrated circuits having buried doped regions
EP0369336A3 (en) * 1988-11-14 1990-08-22 National Semiconductor Corporation Process for fabricating bipolar and cmos transistors on a common substrate
EP0452720A3 (en) * 1990-04-02 1994-10-26 Nat Semiconductor Corp A semiconductor structure and method of its manufacture
US5451530A (en) * 1990-12-21 1995-09-19 Texas Instruments Incorporated Method for forming integrated circuits having buried doped regions
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5268317A (en) * 1991-11-12 1993-12-07 Siemens Aktiengesellschaft Method of forming shallow junctions in field effect transistors
KR950005464B1 (ko) * 1992-02-25 1995-05-24 삼성전자주식회사 반도체장치의 제조방법
US5225365A (en) * 1992-03-30 1993-07-06 Motorola, Inc. Method of making a substantially planar semiconductor surface
WO1995022174A1 (en) * 1994-02-15 1995-08-17 National Semiconductor Corporation High-voltage cmos transistors for a standard cmos process
US5393679A (en) * 1994-04-05 1995-02-28 United Microelectronics Corporation Use of double charge implant to improve retrograde process PMOS punch through voltage
JPH0897163A (ja) * 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
US5622882A (en) * 1994-12-30 1997-04-22 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5648290A (en) * 1994-12-30 1997-07-15 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5679598A (en) * 1994-12-30 1997-10-21 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
KR0146528B1 (ko) * 1995-04-11 1998-11-02 김주용 반도체 소자의 제조방법
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
US6090707A (en) * 1999-09-02 2000-07-18 Micron Technology, Inc. Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact
FR2826182A1 (fr) * 2001-06-15 2002-12-20 St Microelectronics Sa Circuit integre de type cmos a tenue en tension elevee
US6504196B1 (en) * 2001-08-30 2003-01-07 Micron Technology, Inc. CMOS imager and method of formation
GB2451121A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Triple well CMOS process
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128439A (en) * 1977-08-01 1978-12-05 International Business Machines Corporation Method for forming self-aligned field effect device by ion implantation and outdiffusion
US4168997A (en) * 1978-10-10 1979-09-25 National Semiconductor Corporation Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
NL186662C (nl) * 1980-04-29 1992-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
DE3330851A1 (de) * 1983-08-26 1985-03-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon

Also Published As

Publication number Publication date
ATE58030T1 (de) 1990-11-15
US4761384A (en) 1988-08-02
EP0248988B1 (de) 1990-10-31
CA1257710A (en) 1989-07-18
DE3765844D1 (de) 1990-12-06
EP0248988A1 (de) 1987-12-16
JPS62293753A (ja) 1987-12-21

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