FR2826182A1 - Circuit integre de type cmos a tenue en tension elevee - Google Patents

Circuit integre de type cmos a tenue en tension elevee Download PDF

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Abstract

L'invention concerne un circuit intégré de type CMOS comprenant, dans un substrat semiconducteur (1) d'un premier type de conductivité, un caisson (2) du deuxième type de conductivité a dopage rétrograde, la limite dudit caisson étant recouverte d'une zone isolante inter-caisson (4), les composants contenus dans ledit caisson étant séparés entre eux par des zones isolantes intra-caisson (6, 7), des premières implantations d'isolement (15) à niveau de dopage élevé du deuxième type de conductivité s'étendant sous chaque zone isolante intra-caisson. Une deuxième région (21) à niveau de dopage élevé du deuxième type de conductivité, identique aux premières régions, s'étend partiellement sous l'isolant inter-caisson au-delà de la périphérie de chaque caisson.

Description

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CIRCUIT INTÉGRÉ DE TYPE CMOS À TENUE EN TENSION ÉLEVÉE La présente invention concerne la réalisation d'un circuit intégré de type CMOS.
Dans un circuit intégré de type CMOS, divers composants sont formés à l'intérieur de caissons convenablement dopés. Le substrat est d'un premier type de conductivité, par exemple une couche épitaxiée de type N reposant sur une tranche de type N+, et on considérera ici plus particulièrement les caissons de type de conductivité opposé à celui du substrat, par exemple les caissons P, dans le cas où ils sont à dopage rétrograde. On appelle caisson à dopage rétrograde un caisson réalisé par une succession d'au moins une implantation profonde à haut niveau de dopage et d'au moins une implantation moins profonde à plus faible concentration. De telles structures présentent l'avantage d'une réduction des traitements thermiques nécessaires et d'une limitation du gain des transistors parasites verticaux.
Un exemple d'une telle structure est illustré en figure 1. Un substrat 1 de type N faiblement dopé est constitué par exemple d'une couche épitaxiée formée sur une tranche de silicium fortement dopée de type N. Dans ce substrat est formé un caisson 2 de type P à dopage rétrograde. La périphérie du caisson 2 est définie par une zone isolante 4 située à la surface de la couche épitaxiée 1. Cette zone isolante peut être une couche d'oxyde
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épais résultant du procédé de fabrication communément connu sous l'appellation LOCOS. Toutefois, tout autre mode de formation d'une région périphérique isolante, par exemple creusement et remplissage d'une tranchée pourrait être utilisé. La zone isolante 4 sera appelée ici zone isolante inter-caisson.
Dans le caisson 2, des zones actives 8,9, 10, à l'intérieur desquelles peuvent être formés des composants semiconducteurs, sont délimitées par des régions d'oxyde épais 6,7, appelées ici zones isolantes intra-caisson. Dans la figure, on a représenté dans chacune de ces régions un transistor de type MOS à canal N. Etant donné que la structure de ces composants n'est pas l'objet de la présente invention, ils sont représentés extrêmement schématiquement et ne seront pas décrits en détail, mais l'homme de l'art saura comment réaliser de tels composants de diverses manières et avec diverses variantes de structure.
A l'extérieur du périmètre défini par la région d'oxyde inter-caisson 4, se trouvent d'autres éléments d'un circuit formé dans la tranche de silicium. Il pourra s'agir d'autres caissons P, ou, comme cela est représenté, de transistors 12 de type MOS à canal P directement formés dans la couche épitaxiée 1 et délimités par d'autres régions isolantes intra-caisson telles que la région 14. Il pourrait aussi s'agir de composants formés dans des caissons de type N spécialement dopés pour optimiser des composants à y former.
On a également représenté en figure 1 des zones 15, couramment appelées implantations d'isolement, dopées de type P formées sous chacune des zones isolantes intra-caisson 6, 7. Les implantations d'isolement 15 sont classiquement réalisées avant les régions isolantes 6, 7, par implantation à niveau de dopage relativement élevé, pour résulter en des régions d'un niveau de dopage en surface de l'ordre de 1017 à 1018 atomes/cm3. Les implantations d'isolement 15 ont pour but d'éviter la création de transistors parasites latéraux qui auraient par exemple une source correspondant au drain d'un transistor d'un côté de la région d'isolement 7, un drain correspondant à la source d'un
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transistor de l'autre côté de la région d'isolement 7 et un canal correspondant à la partie supérieure du caisson de type P sous la région d'isolement. Un tel transistor parasite pourrait être déclenché par un potentiel appliqué à une métallisation courant sur la région d'isolement 7. Le fait de prévoir une implantation d'isolement 15 de niveau de dopage relativement élevé permet d'éviter le déclenchement d'un tel transistor parasite.
Comme on l'a indiqué précédemment, à l'intérieur des caissons 2, le choix d'une structure de type rétrograde permet d'optimiser de nombreux paramètres de fonctionnement des composants, notamment de réduire l'action des transistors parasites verticaux.
Toutefois, on s'aperçoit en pratique que de tels caissons de type rétrograde présentent une tension de claquage en polarisation inverse, c'est-à-dire quand le caisson P est chargé négativement par rapport au substrat 1, plus faible que des caissons classiques dans lesquels le niveau de dopage diminue progressivement de la face supérieure à la zone inférieure du caisson. On considère généralement que cette tension de claquage réduite résulte de la forme de la périphérie de la jonction dans la zone désignée par la référence 17 et représentée très schématiquement en figure 1. Au lieu d'une jonction ayant la forme régulière désignée par la référence 18 correspondant à un caisson classique, dans le cas d'un dopage rétrograde, on a une forme dans laquelle la périphérie du caisson P déborde selon une bosse 19 en dessous de la surface de la tranche semiconductrice. Cette bosse résulte directement de la façon dont on effectue une implantation rétrograde. En effet, étant donné que l'on a fait d'abord une implantation profonde et fortement dopée avant de faire une implantation moins profonde et plus faiblement dopée, c'est la partie profonde dans laquelle on a implanté avec un niveau de dopage plus élevé qui débordera le plus latéralement. On conçoit qu'étant donné cette forme de la périphérie de la jonction, en polarisation inverse, les lignes de champ auront
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tendance à se recourber et à se resserrer, ce qui entraîne une réduction de la tension de claquage.
Diverses solutions sont connues pour améliorer cette tension de claquage. Une première solution consiste à former audessus de la zone isolante 4 une plaque de champ, c'est-à-dire une zone conductrice reliée au potentiel du caisson qui participe à l'étalement des lignes de champ quand le dispositif est polarisé en inverse. Cette solution est d'une efficacité moyenne et ne permet pas à elle seule d'augmenter suffisamment la tension de claquage. Elle est généralement adoptée comme complément à d'autres solutions.
Une autre solution consiste à former à la périphérie du caisson 2, sous la couche isolante 4, un anneau plus faiblement dopé et plus profond que le caisson. Cette solution est efficace mais nécessite la mise en oeuvre d'étapes technologiques supplémentaires. Elle ne peut donc pas être adoptée quand on cherche à abaisser le coût de fabrication d'un composant.
Ainsi, un objet de la présente invention est de prévoir une nouvelle structure de périphérie de caisson rétrograde permettant d'améliorer la tenue de claquage en inverse de ce caisson. La présente invention vise à atteindre cet objet sans augmenter le coût de fabrication d'un composant et sans augmenter le nombre d'étapes technologiques nécessaires à sa réalisation.
Pour atteindre cet objet, la présente invention prévoit un circuit intégré de type CMOS comprenant, dans un substrat semiconducteur d'un premier type de conductivité, un caisson du deuxième type de conductivité à dopage rétrograde, la limite dudit caisson étant recouverte d'une zone isolante inter-caisson, les composants contenus dans ledit caisson étant séparés entre eux par des zones isolantes intra-caisson, des premières implantations d'isolement à niveau de dopage élevé du deuxième type de conductivité s'étendant sous chaque zone isolante intra-caisson.
Une deuxième région à niveau de dopage élevé du deuxième type de conductivité, identique aux premières régions, s'étend partiel-
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lement sous l'isolant inter-caisson au-delà de la périphérie de chaque caisson.
Selon un mode de réalisation de la présente invention, la quantité dont la deuxième région déborde latéralement du caisson est du même ordre de grandeur que la profondeur du caisson.
Selon un mode de réalisation de la présente invention, le substrat est une couche épitaxiée faiblement dopée formée sur une tranche de silicium monocristallin du premier type de conductivité plus fortement dopée.
Selon un mode de réalisation de la présente invention, le niveau de dopage maximum en profondeur du caisson rétrograde est de l'ordre de 1017 à 1018 atomes/cm et en ce que le niveau de dopage en surface de la deuxième région est du même ordre de grandeur.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente une structure de type CMOS à caisson rétrograde de type classique ; la figure 2 représente une structure de type CMOS à caisson rétrograde selon la présente invention ; la figure 3 représente la zone limite entre deux caissons P dans une structure selon la présente invention ; la figure 4 représente l'allure de la tension de claquage entre deux caissons P et entre un caisson et le substrat selon l'art antérieur ; et la figure 5 représente l'allure de la tension de claquage entre deux caissons P et entre un caisson et le substrat selon la présente invention.
La figure 2 représente de mêmes éléments qu'en figure 1 portant les mêmes références. Ces éléments ne seront pas décrits à nouveau. La différence entre la structure selon la présente
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invention représentée en figure 2 et la structure de l'art antérieur représentée en figure 1 réside dans la structure de la zone périphérique au caisson. Comme précédemment, cette périphérie s'étend sous une zone d'oxyde épais inter-caisson 4. Le caisson 2 est un caisson rétrograde formé de la même façon que cela a été décrit en relation avec la figure 1. Toutefois, sous une partie de la région isolante inter-caisson 4, on a implanté une région de type P 21. La région 21 est formée en même temps que les implantations d'isolement 15 formées sous les zones isolantes intra-caisson 6 et 7. La région 21 est formée de façon à déborder de la périphérie du caisson d'une quantité choisie. On s'aperçoit que, en pratique, avec les ordres de grandeur qui seront donnés ci-après, un débordement de l'ordre de 2, 5 à 5 gm, c'est-à-dire du même ordre de grandeur que la profondeur du caisson, est suffisant pour permettre d'atteindre les tensions de claquage du même ordre de grandeur que les tensions qui seraient atteintes avec des caissons formés de façon classique, c'est-à-dire des caissons dont le niveau de dopage diminue régulièrement de la surface vers l'intérieur d'une tranche semiconductrice.
A titre d'exemple, on considère une structure de type CMOS dans laquelle les longueurs de canal sont nettement infé-
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rieures à 1 gm, par exemple o, 35//m. On considère alors que le caisson P a une profondeur inférieure à 3 gm, avec un pic de dopage résultant d'une implantation profonde située à une profondeur légèrement inférieure à 2 um et avec une concentration de dopage maximale de l'ordre de 1017 à 1018 atomes/cm. Avec une structure rétrograde classique telle que celle illustrée en figure 1, la tenue en tension en inverse serait de l'ordre de 60 volts. Avec une structure selon la présente invention, on atteint une tension de claquage de l'ordre de 77 volts si l'extension 21 selon la présente invention déborde d'environ 3 yam par rapport à la périphérie normale du caisson et supérieure à 80 volts dès que cette valeur dépasse 5 lim. Bien entendu, on pourra également associer la structure selon la présente invention à des plaques de champ comme cela a été mentionné précédemment.
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On considérera maintenant plus particulièrement le cas de la tenue en tension dans une zone comprise entre deux caissons P. Une telle structure est représentée schématiquement en figure 3. Un premier caisson P rétrograde 31 est formé à gauche de la figure et comporte une extension de jonction 32 constituée d'une implantation d'isolement de type P fortement dopée et peu profonde. A droite de la figure, apparaît un deuxième caisson P de type rétrograde 33 muni également d'une extension périphérique 34 relativement fortement dopée de type P. Les limites des deux caissons s'étendent d'une couche isolante, inter-caisson, couramment en oxyde épais 36.
La figure 4 illustre des tensions de claquage BV en fonction de la distance d entre les deux caissons 31 et 33, quand les régions 32 et 34 selon la présente invention ne sont pas prévues. La courbe 41 représente la tension de claquage en polarisation inverse entre un caisson et le substrat (la couche épitaxiée 1) et la courbe 42 représente la tension de claquage entre deux caissons polarisés de façon opposée. Les ordonnées (BV) représentent la tension de claquage en volts et les abscisses la distance d entre les deux caissons en m. La courbe 41 montre que la tension de claquage caisson-substrat diminue quand la distance entre les caissons augmente. Par contre, la courbe 42 montre que la tension de claquage entre caissons augmente quand la distance entre ces caissons augmente. Dans l'exemple représenté, et pour les niveaux de dopage choisis, on constate que le compromis optimum correspond à une distance entre caissons de l'ordre de 6 m et que la tension de claquage est alors comprise entre 60 et 65 volts.
En figure 5, les courbes 43 et 44 correspondent respectivement aux courbes 41 et 42 dans le cas où l'on a prévu des régions d'extension de caisson 32 et 34 telles qu'illustrées en figure 3. Les conditions sont les mêmes que celles de la figure 4. Les extensions de caisson ont une étendue de l'ordre de 3 gm.
Les courbes ont la même allure générale que celles de la figure 5 mais on note que la tension de claquage pour le compromis idéal
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est maintenant située entre 70 et 75 volts. La distance optimale est de l'ordre de 13 gm entre les caissons, c'est-à-dire environ 7 hum entre les extrémités des extensions de jonction selon la présente invention.
On notera en outre que la structure selon la présente invention présente un avantage supplémentaire en plus du fait que l'on augmente la tension de claquage : au voisinage de la zone optimale, les tensions de claquage, que ce soit pour la tension de claquage caisson-caisson ou pour la tension de claquage caisson-substrat, varient beaucoup plus doucement, c'est-à-dire que le réglage est beaucoup moins critique.
Ainsi, la présente invention permet d'augmenter les tension de claquage caisson-substrat et caisson-caisson dans une structure de circuit intégré CMOS à caisson rétrograde et ceci peut être effectué sans compliquer le procédé de fabrication puisque la seule modification réside dans une modification du masque des implantations d'isolement. Alors que dans l'art antérieur ces implantations existaient mais seulement sous les zones isolantes intra-caisson, on prévoit en plus selon la présente invention de former ces zones dopées également à la périphérie des caissons P, sous la zone isolante inter-caisson.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Bien qu'elle ait été décrite spécifiquement dans le cas de caisson P, elle pourra également s'appliquer dans le cas où tous les types de conductivité sont inversés, c'est-à-dire dans le cas d'un caisson N formé dans une couche épitaxiée de type P.

Claims (4)

REVENDICATIONS
1. Circuit intégré de type CMOS comprenant, dans un substrat semiconducteur (1) d'un premier type de conductivité, un caisson (2) du deuxième type de conductivité à dopage rétrograde, la limite dudit caisson étant recouverte d'une zone isolante inter-caisson (4), les composants contenus dans ledit caisson étant séparés entre eux par des zones isolantes intra-caisson (6, 7), des premières implantations d'isolement (15) à niveau de dopage élevé du deuxième type de conductivité s'étendant sous chaque zone isolante intra-caisson, caractérisé en ce qu'une deuxième région (21) à niveau de dopage élevé du deuxième type de conductivité, identique aux premières régions, s'étend partiellement sous l'isolant intercaisson au-delà de la périphérie de chaque caisson.
2. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que la quantité dont la deuxième région (21) déborde latéralement du caisson est du même ordre de grandeur que la profondeur du caisson.
3. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que le substrat est une couche épitaxiée faiblement dopée formée sur une tranche de silicium monocristallin du premier type de conductivité plus fortement dopée.
4. Circuit intégré de type CMOS selon la revendication 1, caractérisé en ce que le niveau de dopage maximum en profondeur du caisson rétrograde est de l'ordre de 1017 à 1018 atomes/cm3 et en ce que le niveau de dopage en surface de la deuxième région est du même ordre de grandeur.
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