FR3049389A1 - Mur d'isolement et son procede de fabrication - Google Patents

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Abstract

L'invention concerne un pixel (71) comprenant une couche semiconductrice (33) ; une zone d'accumulation de charges (35) s'étendant dans la couche semiconductrice ; un transistor (45) dont une région de source ou de drain (41) pénètre dans ladite couche sur une première profondeur ; un mur d'isolement (49) pénétrant dans ladite couche à partir de sa face supérieure et contenant un conducteur (15) isolé (17) relié à un noeud d'application d'un potentiel (CTRL1, CTRL2), le mur comportant au moins une partie (49B,) munie d'un bouchon isolant profond (73) pénétrant dans le conducteur sur une deuxième profondeur supérieure à la première profondeur ; et une portion (49) continue du mur délimitant latéralement au moins partiellement la zone d'accumulation de charges (35), et comprenant une partie (49B) de mur à bouchon profond (73) délimitant latéralement au moins partiellement la région de source ou de drain (41) dudit transistor (45).

Description

MUR D'ISOLEMENT ET SON PROCÉDÉ DE FABRICATION
Domaine
La présente demande concerne un mur d'isolement et son procédé de fabrication.
Exposé de l'art antérieur
Dans de nombreux circuits intégrés, et en particulier dans des pixels, des murs d'isolement sont disposés entre des régions semiconductrices pour les isoler les unes des autres. On s'intéresse ici plus particulièrement au cas où ces murs d'isolement sont en un conducteur isolé, c'est-à-dire qu'ils sont réalisés dans une tranchée ayant ses parois et son fond revêtus d'un matériau isolant, et étant remplie d'un matériau conducteur.
Les figures IA, IB et IC illustrent un exemple d'un pixel 1 comprenant un mur d'isolement en un conducteur isolé, la figure IA étant une vue de dessus du pixel et les figures IB et IC étant des vues en coupe du pixel selon les plans respectivement BB et CC de la figure IA. Cet exemple correspond à un mode de réalisation de pixel décrit dans la demande de brevet français non publiée numéro 15/60422 (B13854) déposée le 30/10/2015.
Le pixel 1 est un pixel d'un capteur d'image adapté à un mode de commande dit à obturation globale ("global shutter" en anglais) , et comprend une zone photosensible, une zone de stockage de charges, ou zone mémoire, et une zone de lecture couplée à un circuit de lecture. Dans un mode de commande à obturation globale, les charges photogénérées accumulées pendant une phase d'intégration dans la zone photosensible de chaque pixel du capteur sont transférées simultanément dans la zone mémoire correspondante et une image complète est alors mémorisée dans l'ensemble des zones mémoires. L'image mémorisée peut ensuite être lue, pendant la phase d'intégration suivante, en transférant les charges stockées dans les zones mémoires vers les zones de lecture correspondantes.
Le pixel 1 est réalisé dans et sur un substrat semiconducteur 3 faiblement dopé de type P (P-). La zone photosensible du pixel 1 comprend un caisson 5 dopé de type N de niveau de dopage NI. Au niveau de la face supérieure du substrat, le caisson 5 est revêtu d'une couche mince 7 fortement dopée de type P (P+) . Le caisson 5 forme ainsi avec le substrat 3 la jonction d'une photodiode pincée verticalement, ou photosite, PD. La zone mémoire du pixel 1 comprend un caisson 9 dopé de type N de niveau de dopage N2, le caisson 9 étant revêtu de la couche mince 7 de type P+. Le caisson 9 forme ainsi avec le substrat 3 la jonction d'une diode pincée verticalement SD. Les dimensions et les niveaux de dopage NI et N2 des caissons 5 et 9 sont choisis pour que la capacité de stockage de la diode SD soit supérieure ou égale à celle de la photodiode PD.
La zone mémoire est adjacente à un bord de la zone photosensible (en bas en figure IA) et s'étend en longueur dans une direction parallèle à ce bord. La zone mémoire est délimitée latéralement par deux portions disjointes, ou électrodes verticales isolées, 11 et 13 d'un mur d'isolement en un matériau conducteur 15 revêtu d'une couche d'un matériau isolant 17. Le mur d'isolement pénètre dans le substrat sur une profondeur supérieure ou égale à celle du caisson 9. L'électrode 11 est disposée entre la zone photosensible et la zone mémoire, et délimite complètement un premier grand côté de la zone mémoire. L'électrode 13 comprend une portion 13A, parallèle à l'électrode 11, délimitant complètement le deuxième grand côté de la zone mémoire. Du côté d'une première extrémité de la zone mémoire, l'électrode 13 comprend, en outre, un prolongement 13B s'étendant de la portion 13A jusqu'à la zone photosensible de manière à être en vis-à-vis d'une première extrémité de l'électrode 11 (à gauche sur la figure IA) . L'extrémité de l'électrode 11 et la partie du prolongement 13B en vis-à-vis définissent une ouverture 19 entre la zone photosensible et la zone mémoire à travers laquelle le caisson 5 de la zone photosensible se prolonge jusqu'au caisson 9 de la zone mémoire.
La zone de lecture du pixel 1 comprend une région semiconductrice 21 plus fortement dopée de type N (LT1") que les caissons 5 et 9. La région 21 s'étend dans le substrat 3 à partir de la face supérieure de ce dernier, sur une profondeur inférieure à celle du caisson 9. La région 21 est disposée du côté de la deuxième extrémité de la zone mémoire (à droite en figure IA), en vis-à-vis du caisson 9 dans le prolongement de la zone mémoire. Une portion 23 du substrat sépare le caisson 9 de la région 21. Une grille horizontale isolée, ou grille de commande, est disposée sur et en contact avec la portion 23 du substrat. Cette grille constitue la grille d'un transistor MOS 25 dont la région de fomation de canal correspond à la portion 23 du substrat 3, et dont les régions de source et de drain correspondent au caisson 9 et à la région 21. Ainsi, la zone mémoire s'étend de la zone photosensible jusqu'au transistor 25.
Le mur d'isolement comprend en outre une portion, ou électrode verticale isolée, 27 disjointe des électrodes 11 et 13, et une portion, ou électrode verticale isolée, 29 disjointe des électrodes 11, 13 et 27. L'électrode 27 délimite l'essentiel des côtés de la zone photosensible non bordés par la zone mémoire. L'électrode, ou contre-électrode, 29 s'étend parallèlement à l'électrode 11, depuis un bord de la zone photosensible, au-delà de la deuxième extrémité de l'électrode 11 (à droite en figure IA), jusqu'en-deçà de la première extrémité de l'électrode 11 (à gauche en figure IA) . L'électrode 29 délimite partiellement la zone photosensible du côté de la zone mémoire.
Pour former les électrodes 11, 13, 27 et 29, on grave des tranchées pénétrant verticalement dans le substrat 3 à partir de sa face supérieure, selon un motif correspondant à la fome souhaitée des électrodes. Les parois latérales et le fond des tranchées sont revêtus du matériau isolant 17 puis les tranchées sont remplies du matériau conducteur 15.
Des métallisations (non représentées) connectent électriquement le conducteur 15 des électrodes 11 et 13 à un noeud CTRL1, le conducteur 15 des électrodes 27 et 29 à un noeud VpQ]_, la grille du transistor 25 à un noeud CTRL2 et la face supérieure de la région 21 à un noeud SN du circuit de lecture du pixel (non représenté). Les potentiels de commande appliqués aux noeuds CTRL1 et CTRL2 du pixel sont fournis par un circuit de commande du pixel pouvant être commun à plusieurs pixels du capteur.
Le pixel 1 est destiné à recevoir un éclairement du côté de la face supérieure ou face avant du substrat 3 et comprend un écran opaque à la lumière (non représenté) situé du côté de sa face supérieure et masquant toute la surface du pixel à l'exception de sa zone photosensible.
Le fonctionnement du pixel 1 va maintenant être décrit.
En phase d'intégration, le substrat 3 et les noeuds Vp0g et CTRL1 sont à un même potentiel de référence. Ce potentiel peut être celui de la masse, ou être négatif par rapport à la masse, par exemple de l'ordre de -1 V. Une telle polarisation des électrodes entraîne une accumulation de trous le long des parois de ces électrodes, notamment dans l'ouverture 19. Les dimensions de l'ouverture 19, de la couche 7 et des caissons 5 et 9, ainsi que les niveaux de dopage du substrat 3, de la couche 7 et des caissons 5 et 9 sont choisis de sorte que, en l'absence d'éclairement et de charges photogénérées, les caissons 5 et 9 soient complètement dépiétés, en particulier au niveau de l'ouverture 19 où le potentiel de déplétion du caisson 5 est inférieur au potentiel de déplétion du reste du caisson 5. Il se forme alors un puits de potentiel dans le caisson 5 et un puits de potentiel dans le caisson 9. Les niveaux de potentiel de ces puits dépendent des niveaux de dopage et des potentiels de polarisation des électrodes et du substrat. Lorsque le pixel 1 est éclairé, des paires électron/trou sont photogénérées dans la photodiode PD, et les électrons photogénérés sont attirés et piégés dans le caisson 5 qui constitue alors une zone d'accumulation de charges. Au niveau de l'ouverture 19, le caisson 5 reste complètement dépiété ce qui bloque les échanges d'électrons entre le caisson 5 et le caisson 9.
En phase de transfert des électrons accumulés dans le caisson 5 de la photodiode PD vers le caisson 9 de la zone mémoire, le noeud CTRL1 est mis à une tension suffisamment haute, par exemple comprise entre 2 et 4 V, pour mettre le potentiel du caisson 5 au niveau de l'ouverture 19 à un potentiel supérieur au potentiel maximal du puits de potentiel dans la photodiode PD pendant la phase d'intégration, et pour mettre le potentiel maximal du puits de potentiel dans le caisson 9 à un potentiel supérieur à celui dans le caisson 5 au niveau de l'ouverture 19. Il en résulte le transfert de tous les électrons photogénérés contenus dans le caisson 5 vers le caisson 9, via l'ouverture 19. Pendant la phase de transfert, le noeud Vp0g et le substrat 3 restent au même potentiel de référence que pendant la phase d'intégration.
Pour lire les électrons stockés dans la zone mémoire, le transistor 25 est mis dans un état passant ce qui entraîne le transfert des électrons du caisson 9 vers la région 21 couplée au circuit de lecture du pixel. Le reste du temps, le transistor 25 est dans un état bloqué ce qui empêche le passage d'électrons de la zone mémoire vers la région 21.
Un inconvénient du pixel 1 est que la région 21 couplée au noeud SN, et la portion 23 du substrat 3 ne sont pas délimitées latéralement par une structure d'isolement. Il en résulte que des charges peuvent être perdues lors d'un transfert de charges de la zone mémoire vers la région 21. En outre, des charges photogénérées et accumulées dans la zone photosensible peuvent atteindre la région 21 sans avoir été préalablement transférées dans la zone mémoire. La contre-électrode 29 permet de limiter ces échanges directs de charges entre la zone photosensible et la zone de lecture, mais cela entraîne une diminution de la surface de la zone photosensible du pixel.
Il serait donc souhaitable de disposer d'un mur d'isolement qui permette de délimiter des régions semiconductrices d'un pixel et qui pallie au moins certains des inconvénients des murs d'isolement existants. Résumé
Ainsi, un mode de réalisation prévoit un pixel comprenant une couche semiconductrice ; une zone d'accumulation de charges s'étendant dans la couche semiconductrice ; un transistor dont une région de source ou de drain pénètre dans ladite couche sur une première profondeur ; un mur d'isolement pénétrant dans ladite couche à partir de sa face supérieure et contenant un conducteur isolé relié à un noeud d'application d'un potentiel, le mur comportant au moins une partie munie d'un bouchon isolant profond pénétrant dans le conducteur sur une deuxième profondeur supérieure à la première profondeur ; et une portion continue du mur délimitant latéralement au moins partiellement la zone d'accumulation de charges, et comprenant une partie de mur à bouchon profond délimitant latéralement au moins partiellement la région de source ou de drain dudit transistor.
Selon un mode de réalisation, le pixel comprend, en outre, une zone de stockage de charges s'étendant depuis la zone d'accumulation de charges jusqu'audit transistor, la zone de stockage de charges étant au moins partiellement délimitée par la portion continue du mur, ledit transistor étant au moins partiellement délimité latéralement par la partie à bouchon profond de la portion continue du mur.
Selon un mode de réalisation, la région de formation de canal dudit transistor est au moins partiellement délimitée latéralement par la partie à bouchon profond de la portion continue du mur.
Selon un mode de réalisation, ladite région de drain ou de source du transistor constitue une zone de lecture du pixel.
Selon un mode de réalisation, la portion continue du mur comprend, en outre, une partie munie d'un bouchon isolant moins profond pénétrant dans le matériau conducteur sur une troisième profondeur inférieure à la première profondeur.
Selon un mode de réalisation, le mur comprend une autre portion continue comportant une partie de mur à bouchon moins profond délimitant au moins partiellement la zone photosensible.
Selon un mode de réalisation, le pixel comprend, en outre, un autre transistor formé dans et sur la couche semiconductrice au voisinage de la zone photosensible, l'autre portion continue du mur comprenant, en outre, une partie de mur à bouchon profond délimitant latéralement au moins partiellement ledit autre transistor.
Un mode de réalisation prévoit un procédé de fabrication d'un pixel fomé dans et sur une couche semiconductrice, le procédé comprenant les étapes successives suivantes : a) former, sur la face supérieure de ladite couche, un premier masque muni d'une ouverture ; b) graver une tranchée à partir de l'ouverture jusque dans ladite couche, former un revêtement isolant sur ses parois, et la remplir d'un conducteur jusqu'à un premier niveau inférieur au niveau supérieur du premier masque ; c) dans une partie de la tranchée, retirer une partie du conducteur jusqu'à un deuxième niveau inférieur au premier niveau et au niveau de la face supérieure de ladite couche ; et d) former un matériau isolant remplissant la tranchée jusqu'à un troisième niveau supérieur ou égal au niveau supérieur du premier masque.
Selon un mode de réalisation, l'étape b) comprend : bl) après dépôt du revêtement isolant remplir la tranchée du conducteur jusqu'au niveau supérieur du premier masque ; et b2) graver le conducteur jusqu'au premier niveau.
Selon un mode de réalisation, l'étape bl) comprend les étapes successives suivantes : remplir la tranchée du conducteur jusqu'à un quatrième niveau supérieur du premier masque ; et procéder à un aplanissement par polissage mécanico-chimique du conducteur jusqu'au niveau supérieur du premier masque.
Selon un mode de réalisation, l'étape c) comprend : cl) fomer un deuxième masque recouvrant la tranchée à l'exception de ladite partie de la tranchée ; et c2) graver le conducteur jusqu'au deuxième niveau. Selon un mode de réalisation, l'étape d) comprend : dl) déposer le matériau isolant jusqu'à un cinquième niveau supérieur au troisième niveau ; et d2) procéder à un aplanissement par polissage mécanico-chimique pour éliminer le matériau isolant jusqu'au troisième niveau.
Selon un mode de réalisation, le premier niveau est inférieur au niveau de la face supérieure de ladite couche.
Selon un mode de réalisation, le troisième niveau est égal au niveau supérieur du premier masque, le procédé comprenant en outre, après l'étape d) , une étape e) de retrait du premier masque.
Selon un mode de réalisation, le procédé comprend, en outre, après l'étape e), une étape f) d'aplanissement par polissage mécanico-chimique pour éliminer le matériau isolant jusqu'à la face supérieure de ladite couche.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures IA à IC, décrites précédemment, représentent schématiquement un exemple de pixel ; les figures 2A à 2C représentent schématiquement un autre exemple de pixel ; les figures 3A à 3D représentent schématiquement un mode de réalisation d'un pixel ;
Les figures 4A à 4C, 5A à 5C, 6A à 6C et 7A à 7C illustrent des étapes successives d'un mode de réalisation d'un procédé de fabrication du pixel des figures 3A à 3D ; et la figure 8 représente schématiquement un mode de réalisation d'un dispositif comprenant deux pixels du type de celui des figures 3A à 3D.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, les termes "gauche", "droite", "dessus", "sur", "supérieur", "inférieur", "horizontal", "vertical", "fond", "sommet", etc., se réfèrent à l'orientation des éléments concernés dans les figures correspondantes .
Les figures 2A à 2C représentent un exemple d'un pixel 31 adapté à une commande à obturation globale et comprenant un mur d'isolement en un conducteur isolé.
Le pixel est formé dans et sur un substrat semiconducteur, ou couche semiconductrice, 33 faiblement dopé du type P (P-), le substrat 33 étant par exemple en silicium. De manière similaire au pixel 1, le pixel 31 comprend une zone photosensible, une zone mémoire et une zone de lecture couplée à un circuit de lecture du pixel. La zone photosensible du pixel 31 comprend un caisson 35 dopé de type N de niveau de dopage NI, revêtu, au niveau de la face supérieure du substrat 33, d'une couche mince 37 fortement dopée de type P (P+) . Le caisson 35 forme ainsi avec le substrat 33 la jonction d'une photodiode pincée verticalement PD' . La zone mémoire du pixel 31 est adjacente à un bord de la zone photosensible et s'étend en longueur dans une direction parallèle à ce bord. La zone mémoire comprend un caisson 39 dopé de type N de niveau de dopage N2, revêtu de la couche mince 37. Le caisson 39 forme ainsi avec le substrat 33 la jonction d'une diode pincée verticalement SD'. Les dimensions de la couche 37 et des caissons 35 et 39, et les niveaux de dopage du substrat 33, de la couche 37 et des caissons 35 et 39 sont choisis de manière similaire à ceux du substrat 3, de la couche 7 et des caissons 5 et 9 du pixel 1. La zone de lecture du pixel 31 comprend une région 41 fortement dopée de type N (N+) s'étendant dans le substrat 33 à partir de la face supérieure de ce dernier, jusqu'à une profondeur inférieure à celle du caisson 39. La région de lecture 41 est disposée du côté d'une première extrémité de la zone mémoire (à droite en figure 2A), en vis-à-vis du caisson 39, dans le prolongement de la zone mémoire, une portion 43 du substrat 33 séparant le caisson 39 de la région de lecture 41. Une grille de commande disposée sur et en contact avec la portion 43 du substrat constitue la grille d'un transistor MOS 45 dont l'état bloqué ou passant conditionne le transfert de charges photogénérées accumulées dans la zone mémoire vers la région de lecture 41.
Comme le pixel 1, le pixel 31 comprend un mur d'isolement en un matériau conducteur 15 revêtu d'une couche d'un matériau isolant 17. Le mur d'isolement pénètre dans le substrat 33 sur une profondeur au moins égale, de préférence supérieure, à celle du plus profond parmi les caissons que le mur délimite, dans cet exemple le caisson 39. En outre, le mur d'isolement du pixel 31 est muni d'un bouchon isolant 47 pénétrant dans le matériau conducteur 15. Comme cela est représenté, le bouchon 47 peut pénétrer dans le conducteur 15 à partir de la face supérieure du substrat 33. Dans une variante de réalisation non représentée, le substrat 33 est recouvert d'un masque dur en une couche isolante et le mur d'isolement comprenant le conducteur 15 et l'isolant 17 s'étend à partir du niveau de ce masque dur. Dans cette variante, le bouchon 47 peut ne pas s'étendre jusqu'au niveau de la face supérieure du substrat.
Dans l'exemple illustré par les figures 2A à 2C, le mur d'isolement du pixel 31 comprend deux portions disjointes, ou électrodes verticales isolées, 49 et 51.
Une première portion de l'électrode 49, correspondant à l'électrode 11 du pixel 1, délimite complètement un premier grand côté de la zone mémoire du côté de la zone photosensible. Une deuxième portion de l'électrode 49, correspondant à l'électrode 13 du pixel 1, délimite complètement le deuxième grand côté de la zone mémoire. Du côté de la deuxième extrémité de la zone mémoire (à gauche en figure 2A), la deuxième portion de l'électrode 49 se prolonge jusqu'à la zone photosensible de manière à être en vis-à-vis de l'extrémité de la première portion de l'électrode 49. Les première et deuxième portions de l'électrode 49 définissent ainsi une ouverture 52 à travers laquelle le caisson 35 se prolonge jusqu'au caisson 39. Les dimensions de l'ouverture 52 sont choisies de manière similaire à celles de l'ouverture 19 du pixel 1. En outre, à la différence du pixel 1, une troisième portion de l'électrode 49 relie les première et deuxième portions de l'électrode 49 du côté de la première extrémité de la zone mémoire (à droite sur la figure 2A). Cette troisième portion de l'électrode 49 entoure et délimite latéralement la portion 43 du substrat 33 et la région de lecture 41. En vue de dessus, cette troisième portion de l'électrode 49 a par exemple une forme de U dont un premier bras est disposé dans le prolongement de la première portion de l'électrode 49, dont le deuxième bras est disposé dans le prolongement de la deuxième portion de l'électrode 49, et dont la barre reliant les deux bras délimite le côté de la région de lecture 41 opposé à la zone mémoire. La grille du transistor 45 repose en partie sur l'électrode 49. L'électrode 51 comprend une première portion délimitant l'essentiel des côtés de la zone photosensible non bordés par la zone mémoire. Cette première portion de l'électrode 51 a par exemple la forme d'un U dont la barre horizontale délimite le côté de la zone photosensible opposé au côté bordé par la zone mémoire. Dans cet exemple, l'électrode 51 comprend une deuxième portion, ou prolongement, délimitant au moins partiellement une région 53 du substrat 33 dans laquelle sont formés des transistors MOS 55, 57 et 59 dont seules les grilles sont représentées. Les grilles des transistors 55, 57 et 59 reposent en partie sur le bouchon isolant 47 du mur d'isolement. Dans cet exemple, la région 53 est de forme rectangulaire en vue de dessus, est adjacente à un bord de la zone photosensible (à droite en figure 2A) , et s'étend en longueur parallèlement à ce bord. Les deux grands côtés et un premier petit côté de la région 53 sont entièrement délimités par l'électrode 51. Du côté de son deuxième petit côté, la région 53 n'est pas délimitée par l'électrode 51. Les transistors 55, 57 et 59 sont, par exemple, les transistors suiveur et de sélection de ligne d'un circuit de lecture associé au pixel 31 et le transistor de remise à zéro du noeud de lecture N+ 41. Dans cet exemple, les régions de source et de drain non représentées des transistors 55, 57 et 59 et la région de lecture 41 du transistor 45 pénètrent dans le substrat 33 sur des profondeurs sensiblement égales.
Les électrodes 49 et 51 ont été réalisées par gravure de tranchées à travers des ouvertures d'un masque dur reposant sur la face supérieure du substrat 33, dépôt du matériau isolant 17 sur les parois des tranchées, remplissage des tranchées du matériau conducteur 15, et aplanissement par polissage mécanico-chimique (CMP - "Chemical Mechanical Polishing") jusqu'à la surface supérieure du masque dur. Après ces étapes, du matériau conducteur 15 a été retiré au sommet de toute l'électrode 49 et de toute l'électrode 51 jusqu'à un niveau inférieur à celui de la face supérieure du substrat 33. Le bouchon 47 est alors formé par dépôt d'un matériau isolant suivi d'une étape d'aplanissement par CMP jusqu'à la surface supérieure du masque dur 91 ou du substrat 33. Dans une variante de réalisation non représentée, le retrait du matériau conducteur au sommet des électrodes 49 et 51 peut être arrêté à un niveau intermédiaire du masque dur, et l'étape de CMP suivant le dépôt du matériau isolant est alors arrêtée sur le masque dur. Dans le cas où l'étape de CMP du matériau isolant est arrêtée sur le masque dur, ce dernier peut être laissé en place.
Des niveaux de métallisations non représentés et des vias 61 dont certains seulement sont représentés, traversent le bouchon 47 et connectent électriquement le matériau conducteur 15 de l'électrode 49 à un noeud CTRL1, et le matériau conducteur 15 de l'électrode 51 à un noeud Vp0]_. Des vias 61 connectent la grille du transistor 45 à un noeud CTRL2 et la face supérieure de la région de lecture 41 au circuit de lecture du pixel, par exemple à la grille du transistor 57.
Le fonctionnement du pixel 31 est similaire à celui du pixel 1 décrit en relation avec les figures IA à IC. En particulier, quand les électrodes 49 et 51 sont polarisées négativement, des trous s'accumulent le long de leurs parois, sur toute la hauteur du caisson 35 et sur toute la hauteur du caisson 39 ce qui évite que des électrons ne se recombinent au niveau de ces parois. Pour cela, le bouchon 47 ne pénètre dans le matériau conducteur 15 que jusqu'à un niveau intermédiaire de la couche P+ 37.
Dans le pixel 31, la région de lecture Ν'1- 41 et la zone de formation de canal 43 du transistor 45 sont séparées de la zone photosensible par l'électrode 49 ce qui limite ou empêche des échanges directs de charges entre la zone photosensible et les régions 41 et 43. Ainsi, à la différence du pixel 1, il n'est pas nécessaire de prévoir de contre-électrode 29 dans le pixel 31. Il en résulte que, pour des pixels 1 et 31 ayant des surfaces similaires, la surface de la zone photosensible du pixel 31 peut être plus importante que celle du pixel 1.
Les électrodes 49 et 51 délimitent au moins partiellement des régions de source, de drain et de formation de canal des transistors du pixel. Toutefois, le bouchon 47 ne pénètre dans le matériau conducteur 15 que jusqu'à un niveau intermédiaire de ces régions semiconductrices de transistors, notamment de la région de lecture N4- 41 du transistor 45. Il en résulte que, en fonctionnement, il se produit des couplages capacitifs entre ces régions semiconductrices de transistors et le matériau conducteur 15. Ces couplages capacitifs peuvent conduire à des transferts de charges incomplets entre la zone mémoire et la région de lecture N+ 41, et/ou à une dégradation du contrôle électrostatique du canal de ces transistors.
Pour supprimer ces couplages capacitifs, on pourrait prévoir de réaliser des structures d'isolement peu profondes (STI de l'anglais "Shallow Trench Isolation") constituées de tranchées peu profondes remplies d'un matériau isolant.
Dans un premier cas, une structure d'isolement peu profonde pourrait être prévue au sommet de la partie de l'électrode 49 délimitant latéralement les régions semi-conductrices 41 et 43 du transistor 45. Cette structure d'isolement peu profonde pénétrerait alors dans le matériau conducteur 15 sur une profondeur supérieure ou égale à celle de la région de lecture 41. Toutefois, la réalisation d'une telle structure d'isolement peu profonde entraînerait une augmentation du nombre d'étapes de fabrication du pixel 31. En outre, cela poserait des problèmes d'alignement entre cette structure d'isolement peu profonde et l'électrode 49. Par exemple, la différence de largeur entre la structure d'isolement peu profonde et l'électrode 49 conduirait à l'obtention d'un transistor 45 dont la région de fomation de canal 43 aurait des dimensions variables entre la zone mémoire et la zone de lecture N+ 41 ce qui n'est pas souhaitable. De plus, la gravure d'une tranchée peu profonde au sommet d'une partie de l'électrode 49 nécessiterait de graver simultanément des portions du substrat 33, du bouchon 47, de l'isolant 17 et du matériau conducteur 15 ce qui conduirait à l'obtention d'une tranchée peu profonde dont le fond présente des marches, et/ou à la formation de courts-circuits entre le matériau conducteur 15 et les régions semiconductrices 41 et 43 voisines.
Dans un deuxième cas, une structure d'isolement peu profonde pourrait remplacer la partie de l'électrode 49 délimitant latéralement la zone de lecture N+ 41 et la région de formation de canal 43 du transistor 45. Toutefois, on se heurterait alors à au moins certains des problèmes d'alignement décrits ci-dessus, en particulier au niveau de la jonction entre la structure d'isolement peu profonde et l'électrode 49. En outre, du fait que la structure d'isolement peu profonde pénétrerait dans le substrat moins profondément que l'électrode 49, la région de lecture 41 serait moins bien isolée de la zone photosensible que dans le pixel 31 décrit en relation avec les figures 2A à 2C, et il pourrait être nécessaire de prévoir une contre-électrode comme dans le pixel 1. L'inventeur propose ici un mur d'isolement palliant au moins certains des inconvénients des structures d'isolement existantes et en particulier du mur d'isolement du pixel 31.
Les figures 3A, 3B, 3C et 3D représentent schématiquement un mode de réalisation d'un pixel 71 identique au pixel 31 à la différence que, dans le pixel 71, le mur d'isolement comprend au moins une partie munie du bouchon isolant peu profond 47 tel que décrit en relation avec les figures 2A à 2C, et au moins une partie munie d'un bouchon isolant 73 pénétrant plus profondément dans le matériau conducteur 15.
Plus particulièrement, dans le pixel 71, la portion continue 49 du mur d'isolement, ou électrode verticale isolée 49, comprend une partie 49A à bouchon isolant peu profond 47 et une partie 49B à bouchon isolant plus profond 73, la limite entre ces deux parties étant matérialisée par une ligne en traits pointillés 75 en figure 3A. La partie 49A de l'électrode 49 définit l'ouverture 52 et délimite latéralement complètement les deux grands côtés de la zone mémoire et une partie de la zone photosensible (en bas sur la figure 3A). Le via 61 permettant de connecter électriquement le matériau conducteur 15 de l'électrode 49 au noeud CTRL1 est disposé au niveau de cette partie 49A de l'électrode 49, et traverse avantageusement le bouchon isolant peu profond 47. La partie 49B de l'électrode 49 délimite latéralement la zone de lecture N+ 41 et la région de formation de canal 43 du transistor 45. De manière similaire, la portion continue 51 du mur d'isolement, ou électrode verticale isolée 51, du pixel 71 comprend une partie 51A à bouchon isolant peu profond 47 et une partie 51B à bouchon isolant plus profond 73, la limite entre ces deux parties étant matérialisée par une ligne en traits pointillés 77 en figure 3A. La partie 51A de l'électrode 51 délimite latéralement les côtés (en haut et à gauche en figure 3A) de la zone photosensible qui ne sont pas bordés par la zone mémoire ou par la région 53 du substrat 33 où sont formés les transistors 55, 57 et 59. Le via 61 permettant de connecter électriquement le matériau conducteur 15 de l'électrode 51 au noeud Vp0]_ est disposé au niveau de cette partie 51A du premier type, et traverse avantageusement le bouchon isolant peu profond 47. La partie 51B de l'électrode 51 délimite latéralement les deux grands côtés et le premier petit côté (en haut en figure 3A) de la région 53.
Dans les parties 49B et 51B des électrodes 49 et 51, le bouchon isolant plus profond 73 pénètre dans le matériau conducteur 15, à partir de la surface supérieure du substrat 33 dans ce mode de réalisation, jusqu'à une profondeur égale, de préférence supérieure, à la profondeur sur laquelle les régions de source et de drain des transistors 45, 55, 57 et 59 pénètrent dans le substrat. Ainsi, lorsque le matériau conducteur 15 de l'électrode 49 est polarisé, il n'y a pas d'attraction de charges par le matériau conducteur 15 au niveau des régions 41 et 43 du transistor 45 du fait que ces régions 41 et 43 sont bordées sur toutes leurs hauteurs par le bouchon isolant profond 73 et non pas par le matériau conducteur 15 revêtu de l'isolant 17. De même, lorsque le matériau conducteur 15 de l'électrode 51 est polarisé, il n'y pas d'attraction de charges par le matériau conducteur 15 au niveau des régions semiconductrices des transistors 55, 57 et 59 du fait que ces régions semiconductrices sont bordées sur toutes leurs hauteurs du bouchon isolant profond 73.
Dans les parties 49A et 51A des électrodes 49 et 51 lorsque le matériau conducteur 15 des électrodes 49 et 51 est polarisé négativement, des trous s'accumulent le long des parois de ces électrodes sur toute la hauteur du caisson 35 et sur toute la hauteur du caisson 39 du fait que le bouchon 47 est peu profond. A titre d'exemple, le pixel 71 des figures 3A à 3D peut avoir les dimensions suivantes : - des côtés de longueur comprise entre 1 et 6 pm, par exemple 3 pm, pour une zone photosensible carrée en vue de dessus, - une longueur comprise entre 1 et 6 pm, par exemple 2,5 pm, et une largeur comprise entre 0,2 et 1 pm, par exemple 0,3 pm, pour la zone mémoire, - une largeur comprise entre 0,1 et 1 pm, par exemple 0,2 pm, pour l'ouverture 52, - entre 0,1 et 0,4 pm, par exemple 0,275 pm, entre la zone mémoire et la zone de lecture N+ 41, - une épaisseur comprise entre 0,2 et 1 pm, par exemple 0,5 pm pour le caisson 35, - une épaisseur comprise entre 1 et 10 pm, et de préférence entre 2 et 4 pm, pour le caisson 39, - une épaisseur comprise entre 0,1 et 0,5 pm pour la zone de lecture 41, - une épaisseur comprise entre 0,1 et 0,6 pm pour le bouchon isolant 73, - une épaisseur comprise entre 100 et 300 nm, par exemple 200 nm pour la couche mince 37 dopée de type P+, - une épaisseur comprise entre 25 et 100 nm pour le bouchon isolant 47, et - une profondeur comprise entre 1 et 10 pm, de préférence entre 2 et 5 pm, et une largeur comprise entre 0,1 et 0,5 pm pour le mur d'isolement. A titre d'exemple, pour une technologie de fabrication donnée, les niveaux de dopage des diverses régions du pixel 71 sont les suivants : - de 1017 à 10^ at .cm 3, par exemple 10-*-^ at.cm 3, pour la couche mince 37, - de 10l6 à 10^3 at .cm 3, par exemple 10^3 at.cm 3, pour le caisson 35, - de 1C)16 à 1C>19 at.cm-3, par exemple ÎO^7 at.crrT^, pour le caisson 39, - de 1C)19 à 10-22 at.cm-^, par exemple 1C)21 at.cm-^ pour la zone de lecture 41, et - de 10l4 à 10l6 at.cm-3, par exemple ÎO^5 at.cm-^, pour le substrat 33.
Un mode de réalisation d'un procédé de fabrication du mur d'isolement du pixel 71 va maintenant être décrit en relation avec les figures 4A à 4C, 5A à 5C, 6A à 6C, et 7A à 7C.
Les figures 4A, 4B et 4C représentent schématiquement le pixel 71 à une étape intermédiaire de fabrication, les vues des figures 4A, 4B et 4C correspondant respectivement aux vues des figures 3A, 3B et 3C.
Dans ce mode de réalisation, à l'étape des figures 4A à 4C, les diverses régions semiconductrices du pixel 71 ont été formées par des étapes classiques dans les procédés de fabrication microélectronique.
Un masque dur 91, par exemple en oxyde de silicium et/ou en nitrure de silicium, a été formé sur la surface supérieure du substrat 33, le masque 91 comprenant des ouvertures aux emplacements où l'on souhaite former les portions, ou électrodes, 49 et 51 du mur d'isolement. Le revêtement isolant 17 comprenant une ou plusieurs couches isolantes, par exemple une couche d'oxyde de silicium, a été formé sur les parois des tranchées. Les tranchées ont ensuite été remplies d'un matériau conducteur 15, par exemple du silicium polycristallin dopé ou un métal tel que du cuivre ou du tungstène. Une étape d'aplanissement par CMP a ensuite été effectuée jusqu'à la surface supérieure du masque 91. On obtient ainsi un mur d'isolement en un conducteur 15 isolé (isolant 17) comprenant, dans cet exemple, deux portions disjointes, ou électrodes verticales isolées, 49 et 51.
Les figures 5A, 5B et 5C représentent schématiquement le pixel 71 des figures 4A, 4B et 4C à une étape ultérieure de fabrication. Dans le mode de réalisation représenté, le matériau 15 a été gravé jusqu'à un niveau inférieur à la celui de la surface supérieure du substrat 33, par exemple jusqu'à un niveau intermédiaire de la couche 37 P+. Dans une variante de réalisation, le matériau 15 est gravé jusqu'à un niveau intermédiaire du masque dur 91. Le matériau conducteur 15 a été gravé de manière sélective par rapport à l'isolant 17. Dans une variante de réalisation, le matériau conducteur 15 est gravé de manière sélective par rapport au substrat 33 et au masque 91, et de manière non sélective par rapport à l'isolant 17, d'où il résulte que l'isolant 17 est retiré sur la même hauteur que le matériau 15. Un masque 93, par exemple en résine, a ensuite été formé de façon à recouvrir les parties 49A et 51A du mur d'isolement où l'on souhaite former un bouchon isolant peu profond 47, les parties 49B et 51B du mur d'isolement où l'on souhaite fomer un bouchon isolant plus profond 73 étant laissées découvertes.
Les figures 6A, 6B et 6C représentent schématiquement le pixel 71 des figures 5A, 5B et 5C après gravure partielle du matériau conducteur 15 dans les parties 49B et 51B du mur d'isolement. Dans ce mode de réalisation, le matériau conducteur 15 a été gravé de manière sélective par rapport à l'isolant 17. Dans les parties 49B et 51B du mur d'isolement, le matériau conducteur 15 est gravé jusqu'à un niveau inférieur au niveau bas de la région de lecture 41 LT1" et/ou des régions de source et de drain des transistors 55, 57 et 59. Le masque 93 a ensuite été éliminé.
Les figures 7A, 7B et 7C représentent schématiquement le pixel 71 des figures 6A, 6B et 6C après dépôt d'un matériau isolant, par exemple de l'oxyde de silicium, sur tout le pixel 71 pour remplir le sommet les tranchées au moins jusqu'au niveau supérieur du masque 91. Le dépôt du matériau isolant a été suivi d'une étape d'aplanissement par CMP jusqu'à la face supérieure du masque dur 91, d'une étape optionnelle de retrait du masque 91 et d'une étape optionnelle d'aplanissement par CMP jusqu'à la surface supérieure du substrat 33. On obtient ainsi un mur d'isolement en un conducteur isolé comprenant des parties 49A et 51A munies du bouchon peu profond 47 en le matériau isolant, et des parties 49B et 51B munies du bouchon plus profond 73 en le matériau isolant. Dans certains cas, il est souhaitable que les bouchons 47 et 73 atteignent un niveau supérieur à celui de la face supérieure du substrat et l'étape optionnelle de CMP peut être omise ou arrêtée à un niveau supérieur à celui de la face supérieure du substrat 33. En outre, le masque dur 91 peut être laissé en place, notamment dans le cas où le retrait du matériau conducteur 15 décrit en relation avec les figures 5A à 5C est arrêté à un niveau intermédiaire du masque dur 91. A des étapes suivantes, les grilles des divers transistors 44, 55, 57 et 59 du pixel 71 sont formées. Des niveaux de métallisation (non représentés) et des vias 61 sont ensuite formés pour connecter électriquement les différentes régions du pixel 71 de la façon décrite en relation avec les figures 3A à 3D. Après ces étapes, on obtient le pixel 71 tel que représenté en figures 3A à 3D.
De manière avantageuse, le procédé décrit ci-dessus permet d'obtenir des bouchons 47 et 73 dont les bords sont alignés avec les parois verticales des portions 49, 51 du mur d'isolement ce qui ne serait pas le cas en formant des structures d'isolement peu profonde (STI) dans le prolongement ou au sommet de ce mur d'isolement.
En outre, dans le procédé de fabrication décrit précédemment, la réalisation d'un mur d'isolement comprenant des parties 41A et 51A à bouchon isolant peu profond 47 et, en outre, des parties 49B et 51B à bouchon isolant plus profond 73, ne nécessite qu'une étape de masquage non critique et de gravure supplémentaire par rapport au cas où l'on réaliserait un mur d'isolement ne comprenant que des parties à bouchon peu profond 47 comme c'est le cas dans le pixel 31 décrit en relation avec les figures 3A à 3D.
La figure 8 est une vue de dessus représentant schématiquement un mode de réalisation d'un dispositif comprenant deux pixels 100A et 100B similaires au pixel 71 des figures 3A à 3D.
Les deux pixels 100A et 100B partagent la même zone de lecture N+ 41, et la même région 53 du substrat 33 où sont fornés les transistors 55, 57 et 59. Les transistors 55, 57 et 59 correspondent par exemple aux transistors d'un circuit de lecture commun aux deux pixels 100A et 100B. Dans ce dispositif, la portion 51 du mur d'isolement, ou électrode verticale isolée 51, délimitant la zone photosensible du pixel 100A et la région 53 du substrat 33 délimite également la zone photosensible du pixel 100B. En outre, la portion 49 du mur d'isolement, ou électrode verticale isolée 49, est remplacée par deux portions disjointes 101 et 103 du mur d'isolement, ou électrodes verticales isolées 101 et 103. Du côté des zones photosensibles des pixels 100A et 100B, l'électrode 101 délimite le premier grand côté des zones mémoires de ces pixels. L'électrode 101 délimite également un côté de la zone de lecture partagée 41 N+ et des régions 43 (non visible en figure 8) du substrat sur lesquelles sont formées les grilles des transistors 45 des pixels 100A et 100B. L'électrode 103 délimite, du côté opposé aux zones photosensibles, le deuxième grand côté des zones mémoire de ces pixels 100A et 100B. L'électrode 103 délimite également un côté de la zone de lecture partagée N+ 41 et des régions 43. L'électrode 103 se prolonge à ses deux extrémités pour définir, avec les extrémités de l'électrode 101, les ouvertures 52 des pixels 100A et 100B.
Des niveaux de métallisation non représentés et des vias conducteurs 61 permettent de connecter le matériau conducteur 15 des électrodes 101 et 103 à un noeud CTRL1, le matériau conducteur 15 de l'électrode 51 à un noeud Vp0]_, la grille du transistor 45 du pixel 100A à un noeud CTRL2^, la grille du transistor 45 du pixel 100B à un noeud CTRL2p et la face supérieure de la région de lecture 41 au circuit de lecture du pixel, par exemple à la grille du transistor 57. Le fonctionnement des pixels 100A et 100B est similaire à celui du pixel 71. En particulier, le potentiel du noeud CTRL1 permet de commander le transfert simultané des électrons photogénérés accumulés dans les zones photosensibles des pixels 100A et 100B vers la zone mémoire correspondante, le potentiel du noeud CTRL2^ permet de commander le transfert des électrons accumulés dans la zone mémoire du pixel 100A vers la zone de lecture 41, et le potentiel du noeud CTRL2g permet de commander le transfert des électrons accumulés dans la zone mémoire du pixel 100B vers la zone de lecture 41.
Dans ce dispositif, de manière similaire à ce qui a été décrit en relation avec les figures 3A à 3D, les électrodes 101 et 103 comprennent des parties respectivement 101A et 103A munies du bouchon isolant peu profond 47 et délimitant latéralement les zones mémoires, et des parties respectivement 101B et 103B munie du bouchon plus profond 73 et délimitant latéralement les régions de formation de canal 43 (non visibles en figure 8) et la zone de lecture N+ 41 des transistors 45. La limite entre les parties 101A, 103A et 101B, 103B est matérialisée en figure 8 par des lignes en traits pointillés 75. De manière similaire, l'électrode 51 comprend une partie 51A munie du bouchon isolant peu profond 47 et délimitant latéralement des côtés des zones photosensibles des pixels 100A et 100B, et une partie 51B munie du bouchon isolant plus profond 73 et délimitant latéralement la région 53 commune aux deux pixels 100A et 100B. La limite entre les parties 51A et 51B est matérialisée en figure 8 par des lignes en traits pointillés 77.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'homme de l'art peut modifier la forme et la disposition du mur d'isolement décrit précédemment. Par exemple, la portion 49 et la portion 51 du mur d'isolement du pixel 71 peuvent pénétrer dans le substrat 33 jusqu'à des profondeurs différentes. Pour cela, on peut par exemple prévoir d'adapter la largeur des ouvertures du masque 91.
Bien que l'on ait décrit des pixels réalisés dans et sur un substrat semiconducteur dans lequel pénètre le mur d'isolement, ces pixels peuvent être réalisés à partir d'une couche semiconductrice de type SOI, le mur d'isolement pénétrant alors dans la couche SOI et éventuellement dans la couche isolante et le substrat sur lesquels repose cette couche SOI.
Les modes de réalisation décrits précédemment correspondent au cas où les charges accumulées et transférées sont des électrons. Ces modes de réalisation peuvent être adaptés au cas où ces charges sont des trous en inversant tous les types de conductivité et en adaptant les potentiels appliqués aux noeuds Vpol, CTRL1, CTRL2, CTRL2A et CTRL2B.
Le mur d'isolement décrit en relation avec les pixels des figures 3A à 3D et 8 peut être prévu dans d'autres pixels, par exemple dans des pixels ne comprenant pas de zone mémoire et étant adaptés à une commande à obturation ligne par ligne ("rolling shutter" en anglais). Plus généralement, un tel mur d'isolement dont le matériau conducteur est destiné à être polarisé peut être prévu dans un dispositif microélectronique autre qu'un pixel dès lors qu'une première partie de ce mur permet d'isoler et de délimiter en profondeur une zone d'accumulation de charges, et qu'une deuxième partie de ce mur délimite tout ou partie d'une région semiconductrice d'un transistor MOS, les première et deuxième parties étant continues.
Le nombre et l'ordre des étapes du procédé décrit en relation avec les figures 3A à 7C peuvent être modifiés. Par exemple, les régions semiconductrices des transistors du pixel peuvent être formées après la réalisation du mur d'isolement. En outre, dans une variante de réalisation du procédé décrit précédemment, le masque 91 peut être retiré après l'étape de gravure du matériau conducteur 15 et avant le dépôt du masque 93. Dans ce cas, la deuxième gravure du matériau conducteur 15 sera effectuée de manière sélective par rapport au substrat 33. On peut prévoir une étape supplémentaire d'implantation d'atomes dopants pour former une couche fortement dopée de type P+ le long des parois du bouchon plus profond 73 des parties 49B, 51B, 101B et 103B du mur d'isolement. Cela permettra avantageusement d'éviter que des charges photogénérées ne se recombinent au niveau des parois du bouchon plus profond 73.

Claims (15)

  1. REVENDICATIONS
    1. Pixel (71, 10OA, 100B) comprenant : une couche semiconductrice (33) ; une zone d'accumulation de charges (35, PD') s'étendant dans la couche semiconductrice ; un transistor (45, 55, 57, 59) dont une région de source ou de drain (41) pénètre dans ladite couche sur une première profondeur ; un mur d'isolement (49, 51, 101, 103) pénétrant dans ladite couche à partir de sa face supérieure et contenant un conducteur (15) isolé (17) relié à un noeud d'application d'un potentiel (CTRL1, CTRL2, CTRL2^, CTRL2g), le mur comportant au moins une partie (49B, 51B, 101B, 103B) munie d'un bouchon isolant profond (73) pénétrant dans le conducteur sur une deuxième profondeur supérieure à la première profondeur ; et une portion (49, 51, 101, 103) continue du mur délimitant latéralement au moins partiellement la zone d'accumulation de charges (35, PD'), et comprenant une partie (49B, 51B, 101B, 103B) de mur à bouchon profond (73) délimitant latéralement au moins partiellement la région de source ou de drain (41) dudit transistor (45, 55, 57, 59) .
  2. 2. Pixel selon la revendication 1 comprenant, en outre, une zone de stockage de charges (39, SD') s'étendant depuis la zone d'accumulation de charges (35, PD') jusqu'audit transistor (45), la zone de stockage de charges étant au moins partiellement délimitée par la portion continue (49, 101, 103) du mur, ledit transistor étant au moins partiellement délimité latéralement par la partie (49B, 101B, 103B) à bouchon profond (73) de la portion continue du mur.
  3. 3. Pixel selon la revendication 2, dans lequel la région de formation de canal (43) dudit transistor (45) est au moins partiellement délimitée latéralement par la partie (49B, 101B, 103B) à bouchon profond (73) de la portion continue (49, 101, 103) du mur.
  4. 4. Pixel selon l'une quelconque des revendications 1 à 3, dans lequel ladite région de drain ou de source du transistor (45) constitue une zone de lecture (41) du pixel.
  5. 5. Pixel selon l'une quelconque des revendications 1 à 4, dans lequel la portion continue (49, 101, 103) du mur comprend, en outre, une partie (49A, 101A, 103A) munie d'un bouchon isolant moins profond (47) pénétrant dans le matériau conducteur (15) sur une troisième profondeur inférieure à la première profondeur.
  6. 6. Pixel selon l'une quelconque des revendications 1 à 5, dans lequel le mur comprend une autre portion continue (51) comportant une partie (51A) de mur à bouchon moins profond (47) délimitant au moins partiellement la zone photosensible (35, PD' ) .
  7. 7. Pixel selon la revendication 6, comprenant, en outre, un autre transistor (55, 57, 59) formé dans et sur la couche semiconductrice (33) au voisinage de la zone photosensible (35, PD'), l'autre portion continue (51) du mur comprenant, en outre, une partie (51B) de mur à bouchon profond (73) délimitant latéralement au moins partiellement ledit autre transistor.
  8. 8. Procédé de fabrication d'un pixel (71) formé dans et sur une couche semiconductrice (33), le procédé comprenant les étapes successives suivantes : a) former, sur la face supérieure de ladite couche, un premier masque (91) muni d'une ouverture ; b) graver une tranchée à partir de l'ouverture jusque dans ladite couche (33), former un revêtement isolant (17) sur ses parois, et la remplir d'un conducteur (15) jusqu'à un premier niveau inférieur au niveau supérieur du premier masque (91) ; c) dans une partie (49B, 51B) de la tranchée, retirer une partie du conducteur (15) jusqu'à un deuxième niveau inférieur au premier niveau et au niveau de la face supérieure de ladite couche (33) ; et d) former un matériau isolant (47, 73) remplissant la tranchée jusqu'à un troisième niveau supérieur ou égal au niveau supérieur du premier masque (91).
  9. 9. Procédé selon la revendication 8, dans lequel l'étape b) comprend : bl) après dépôt du revêtement isolant (17), remplir la tranchée du conducteur (15) jusqu'au niveau supérieur du premier masque ; et b2) graver le conducteur (15) jusqu'au premier niveau.
  10. 10. Procédé selon la revendication 9, dans lequel l'étape bl) comprend les étapes successives suivantes : remplir la tranchée du conducteur (15) jusqu'à un quatrième niveau supérieur du premier masque (91) ; et procéder à un aplanissement par polissage mécanico-chimique du conducteur (15) jusqu'au niveau supérieur du premier masque (91) .
  11. 11. Procédé selon l'une quelconque des revendications 8 à 10, dans lequel l'étape c) comprend : cl) former un deuxième masque (93) recouvrant la tranchée à l'exception de ladite partie (49B, 51B) de la tranchée ; et c2) graver le conducteur (15) jusqu'au deuxième niveau.
  12. 12. Procédé selon l'une quelconque des revendications 8 à 11, dans lequel l'étape d) comprend : dl) déposer le matériau isolant jusqu'à un cinquième niveau supérieur au troisième niveau ; et d2) procéder à un aplanissement par polissage mécanico-chimique pour éliminer le matériau isolant jusqu'au troisième niveau.
  13. 13. Procédé selon l'une quelconque des revendications 8 à 12, dans lequel le premier niveau est inférieur au niveau de la face supérieure de ladite couche (33).
  14. 14. Procédé selon la revendication 13, dans lequel le troisième niveau est égal au niveau supérieur du premier masque (91), le procédé comprenant en outre, après l'étape d), une étape e) de retrait du premier masque.
  15. 15. Procédé selon la revendication 14, comprenant, en outre, après l'étape e), une étape f) d'aplanissement par polissage mécanico-chimique pour éliminer le matériau isolant jusqu'à la face supérieure de ladite couche (33).
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