JP6076224B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、例えば、ＭＩＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できるものである。
ＳＯＩ（Silicon On Insulator）基板を用いて半導体装置を製造する技術がある。ＳＯＩ基板は、支持基板上に絶縁層を介して半導体層を形成したものであり、このＳＯＩ基板の半導体層にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などが形成される。
特開２０１１−４０４５８号公報（特許文献１）、特開２００９−１３５１４０号公報（特許文献２）、および特表２００１−５２７２９３号公報（特許文献３）には、ＳＯＩ基板を用いた半導体装置に関する技術が記載されている。
ＳＯＩ基板にＭＩＳＦＥＴを形成した半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に絶縁層を介して形成された半導体層からなり、前記半導体層および前記絶縁層を貫通する素子分離領域によってそれぞれ囲まれた第１活性領域および第２活性領域と、前記素子分離領域によってそれぞれ平面的に囲まれ、かつ、前記半導体層および前記絶縁層が除去されている第１領域および第２領域とを有している。前記第１活性領域には第１ＭＩＳＦＥＴが形成され、前記第２活性領域には第２ＭＩＳＦＥＴが形成されている。平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に第１導電型の第２半導体領域が形成され、平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に前記第１導電型で前記第１半導体領域よりも高不純物濃度の第２半導体領域が形成されている。前記第２半導体領域は、前記第１半導体領域に内包され、前記第２半導体領域の底面は、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の底面よりも深い。平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に第２導電型の第３半導体領域が形成され、平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に前記第２導電型で前記第３半導体領域よりも高不純物濃度の第４半導体領域が形成されている。前記第４半導体領域は、前記第３半導体領域に内包され、前記第４半導体領域の底面は、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の底面よりも深い。
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に絶縁層を介して半導体層が形成された基板に、前記半導体層および前記絶縁層を貫通する素子分離領域を形成する。これにより、半導体基板の第１領域、第２領域、第３領域および第４領域は、それぞれ前記素子分離領域で平面的に囲まれる。素子分離領域の形成後、前記半導体基板に、第１導電型の第１半導体領域および第２半導体領域と、第２導電型の第３半導体領域および第４半導体領域とを形成する。また、素子分離領域の形成後、前記第１領域および前記第２領域の前記半導体基板上の前記半導体層と前記絶縁層とを除去する。その後、前記第３領域の前記半導体基板上に前記絶縁層を介して残存している前記半導体層に、第１ＭＩＳＦＥＴを形成し、前記第４領域の前記半導体基板上に前記絶縁層を介して残存している前記半導体層に、第２ＭＩＳＦＥＴを形成する。前記第２半導体領域は、前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域に内包され、前記第２半導体領域は、平面視で前記第１領域および前記第３領域を含み、前記第２半導体領域の底面は、平面視で前記第１領域と前記第３領域との間に介在する部分の前記素子分離領域の底面よりも深い。前記第４半導体領域は、前記第３半導体領域よりも高不純物濃度であり、前記第３半導体領域に内包され、前記第４半導体領域は、前記第２領域および前記第４領域を平面視で内包し、前記第４半導体領域の底面は、平面視で前記第２領域と前記第４領域との間に介在する部分の前記素子分離領域の底面よりも深い。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２〜５は、本実施の形態の半導体装置の要部断面図である。図２は、図１のＡ−Ａ線の断面図にほぼ対応している。また、図３には、２つの断面図が示されているが、図３の左側の断面図は、図１のＢ−Ｂ線の断面図にほぼ対応し、図３の右側の断面図は、図１のＣ−Ｃ線の断面図にほぼ対応している。また、図５には、２つの断面図が示されているが、図５の左側の断面図は、図１のＤ−Ｄ線の断面図にほぼ対応し、図５の右側の断面図は、図１のＥ−Ｅ線の断面図にほぼ対応している。
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２〜５は、本実施の形態の半導体装置の要部断面図である。図２は、図１のＡ−Ａ線の断面図にほぼ対応している。また、図３には、２つの断面図が示されているが、図３の左側の断面図は、図１のＢ−Ｂ線の断面図にほぼ対応し、図３の右側の断面図は、図１のＣ−Ｃ線の断面図にほぼ対応している。また、図５には、２つの断面図が示されているが、図５の左側の断面図は、図１のＤ−Ｄ線の断面図にほぼ対応し、図５の右側の断面図は、図１のＥ−Ｅ線の断面図にほぼ対応している。
また、図４は、図３と同じ領域の断面図が示されており、図４の左側の断面図は、図１のＢ−Ｂ線の断面図にほぼ対応し、図４の右側の断面図は、図１のＣ−Ｃ線の断面図にほぼ対応している。但し、図３では、半導体層ＳＭがどの領域であるのかが分かりやすいように、半導体層ＳＭ全体にドットのハッチングを付して示してあり、ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＨＲ１、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＨＲ２の形成領域についての図示はしていない。また、図４では、ｎ−型半導体領域ＥＸ１とｎ＋型半導体領域ＨＲ１とｐ−型半導体領域ＥＸ２とｐ＋型半導体領域ＨＲ２とがそれぞれどの領域であるかが分かりやすいように、ｎ−型半導体領域ＥＸ１とｎ＋型半導体領域ＨＲ１とｐ−型半導体領域ＥＸ２とｐ＋型半導体領域ＨＲ２とにそれぞれ斜線のハッチングを付して示してある。従って、図３と図４とを合わせて見れば、半導体層ＳＭの構成と、半導体層ＳＭにおけるｎ−型半導体領域ＥＸ１とｎ＋型半導体領域ＨＲ１とｐ−型半導体領域ＥＸ２とｐ＋型半導体領域ＨＲ２との形成領域とを、理解しやすい。
図１〜図５に示される本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）として、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを備えた半導体装置である。
また、図１〜図５に示される本実施の形態の半導体装置は、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用いた半導体装置である。
ＳＯＩ基板１は、半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。半導体基板ＳＢは、絶縁層ＢＸとそれよりも上の構造とを支持する支持基板である。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。ＳＯＩ基板１の主面には、ｎチャネル型のＭＩＳＦＥＴであるＭＩＳＦＥＴＱｎと、ｐチャネル型のＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐとが形成されている。
半導体基板ＳＢは、単結晶シリコンなどからなる。絶縁層ＢＸは、例えば酸化シリコンからなる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。半導体層ＳＭは、ＳＯＩ層とみなすこともできる。
ＳＯＩ基板１には、素子分離領域（素子分離構造）ＳＴが形成されている。この素子分離領域ＳＴは、素子分離溝（素子分離用の溝）に埋め込まれた絶縁膜（例えば酸化シリコン膜）により形成されている。素子分離溝およびそれを埋めている素子分離領域ＳＴは、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢの厚みの途中に達しており、素子分離領域ＳＴの下部は、半導体基板ＳＢ内に位置している。すなわち、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された素子分離溝に、素子分離領域ＳＴが埋め込まれた状態となっている。このため、素子分離領域ＳＴの底面（下面）は、半導体基板ＳＢの厚みの途中に位置している。つまり、素子分離領域ＳＴは、一部が、絶縁層ＢＸの下面よりも下方に位置している。
本実施の形態のＳＯＩ基板１は、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される領域であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域であるｐＭＩＳ形成領域１Ｂと、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢに給電するための給電領域２Ａと、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢに給電するための給電領域２Ｂとを有している。これらの領域１Ａ，１Ｂ，２Ａ，２Ｂは、平面視での領域（平面領域）である。ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂと給電領域２Ａと給電領域２Ｂとは、それぞれ、素子分離領域ＳＴで区画されている。すなわち、平面視において、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂと給電領域２Ａと給電領域２Ｂとは、それぞれ、素子分離領域ＳＴで周囲を囲まれている。従って、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂと給電領域２Ａと給電領域２Ｂとは、それぞれ、素子分離領域ＳＴで囲まれた活性領域とみなすことができる。また、平面視において、給電領域２ＡとｎＭＩＳ形成領域１Ａとは、間に素子分離領域ＳＴを介して隣り合っており、また、平面視において、給電領域２ＢとｐＭＩＳ形成領域１Ｂとは、間に素子分離領域ＳＴを介して隣り合っている。
ｎＭＩＳ形成領域１Ａの半導体層ＳＭにｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。ＳＯＩ基板１において、ｎＭＩＳ形成領域１Ａの半導体層ＳＭと、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭとは、それぞれ、素子分離領域ＳＴに平面的に囲まれて区画されている。すなわち、ｎＭＩＳ形成領域１Ａの半導体層ＳＭは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。また、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。従って、ｎＭＩＳ形成領域１Ａの半導体層ＳＭと、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭとは、繋がっておらず、素子分離領域ＳＴによって分離されている。
ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎＭＩＳ形成領域１Ａの半導体層ＳＭの主表面に形成されている。このｎチャネル型ＭＩＳＦＥＴＱｎは、ｎＭＩＳ形成領域１Ａの半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１の両側（ゲート長方向の両側）の半導体層ＳＭ中に形成されたソース・ドレイン領域ＳＤ１とを有している。ゲート電極ＧＥ１の直下の半導体層ＳＭが、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルが形成される領域（チャネル形成領域）となる。
ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭの主表面に形成されている。このｐチャネル型ＭＩＳＦＥＴＱｐは、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側（ゲート長方向の両側）の半導体層ＳＭ中に形成されたソース・ドレイン領域ＳＤ２とを有している。ゲート電極ＧＥ２の直下の半導体層ＳＭが、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネルが形成される領域（チャネル形成領域）となる。
ゲート電極ＧＥ１，ＧＥ２は、導電膜により形成されており、例えば、多結晶シリコン膜（ポリシリコン膜、ドープトポリシリコン膜）のようなシリコン膜により形成することができる。ゲート電極ＧＥ１，ＧＥ２をシリコン膜により形成した場合は、そのシリコン膜には不純物が導入されて低抵抗とされている。他の形態として、ゲート電極ＧＥ１，ＧＥ２を、金属膜または金属伝導を示す金属化合物膜により形成することもでき、この場合、ゲート電極ＧＥ１，ＧＥ２はメタルゲート電極となる。
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成されており、ゲート幅方向（ゲート電極ＧＥ１のゲート幅方向）に延在しているが、ゲート電極ＧＥ１のゲート幅方向の両端部は、素子分離領域ＳＴ上に配置されている。ゲート電極ＧＥ１と半導体層ＳＭとの間には、ゲート絶縁膜ＧＩが介在している。なお、図２では、ゲート電極ＧＥ１と素子分離領域ＳＴとの間にゲート絶縁膜ＧＩが介在している場合が示されているが、ゲート電極ＧＥ１と素子分離領域ＳＴとの間には、ゲート絶縁膜ＧＩは介在していなくともよい。
ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成されており、ゲート幅方向（ゲート電極ＧＥ２のゲート幅方向）に延在しているが、ゲート電極ＧＥ２のゲート幅方向の両端部は、素子分離領域ＳＴ上に配置されている。ゲート電極ＧＥ２と半導体層ＳＭとの間には、ゲート絶縁膜ＧＩが介在している。なお、図２では、ゲート電極ＧＥ２と素子分離領域ＳＴとの間にゲート絶縁膜ＧＩが介在している場合が示されているが、ゲート電極ＧＥ２と素子分離領域ＳＴとの間には、ゲート絶縁膜ＧＩは介在していなくともよい。
ゲート絶縁膜ＧＩは、例えば薄い酸化シリコン膜からなるが、酸窒化シリコン膜を用いることもできる。他の形態として、ゲート絶縁膜ＧＩに、窒化シリコンよりも誘電率が高い高誘電率ゲート絶縁膜（例えば酸化ハフニウム膜または酸化アルミニウム膜などの金属酸化物膜）を用いることもできる。
ゲート電極ＧＥ１，ＧＥ２の側壁上には、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜からなり、側壁絶縁膜とみなすことができる。
ソース・ドレイン領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域である。ソース・ドレイン領域ＳＤ１は、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにおいて、ゲート電極ＧＥ１の両側（ゲート長方向の両側）に形成されており、一方がソース領域として機能し、他方がドレイン領域として機能する。ソース・ドレイン領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域である。ソース・ドレイン領域ＳＤ２は、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにおいて、ゲート電極ＧＥ２の両側（ゲート長方向の両側）に形成されており、一方がソース領域として機能し、他方がドレイン領域として機能する。
ソース・ドレイン領域ＳＤ１は、ＬＤＤ（Lightly Doped Drain）構造を備えており、低不純物濃度のｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とｎ−型半導体領域ＥＸ１よりも高不純物濃度のｎ＋型半導体領域ＨＲ１とを有している。すなわち、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにおいて、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸ１が形成され、ｎ−型半導体領域ＥＸ１の外側（チャネル形成領域から離れる側）に、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高いｎ＋型半導体領域ＨＲ１が形成されている。このため、ｎ−型半導体領域ＥＸ１は、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＨＲ１は、チャネル形成領域からｎ−型半導体領域ＥＸ１の分だけ離間しかつｎ−型半導体領域ＥＸ１に接する位置に形成されている。ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域ＨＲ１は、ゲート電極ＧＥ１とその側壁のサイドウォールスペーサＳＷとの合成体に対して自己整合的に形成されている。
ソース・ドレイン領域ＳＤ２は、ＬＤＤ構造を備えており、低不純物濃度のｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とｐ−型半導体領域ＥＸ２よりも高不純物濃度のｐ＋型半導体領域ＨＲ２とを有している。すなわち、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにおいて、チャネル形成領域を挟んで互いに離間する領域に、ｐ−型半導体領域ＥＸ２が形成され、ｐ−型半導体領域ＥＸ２の外側（チャネル形成領域から離れる側）に、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高いｐ＋型半導体領域ＨＲ２が形成されている。このため、ｐ−型半導体領域ＥＸ２は、チャネル形成領域に隣接しており、ｐ＋型半導体領域ＨＲ２は、チャネル形成領域からｐ−型半導体領域ＥＸ２の分だけ離間しかつｐ−型半導体領域ＥＸ２に接する位置に形成されている。ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域ＨＲ２は、ゲート電極ＧＥ２とその側壁のサイドウォールスペーサＳＷとの合成体に対して自己整合的に形成されている。
ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２の上部（表層部）には、金属とｎ＋型半導体領域ＨＲ１またはｐ＋型半導体領域ＨＲ２（を構成する半導体層ＳＭ）との反応層（化合物層）である金属シリサイド層ＳＬ１が形成されている。金属シリサイド層ＳＬ１は、例えば、コバルトシリサイド層、ニッケルシリサイド層、またはニッケル白金シリサイド層などである。また、ゲート電極ＧＥ１，ＧＥ２がシリコン膜からなる場合は、ゲート電極ＧＥ１，ＧＥ２の上部（表層部）にも金属シリサイド層ＳＬ１が形成されている。
給電領域２Ａおよび給電領域２Ｂでは、半導体層ＳＭと絶縁層ＢＸとが除去されている。すなわち、給電領域２Ａ，２Ｂは、半導体層ＳＭと絶縁層ＢＸとが除去されている領域である。このため、給電領域２Ａ，２Ｂでは、半導体基板ＳＢが露出されているが、給電領域２Ａ，２Ｂで露出する半導体基板ＳＢの表面（表層部）には、金属と半導体基板ＳＢとの反応層（化合物層）である金属シリサイド層ＳＬ２が形成されている。具体的には、給電領域２Ａにおいては、ｐ型半導体領域ＰＲ３の上部（表層部）に金属シリサイド層ＳＬ２が形成され、給電領域２Ｂにおいては、ｎ型半導体領域ＮＲ３の上部（表層部）に金属シリサイド層ＳＬ２が形成されている。給電領域２Ａおよび給電領域２Ｂは、それぞれ、素子分離領域ＳＴで周囲を囲まれている。このため、平面視において、給電領域２Ａで露出する半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２は、素子分離領域ＳＴで周囲を囲まれ、また、給電領域２Ｂで露出する半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２は、素子分離領域ＳＴで周囲を囲まれている。
ＳＯＩ基板１の主面上には、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬ１，ＳＬ２を覆うように、層間絶縁膜として絶縁膜Ｌ１が形成されている。絶縁膜Ｌ１は、例えば、窒化シリコン膜とその窒化シリコン膜上の酸化シリコン膜（窒化シリコン膜よりも厚い酸化シリコン膜）との積層膜、あるいは、酸化シリコン膜の単体膜などとすることができる。絶縁膜Ｌ１用の酸化シリコン膜としては、酸化シリコンを主体とし、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
絶縁膜Ｌ１にはコンタクトホール（開口部、孔、貫通孔）が形成され、コンタクトホール内には導電性のプラグ（コンタクトプラグ）ＰＧが形成されている。コンタクトホールは、絶縁膜Ｌ１を貫通するように形成されており、プラグＰＧはコンタクトホールを埋めるように形成されている。
コンタクトホールとそれを埋めるプラグＰＧは、ｎ＋型半導体領域ＨＲ１、ｐ＋型半導体領域ＨＲ２およびゲート電極ＧＥ１，ＧＥ２上に形成されている。ｎ＋型半導体領域ＨＲ１上に形成されたプラグＰＧは、底部がそのｎ＋型半導体領域ＨＲ１またはそのｎ＋型半導体領域ＨＲ１上の金属シリサイド層ＳＬ１に接して電気的に接続されている。このため、ｎ＋型半導体領域ＨＲ１上に形成されたプラグＰＧは、そのｎ＋型半導体領域ＨＲ１に電気的に接続されている。また、ｐ＋型半導体領域ＨＲ２上に形成されたプラグＰＧは、底部がそのｐ＋型半導体領域ＨＲ２またはそのｐ＋型半導体領域ＨＲ２上の金属シリサイド層ＳＬ１に接して電気的に接続されている。このため、ｐ＋型半導体領域ＨＲ２上に形成されたプラグＰＧは、そのｐ＋型半導体領域ＨＲ２に電気的に接続されている。また、ゲート電極ＧＥ１上に形成されたプラグＰＧは、底部がそのゲート電極ＧＥ１またはそのゲート電極ＧＥ１上の金属シリサイド層ＳＬ１に接して電気的に接続されている。このため、ゲート電極ＧＥ１上に形成されたプラグＰＧは、そのゲート電極ＧＥ１に電気的に接続されている。また、ゲート電極ＧＥ２上に形成されたプラグＰＧは、底部がそのゲート電極ＧＥ２またはそのゲート電極ＧＥ２上の金属シリサイド層ＳＬ１に接して電気的に接続されている。このため、ゲート電極ＧＥ２上に形成されたプラグＰＧは、そのゲート電極ＧＥ２に電気的に接続されている。
また、コンタクトホールとそれを埋めるプラグＰＧは、給電領域２Ａおよび給電領域２Ｂにも形成されている。給電領域２Ａに配置されたプラグＰＧを、符号ＰＧ１を付してプラグＰＧ１と称し、給電領域２Ｂに配置されたプラグＰＧを、符号ＰＧ２を付してプラグＰＧ２と称することとする。
給電領域２Ａに配置されたプラグＰＧ、すなわちプラグＰＧ１は、底部が、給電領域２Ａにおける半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２に接して電気的に接続されている。このため、プラグＰＧ１は、給電領域２Ａの金属シリサイド層ＳＬ２およびその下のｐ型半導体領域ＰＲ３やｐ型半導体領域ＰＲ２に電気的に接続されている。また、給電領域２Ｂに配置されたプラグＰＧ、すなわちプラグＰＧ２は、底部が、給電領域２Ｂにおける半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２に接して電気的に接続されている。このため、プラグＰＧ２は、給電領域２Ｂの金属シリサイド層ＳＬ２およびその下のｎ型半導体領域ＮＲ３やｎ型半導体領域ＮＲ２に電気的に接続されている。
また、絶縁膜Ｌ１上には、絶縁膜Ｌ２が形成され、その絶縁膜Ｌ２には配線Ｍ１が埋め込まれている。各プラグＰＧ（プラグＰＧ１，ＰＧ２を含む）は、上面が配線Ｍ１と接することで、その配線Ｍ１と電気的に接続されている。
半導体基板ＳＢ中には、ｐ型半導体領域（バックゲート領域）ＰＲ１、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ３、ｐ型ウエル（ｐ型半導体領域）ＰＷ、ｎ型半導体領域（バックゲート領域）ＮＲ１、ｎ型半導体領域ＮＲ２、ｎ型半導体領域ＮＲ３、およびｎ型ウエル（ｎ型半導体領域）ＮＷが形成されている。
具体的には、ｐ型ウエル（ｐ型半導体領域）ＰＷが半導体基板ＳＢ内に形成され、ｐ型ウエルＰＷに内包されるように、ｐ型半導体領域ＰＲ２が形成されている。また、ｎ型ウエル（ｎ型半導体領域）ＮＷが半導体基板ＳＢ内に形成され、ｎ型ウエルＮＷに内包されるように、ｎ型半導体領域ＮＲ２が形成されている。ｐ型ウエルＰＷとｎ型ウエルＮＷとは互いに隣接するように形成されているが、ｐ型ウエルＰＷは、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように形成されており、ｎ型ウエルＮＷは、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように形成されている。すなわち、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａはｐ型ウエルＰＷに重なっており、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂはｎ型ウエルＮＷに重なっている。平面視でｎＭＩＳ形成領域１Ａ全体と給電領域２Ａ全体がｐ型ウエルＰＷに重なっていることが好ましく、平面視でｐＭＩＳ形成領域１Ｂ全体と給電領域２Ｂ全体がｎ型ウエルＮＷに重なっていることが好ましい。
ｐ型半導体領域ＰＲ２は、半導体基板ＳＢ内において、ｐ型ウエルＰＷに内包されるように形成されており、かつ、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように形成されている。ｎ型半導体領域ＮＲ２は、半導体基板ＳＢ内において、ｎ型ウエルＮＷに内包されるように形成されており、かつ、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように形成されている。すなわち、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａはｐ型半導体領域ＰＲ２に重なっており、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂはｎ型半導体領域ＮＲ２に重なっている。平面視でｎＭＩＳ形成領域１Ａ全体と給電領域２Ａ全体がｐ型半導体領域ＰＲ２に重なっていることが好ましく、平面視でｐＭＩＳ形成領域１Ｂ全体と給電領域２Ｂ全体がｎ型半導体領域ＮＲ２に重なっていることが好ましい。ｐ型ウエルＰＷは、ｐ型半導体領域ＰＲ２の下に延在するとともに、ｐ型半導体領域ＰＲ２の側面（素子分離領域ＳＴに接していない側面）を覆い、ｎ型ウエルＮＷは、ｎ型半導体領域ＮＲ２の下に延在するとともに、ｎ型半導体領域ＮＲ２の側面（素子分離領域ＳＴに接していない側面）を覆っている。
ｐ型半導体領域ＰＲ１は、ｎＭＩＳ形成領域１Ａの絶縁層ＢＸの下の半導体基板ＳＢに形成されている。すなわち、ｐ型半導体領域ＰＲ１は、ｎＭＩＳ形成領域１Ａの絶縁層ＢＸの下の半導体基板ＳＢの表層部分に形成されており、ｐ型半導体領域ＰＲ１は、絶縁層ＢＸを介して、ｎＭＩＳ形成領域１Ａの半導体層ＳＭと対向している。ｎ型半導体領域ＮＲ１は、ｐＭＩＳ形成領域１Ｂの絶縁層ＢＸの下の半導体基板ＳＢに形成されている。すなわち、ｎ型半導体領域ＮＲ１は、ｐＭＩＳ形成領域１Ｂの絶縁層ＢＸの下の半導体基板ＳＢの表層部分に形成されており、ｎ型半導体領域ＮＲ１は、絶縁層ＢＸを介して、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭと対向している。
ｐ型半導体領域ＰＲ３は、給電領域２Ａの半導体基板ＳＢの上部（表層部分）に形成されており、このｐ型半導体領域ＰＲ３の表面（上面）に金属シリサイド層ＳＬ２が形成されている。このため、給電領域２Ａにおいて、金属シリサイド層ＳＬ２の下には、ｐ型半導体領域ＰＲ３があり、その更に下にｐ型半導体領域ＰＲ２がある。また、ｎ型半導体領域ＮＲ３は、給電領域２Ｂの半導体基板ＳＢの上部（表層部分）に形成されており、このｎ型半導体領域ＮＲ３の表面（上面）に金属シリサイド層ＳＬ２が形成されている。このため、給電領域２Ｂにおいて、金属シリサイド層ＳＬ２の下には、ｎ型半導体領域ＮＲ３があり、その更に下にｎ型半導体領域ＮＲ２がある。
なお、金属シリサイド層ＳＬ２の形成工程（後述のステップＳ１３に対応）でｐ型半導体領域ＰＲ３全体が金属膜（金属シリサイド層ＳＬ２形成用の金属膜）と反応して金属シリサイド層ＳＬ２が形成された場合には、給電領域２Ａにおいて、金属シリサイド層ＳＬ２の下には、ｐ型半導体領域ＰＲ３は残存せずに、直接的にｐ型半導体領域ＰＲ２が存在することになる。同様に、金属シリサイド層ＳＬ２の形成工程（後述のステップＳ１３に対応）でｎ型半導体領域ＮＲ３全体が金属膜（金属シリサイド層ＳＬ２形成用の金属膜）と反応して金属シリサイド層ＳＬ２が形成された場合には、給電領域２Ｂにおいて、金属シリサイド層ＳＬ２の下には、ｎ型半導体領域ＮＲ３は残存せずに、直接的にｎ型半導体領域ＮＲ２が存在することになる。
ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）よりも高く、また、ｐ型半導体領域ＰＲ１の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）よりも高く、また、ｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ型半導体領域ＰＲ２の抵抗率（比抵抗）は、ｐ型ウエルＰＷの抵抗率よりも低く、ｐ型半導体領域ＰＲ１の抵抗率は、ｐ型半導体領域ＰＲ２の抵抗率よりも低く、ｐ型半導体領域ＰＲ３の抵抗率は、ｐ型半導体領域ＰＲ２の抵抗率よりも低い。ｐ型半導体領域ＰＲ１の不純物濃度（ｐ型不純物濃度）とｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）とは、ほぼ同程度とすることができる。ｐ型ウエルＰＷは、ｐ−型半導体領域（低濃度ｐ型半導体領域）であり、ｐ型半導体領域ＰＲ１，ＰＲ３は、ｐ＋型半導体領域（高濃度ｐ型半導体領域）であると言うこともできる。
また、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）は、ｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）よりも高く、また、ｎ型半導体領域ＮＲ１の不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）よりも高く、また、ｎ型半導体領域ＮＲ３の不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）よりも高い。このため、ｎ型半導体領域ＮＲ２の抵抗率（比抵抗）は、ｎ型ウエルＮＷの抵抗率よりも低く、ｎ型半導体領域ＮＲ１の抵抗率は、ｎ型半導体領域ＮＲ２の抵抗率よりも低く、ｎ型半導体領域ＮＲ３の抵抗率は、ｎ型半導体領域ＮＲ２の抵抗率よりも低い。ｎ型半導体領域ＮＲ１の不純物濃度（ｎ型不純物濃度）とｎ型半導体領域ＮＲ３の不純物濃度（ｎ型不純物濃度）とは、ほぼ同程度とすることができる。ｎ型ウエルＮＷは、ｎ−型半導体領域（低濃度ｎ型半導体領域）であり、ｎ型半導体領域ＮＲ１，ＮＲ３は、ｎ＋型半導体領域（高濃度ｎ型半導体領域）であると言うこともできる。
ｐ型半導体領域ＰＲ２の深さは、ｐ型ウエルＰＷの深さよりも浅く、ｐ型半導体領域ＰＲ１の深さは、ｐ型半導体領域ＰＲ２の深さよりも浅い。言い換えれば、ｐ型半導体領域ＰＲ２の深さは、ｐ型半導体領域ＰＲ１の深さよりも深く、ｐ型ウエルＰＷの深さは、ｐ型半導体領域ＰＲ２の深さよりも深い。このため、ｐ型半導体領域ＰＲ２の底面（下面）の深さ位置は、ｐ型ウエルＰＷの底面（下面）の深さ位置よりも浅く、ｐ型半導体領域ＰＲ２の底面は、ｐ型ウエルＰＷに接しており、ｐ型半導体領域ＰＲ１の底面（下面）の深さ位置は、ｐ型半導体領域ＰＲ２の底面（下面）の深さ位置よりも浅く、ｐ型半導体領域ＰＲ１の底面は、ｐ型半導体領域ＰＲ２に接している。また、ｐ型半導体領域ＰＲ１の底面の深さは、素子分離領域ＳＴの底面の深さよりも浅い。このため、素子分離領域ＳＴの下にはｐ型半導体領域ＰＲ１は形成されておらず、平面視でｐ型半導体領域ＰＲ１の周囲は素子分離領域ＳＴで囲まれており、ｐ型半導体領域ＰＲ１の底面はｐ型半導体領域ＰＲ２に接し、ｐ型半導体領域ＰＲ１の上面は絶縁層ＢＸに接し、ｐ型半導体領域ＰＲ１の側面は素子分離領域ＳＴに接している。
従って、ｎＭＩＳ形成領域１Ａでは、半導体基板ＳＢの上面から所定の深さにわたってｐ型半導体領域ＰＲ１が形成され、ｐ型半導体領域ＰＲ１の下にｐ型半導体領域ＰＲ２が存在し、ｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在している。
なお、半導体基板ＳＢに形成した各半導体領域（ＰＷ，ＰＲ１，ＰＲ１ａ，ＰＲ２，ＰＲ３，ＮＷ，ＮＲ１，ＮＲ１ａ，ＮＲ２，ＮＲ３）および素子分離領域（ＳＴ）の深さを言うときは、半導体基板ＳＢの厚さ方向にみたときの深さを言い、半導体基板ＳＢの裏面に近い側を深い側とし、半導体基板ＳＢの裏面から遠い側を浅い側とする。
一方、給電領域２Ａでは、半導体基板ＳＢの表面に金属シリサイド層ＳＬ２が形成されており、金属シリサイド層ＳＬ２の下にｐ型半導体領域ＰＲ３があり、そのｐ型半導体領域ＰＲ３の下にｐ型半導体領域ＰＲ２があり、そのｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在している。ｐ型半導体領域ＰＲ３の底面の深さは、ｐ型半導体領域ＰＲ２の底面の深さよりも浅く、かつ、素子分離領域ＳＴの底面の深さよりも浅い。
ｐ型半導体領域ＰＲ２の深さは、素子分離領域ＳＴの深さよりも深い。すなわち、ｐ型半導体領域ＰＲ２の底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深い。つまり、ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように形成されるとともに、素子分離領域ＳＴの底面よりも深くなるように形成される。このため、ｐ型半導体領域ＰＲ２は、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢと給電領域２Ａの半導体基板ＳＢに形成されるだけでなく、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に存在する素子分離領域ＳＴの下にも形成されている。また、ｐ型ウエルＰＷの底面の深さは、ｐ型半導体領域ＰＲ２の底面の深さよりも深いため、必然的に、素子分離領域ＳＴの底面の深さよりも深くなっている。
このため、ｎＭＩＳ形成領域１Ａでは、絶縁層ＢＸの下の下にｐ型半導体領域ＰＲ１が存在し、ｐ型半導体領域ＰＲ１の下にｐ型半導体領域ＰＲ２が存在し、ｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在している。また、給電領域２Ａにおいては、金属シリサイド層ＳＬ２の下にｐ型半導体領域ＰＲ３が存在し、ｐ型半導体領域ＰＲ３の下にｐ型半導体領域ＰＲ２が存在し、ｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在している。そして、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に存在する素子分離領域ＳＴの下には、ｐ型半導体領域ＰＲ２が存在し、更にその下にｐ型ウエルＰＷが存在している。このため、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ２と給電領域２Ａのｐ型半導体領域ＰＲ２とは、素子分離領域ＳＴの下のｐ型半導体領域ＰＲ２を介して、連続的につながっている。すなわち、ｐ型半導体領域ＰＲ２は、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢから給電領域２Ａの半導体基板ＳＢにかけて連続的に形成されている。従って、給電領域２Ａの金属シリサイド層ＳＬ２は、ｐ型半導体領域ＰＲ２を介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に電気的に接続されている。給電領域２ＡのプラグＰＧ１は、給電領域２Ａの金属シリサイド層ＳＬ２に接しているので、プラグＰＧ１は、金属シリサイド層ＳＬ２（給電領域２Ａの金属シリサイド層ＳＬ２）およびｐ型半導体領域ＰＲ２を介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に電気的に接続されている。なお、ｐ型半導体領域ＰＲ２と金属シリサイド層ＳＬ２との間にｐ型半導体領域ＰＲ３が介在している場合は、プラグＰＧ１は、金属シリサイド層ＳＬ２（給電領域２Ａの金属シリサイド層ＳＬ２）とｐ型半導体領域ＰＲ３とｐ型半導体領域ＰＲ２とを介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に電気的に接続される。
ｎ型半導体領域ＮＲ２の深さは、ｎ型ウエルＮＷの深さよりも浅く、ｎ型半導体領域ＮＲ１の深さは、ｎ型半導体領域ＮＲ２の深さよりも浅い。言い換えれば、ｎ型半導体領域ＮＲ２の深さは、ｎ型半導体領域ＮＲ１の深さよりも深く、ｎ型ウエルＮＷの深さは、ｎ型半導体領域ＮＲ２の深さよりも深い。このため、ｎ型半導体領域ＮＲ２の底面の深さ位置は、ｎ型ウエルＮＷの底面の深さ位置よりも浅く、ｎ型半導体領域ＮＲ２の底面は、ｎ型ウエルＮＷに接しており、ｎ型半導体領域ＮＲ１の底面の深さ位置は、ｎ型半導体領域ＮＲ２の底面の深さ位置よりも浅く、ｎ型半導体領域ＮＲ１の底面は、ｎ型半導体領域ＮＲ２に接している。また、ｎ型半導体領域ＮＲ１の底面の深さは、素子分離領域ＳＴの底面の深さよりも浅い。このため、素子分離領域ＳＴの下にはｎ型半導体領域ＮＲ１は形成されておらず、平面視でｎ型半導体領域ＮＲ１の周囲は素子分離領域ＳＴで囲まれており、ｎ型半導体領域ＮＲ１の底面はｎ型半導体領域ＮＲ２に接し、ｎ型半導体領域ＮＲ１の上面は絶縁層ＢＸに接し、ｎ型半導体領域ＮＲ１の側面は素子分離領域ＳＴに接している。
従って、ｐＭＩＳ形成領域１Ｂでは、半導体基板ＳＢの上面から所定の深さにわたってｎ型半導体領域ＮＲ１が形成され、ｎ型半導体領域ＮＲ１の下にｎ型半導体領域ＮＲ２が存在し、ｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在している。
一方、給電領域２Ｂでは、半導体基板ＳＢの表面に金属シリサイド層ＳＬ２が形成されており、金属シリサイド層ＳＬ２の下にｎ型半導体領域ＮＲ３があり、そのｎ型半導体領域ＮＲ３の下にｎ型半導体領域ＮＲ２があり、そのｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在している。ｎ型半導体領域ＮＲ３の底面の深さは、ｎ型半導体領域ＮＲ２の底面の深さよりも浅く、かつ、素子分離領域ＳＴの底面の深さよりも浅い。
ｎ型半導体領域ＮＲ２の深さは、素子分離領域ＳＴの深さよりも深い。すなわち、ｎ型半導体領域ＮＲ２の底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深い。つまり、ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように形成されるとともに、素子分離領域ＳＴの底面よりも深くなるように形成される。このため、ｎ型半導体領域ＮＲ２は、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢと給電領域２Ｂの半導体基板ＳＢに形成されるだけでなく、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に存在する素子分離領域ＳＴの下にも形成されている。また、ｎ型ウエルＮＷの底面の深さは、ｎ型半導体領域ＮＲ２の底面の深さよりも深いため、必然的に、素子分離領域ＳＴの底面の深さよりも深くなっている。
このため、ｐＭＩＳ形成領域１Ｂでは、絶縁層ＢＸの下の下にｎ型半導体領域ＮＲ１が存在し、ｎ型半導体領域ＮＲ１の下にｎ型半導体領域ＮＲ２が存在し、ｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在している。また、給電領域２Ｂにおいては、金属シリサイド層ＳＬ２の下にｎ型半導体領域ＮＲ３が存在し、ｎ型半導体領域ＮＲ３の下にｎ型半導体領域ＮＲ２が存在し、ｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在している。そして、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に存在する素子分離領域ＳＴの下には、ｎ型半導体領域ＮＲ２が存在し、更にその下にｎ型ウエルＮＷが存在している。このため、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ２と給電領域２Ｂのｎ型半導体領域ＮＲ２とは、素子分離領域ＳＴの下のｎ型半導体領域ＮＲ２を介して、連続的につながっている。すなわち、ｎ型半導体領域ＮＲ２は、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢから給電領域２Ｂの半導体基板ＳＢにかけて連続的に形成されている。従って、給電領域２Ｂの金属シリサイド層ＳＬ２は、ｎ型半導体領域ＮＲ２を介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に電気的に接続されている。給電領域２ＢのプラグＰＧ２は、給電領域２Ｂの金属シリサイド層ＳＬ２に接しているので、プラグＰＧ２は、金属シリサイド層ＳＬ２（給電領域２Ｂの金属シリサイド層ＳＬ２）およびｎ型半導体領域ＮＲ２を介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に電気的に接続されている。なお、ｎ型半導体領域ＮＲ２と金属シリサイド層ＳＬ２との間にｎ型半導体領域ＮＲ３が介在している場合は、プラグＰＧ２は、金属シリサイド層ＳＬ２（給電領域２Ｂの金属シリサイド層ＳＬ２）とｎ型半導体領域ＮＲ３とｎ型半導体領域ＮＲ２とを介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に電気的に接続される。
また、ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されるように形成され、ｐ型半導体領域ＰＲ１は、ｐ型半導体領域ＰＲ２に内包されるように形成されている。このため、ｐ型ウエルＰＷとｐ型半導体領域ＰＲ１との間には、ｐ型半導体領域ＰＲ２が介在している。また、ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されるように形成され、ｎ型半導体領域ＮＲ１は、ｎ型半導体領域ＮＲ２に内包されるように形成されている。このため、ｎ型ウエルＮＷとｎ型半導体領域ＮＲ１との間には、ｎ型半導体領域ＮＲ２が介在している。ｐ型半導体領域ＰＲ１，ＰＲ２，ＰＲ３おｎぞれぞれは、ｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ１、ｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ３のいずれとも接していない。また、ｎ型半導体領域ＮＲ１，ＮＲ２，ＮＲ３のぞれぞれは、ｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ１、ｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ３のいずれとも接していない。
一方、ｐ型ウエルＰＷとｎ型ウエルＮＷとは互いに隣接している。すなわち、ｐ型ウエルＰＷとｎ型ウエルＮＷとが接して、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間にｐｎ接合（ｐｎ接合面）が形成されている。ｐ型ウエルＰＷとｎ型ウエルＮＷとが接することにより形成されたｐｎ接合面は、素子分離領域のＳＴの下に存在している。
ｐ型半導体領域ＰＲ１は、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を調整（制御）するために設けられている。このため、ｐ型半導体領域ＰＲ１は、ｎチャネル型ＭＩＳＦＥＴＱｎが配置された活性領域（すなわちｎＭＩＳ形成領域１Ａの半導体層ＳＭ）の下に絶縁層ＢＸを介して配置されている。また、ｎ型半導体領域ＮＲ１は、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに形成されたｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を調整（制御）するために設けられている。このため、ｎ型半導体領域ＮＲ１は、ｐチャネル型ＭＩＳＦＥＴＱｐが配置された活性領域（ここではｐＭＩＳ形成領域１Ｂの半導体層ＳＭ）の下に絶縁層ＢＸを介して配置されている。ｐ型半導体領域ＰＲ１およびｎ型半導体領域ＮＲ１は、それぞれバックゲート領域とみなすこともでき、ｐ型半導体領域ＰＲ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのバックゲートとして機能することができ、ｎ型半導体領域ＮＲ１はｐチャネル型ＭＩＳＦＥＴＱｐのバックゲートとして機能することができる。
給電領域２Ａは、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢ（特にｐ型半導体領域ＰＲ１）に所望の電位（電圧）を供給するために半導体層ＳＭおよび絶縁層ＢＸを除去した領域である。給電領域２Ａにおいて、プラグＰＧ１から、金属シリサイド層ＳＬ２（およびｐ型半導体領域ＰＲ３）を介してｐ型半導体領域ＰＲ２に所望の電位（電圧）を供給できるようになっている。このため、給電領域２ＡのプラグＰＧ１から、金属シリサイド層ＳＬ２（給電領域２Ａの金属シリサイド層ＳＬ２）、ｐ型半導体領域ＰＲ３およびｐ型半導体領域ＰＲ２を経由して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に所望の電位（電圧）を供給することができる。ｐ型半導体領域ＰＲ１の電位（電圧）を制御することにより、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を調整（制御）することができる。
また、給電領域２Ｂは、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢ（特にｎ型半導体領域ＮＲ１）に所望の電位（電圧）を供給するために半導体層ＳＭおよび絶縁層ＢＸを除去した領域である。給電領域２Ｂにおいて、プラグＰＧ２から、金属シリサイド層ＳＬ２（およびｎ型半導体領域ＮＲ３）を介してｎ型半導体領域ＮＲ２に所望の電位（電圧）を供給できるようになっている。このため、給電領域２ＢのプラグＰＧ２から、金属シリサイド層ＳＬ２（給電領域２Ｂの金属シリサイド層ＳＬ２）、ｎ型半導体領域ＮＲ３およびｎ型半導体領域ＮＲ２を経由して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に所望の電位（電圧）を供給することができる。ｎ型半導体領域ＮＲ１の電位（電圧）を制御することにより、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに形成されたｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を調整（制御）することができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図６および図７は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図８〜図４５は、本実施の形態の半導体装置の製造工程中の要部平面図または要部断面図である。
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図６および図７は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図８〜図４５は、本実施の形態の半導体装置の製造工程中の要部平面図または要部断面図である。
図８〜図４５のうち、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２５、図２９、図３２、図３８、および図４２は、上記図１に相当する領域の平面図であり、理解を簡単にするために、一部の部材にハッチングを付してある。また、図８〜図４５のうち、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２６、図３０、図３３、図３５、図３９、および図４３は、上記図２に相当する領域の断面図であり、対応する平面図のＡ−Ａ線の断面図にほぼ対応している。また、図８〜図４５のうち、図２３、図２７、図３１、図３４、図３６、図４０、および図４４は、上記図３に相当する領域の断面図であり、対応する平面図のＢ−Ｂ線の断面図およびＣ−Ｃ線の断面図にほぼ対応している。また、図８〜図４５のうち、図２４、図２８、図３７、図４１、および図４５は、上記図５に相当する領域の断面図であり、対応する平面図のＤ−Ｄ線の断面図およびＥ−Ｅ線の断面図にほぼ対応している。
まず、図８に示されるように、ＳＯＩ基板１を用意する（図６のステップＳ１）。
ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００〜７５０μｍ程度とすることができる。絶縁層ＢＸは、例えば酸化シリコン膜であり、絶縁層ＢＸの厚みは、例えば膜厚１０〜５０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚みに比べて半導体層ＳＭの厚みは薄く、半導体層ＳＭの厚みは、例えば５〜２０ｎｍ程度とすることができる。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコン（Ｓｉ）の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板１を形成してもよい。貼り合わせ法では、例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコン（Ｓｉ）からなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカット（Ｓｍａｒｔ Ｃｕｔ）プロセスなどを用いて、ＳＯＩ基板１を製造することもできる。
なお、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板の上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
次に、図９および図１０に示されるように、ＳＯＩ基板１に素子分離領域ＳＴを形成する（図６のステップＳ２）。
なお、図９は、平面図であるが、素子分離領域ＳＴに太線の斜線のハッチングを付し、半導体層ＳＭにドットのハッチングを付してある。また、図１０は、図９のＡ−Ａ線の断面図にほぼ対応している。
ステップＳ１でＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、ステップＳ２で素子分離領域ＳＴを形成すると、半導体層ＳＭは、それぞれ素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画される。
素子分離領域ＳＴは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。具体的には、次のようにして素子分離領域ＳＴを形成することができる。
すなわち、まず、ＳＯＩ基板１上に、すなわちＳＯＩ基板１の半導体層ＳＭ上に、絶縁膜（例えば窒化シリコン膜）を形成してから、その絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニング（加工）することにより、窒化シリコン膜などからなるハードマスク層（図示せず）を形成する。それから、そのハードマスク層をエッチングマスクとして用いて、ＳＯＩ基板１をエッチング（好ましくはドライエッチング）することにより、ＳＯＩ基板１に素子分離溝ＴＲを形成する。素子分離溝ＴＲは、素子分離領域ＳＴ用の溝である。素子分離溝ＴＲは、半導体層ＳＭおよび絶縁層ＢＸを貫通し、素子分離溝ＴＲの底部が半導体基板ＳＢに到達している（すなわち半導体基板ＳＢの厚みの途中に素子分離溝ＴＲの底部が位置している）ため、素子分離溝ＴＲの底部では、半導体基板ＳＢが露出される。それから、ＳＯＩ基板１の主面上に、素子分離溝ＴＲを埋めるように、素子分離領域ＳＴ用の絶縁膜（例えば酸化シリコン膜）を形成してから、素子分離溝ＴＲの外部のその絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去し、その後、ハードマスク層を除去する。これにより、素子分離溝ＴＲに埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
素子分離領域ＳＴは、各素子、ここでは、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）間の干渉を防止するために形成される。素子分離領域ＳＴは、ＳＯＩ基板１の複数の活性領域同士を分離する不活性領域である。素子分離領域ＳＴによって平面的に囲まれた活性領域を構成する半導体層ＳＭに、以下に説明するようにＭＩＳＦＥＴが形成される。活性領域の平面視における形状は、素子分離領域ＳＴに囲まれることで規定されている。
素子分離領域ＳＴのうち、絶縁層ＢＸの下面から突出する部分の長さＴ１（寸法）は、例えば２５０〜３５０ｎｍ程度とすることができる。すなわち、素子分離領域ＳＴの底面は、絶縁層ＢＸの下面よりも、長さＴ１だけ深い位置にある。従って、長さＴ１は、絶縁層ＢＸの下面からの素子分離領域ＳＴの底面の深さとみなすこともできる。なお、長さＴ１は、図１０に示されている。
この段階では、ｎＭＩＳ形成領域１Ａ、ｐＭＩＳ形成領域１Ｂ、給電領域２Ａおよび給電領域２Ｂには、それぞれ、素子分離領域ＳＴで囲まれて区画された半導体層ＳＭが存在している。ｎＭＩＳ形成領域１Ａの半導体層ＳＭは、ｎチャネル型ＭＩＳＦＥＴＱｎを形成するための活性領域であり、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭは、ｎチャネル型ＭＩＳＦＥＴＱｎを形成するための活性領域である。ｎＭＩＳ形成領域１Ａの半導体層ＳＭ、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭ、給電領域２Ａの半導体層ＳＭ、および給電領域２Ｂの半導体層ＳＭのそれぞれの平面形状は、例えば矩形状とすることができる。なお、給電領域２Ａの半導体層ＳＭおよび絶縁層ＢＸと、給電領域２Ｂの半導体層ＳＭおよび絶縁層ＢＸとは、後述のステップＳ９で除去される。
次に、図１１および図１２に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｐ型ウエルＰＷをイオン注入により形成する（図６のステップＳ３）。
なお、図１１は、平面図であるが、フォトレジストパターンＲＰ１に太線の斜線のハッチングを付し、ｐ型ウエルＰＷが形成される平面領域に細線の斜線のハッチングを付してある。また、図１２は、図１１のＡ−Ａ線の断面図にほぼ対応している。
ステップＳ３において、ｐ型ウエルＰＷは、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより形成される。具体的には、まず、図１１および図１２に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターン（マスク層）ＲＰ１を形成する。フォトレジストパターンＲＰ１は、ｐ型ウエルＰＷ形成予定領域を露出し、かつ、他の領域（ｎ型ウエルＮＷ形成予定領域を含む）を覆うように形成される。すなわち、フォトレジストパターンＲＰ１は、ｐ型ウエルＰＷ形成予定領域を露出する開口部ＯＰ１を有している。開口部ＯＰ１は、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを内包している。それから、フォトレジストパターンＲＰ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、フォトレジストパターンＲＰ１の開口部ＯＰ１に整合して形成される。その後、フォトレジストパターンＲＰ１を除去する。このようにして、ステップＳ３でｐ型ウエルＰＷが形成される。ｐ型ウエルＰＷは、ｐ型半導体領域とみなすこともできる。
また、ステップＳ３でｐ型ウエルＰＷを形成するイオン注入を行う際に、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａの半導体層ＳＭにも、ｐ型不純物がイオン注入され得る。これにより、ｎＭＩＳ形成領域１Ａの半導体層ＳＭ全体がｐ型ウエル領域となり得る。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｐ型ウエルＰＷの底面の深さＴ２は、例えば２０００〜２５００ｎｍ程度とすることができる。なお、深さＴ２は、図１２に示されている。ここで、深さＴ２は、上記長さＴ１よりも大きい（Ｔ２＞Ｔ１）。また、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）は、例えば１×１０１６〜５×１０１７／ｃｍ３程度とすることができる。
次に、図１３および図１４に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｎ型ウエルＮＷをイオン注入により形成する（図６のステップＳ４）。
なお、図１３は、平面図であるが、フォトレジストパターンＲＰ２に太線の斜線のハッチングを付し、ｎ型ウエルＮＷが形成される平面領域に細線の斜線のハッチングを付してある。また、図１４は、図１３のＡ−Ａ線の断面図にほぼ対応している。
ステップＳ４において、ｎ型ウエルＮＷは、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成される。具体的には、まず、図１３および図１４に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターン（マスク層）ＲＰ２を形成する。フォトレジストパターンＲＰ２は、ｎ型ウエルＮＷ形成予定領域を露出し、かつ、他の領域（ｐ型ウエルＰＷ形成領域を含む）を覆うように形成される。すなわち、フォトレジストパターンＲＰ２は、ｎ型ウエルＮＷ形成予定領域を露出する開口部ＯＰ２を有している。開口部ＯＰ２は、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを内包している。それから、フォトレジストパターンＲＰ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型ウエルＮＷを形成する。ｎ型ウエルＮＷは、フォトレジストパターンＲＰ２の開口部ＯＰ２に整合して形成される。その後、フォトレジストパターンＲＰ２を除去する。このようにして、ステップＳ４でｎ型ウエルＮＷが形成される。ｎ型ウエルＮＷは、ｎ型半導体領域とみなすこともできる。
また、ステップＳ４でｎ型ウエルＮＷを形成するイオン注入を行う際に、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂの半導体層ＳＭにも、ｐ型不純物がイオン注入され得る。これにより、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭ全体がｎ型ウエル領域となり得る。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｎ型ウエルＮＷの底面の深さＴ３は、例えば２０００〜２５００ｎｍ程度とすることができる。なお、深さＴ３は、図１４に示されている。ここで、深さＴ３は、上記長さＴ１よりも大きい（Ｔ３＞Ｔ１）。また、ｎ型ウエルｎＷの不純物濃度（ｎ型不純物濃度）は、例えば１×１０１６〜５×１０１７／ｃｍ３程度とすることができる。
なお、ここでは、先にステップＳ３でイオン注入によりｐ型ウエルＰＷを形成してから、ステップＳ４でイオン注入によりｎ型ウエルＮＷを形成する場合について説明したが、他の形態として、先にステップＳ４でイオン注入によりｎ型ウエルＮＷを形成してから、ステップＳ３でイオン注入によりｐ型ウエルＰＷを形成してもよい。
ｐ型ウエルＰＷおよびｎ型ウエルＮＷは、それぞれ、ＳＯＩ基板１の半導体基板ＳＢ内に形成され、半導体基板ＳＢの上面から所定の深さにわたって形成される。ｐ型ウエルＰＷおよびｎ型ウエルＮＷのそれぞれの深さは、素子分離領域ＳＴの深さよりも深い。すなわち、ｐ型ウエルＰＷおよびｎ型ウエルＮＷのそれぞれの底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深い。ｐ型ウエルＰＷは、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように形成され、ｎ型ウエルＮＷは、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように形成される。半導体基板ＳＢにおいて、ｐ型ウエルＰＷとｎ型ウエルＮＷとは、互いに隣接して形成されるが、ｐ型ウエルＰＷとｎ型ウエルＮＷとの境界（すなわちｐ型ウエルＰＷとｎ型ウエルＮＷとの間に形成されるｐｎ接合面）は、素子分離領域ＳＴの下に配置される。ｐ型ウエルＰＷの深さと、ｎ型ウエルＮＷの深さとは、ほぼ同じとすることができる。すなわち、ｐ型ウエルＰＷの底面の深さ位置と、ｎ型ウエルＮＷの底面の深さ位置とは、ほぼ同じとすることができる。
ｐ型ウエルＰＷの深さは素子分離領域ＳＴの深さよりも深いため、ｐ型ウエルＰＷは、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａの半導体基板ＳＢだけでなく、素子分離領域ＳＴの下の半導体基板ＳＢにも形成されている。このため、半導体基板ＳＢにおいて、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に存在する素子分離領域ＳＴの下にもｐ型ウエルＰＷが形成されている。
また、ｎ型ウエルＮＷの深さは素子分離領域ＳＴの深さよりも深いため、ｎ型ウエルＮＷは、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂの半導体基板ＳＢだけでなく、素子分離領域ＳＴの下の半導体基板ＳＢにも形成されている。このため、半導体基板ＳＢにおいて、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に存在する素子分離領域ＳＴの下にもｎ型ウエルＮＷが形成されている。
次に、図１５および図１６に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｐ型半導体領域ＰＲ２をイオン注入により形成する（図６のステップＳ５）。
なお、図１５は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付し、ｐ型半導体領域ＰＲ２が形成される平面領域に細線の斜線のハッチングを付してある。また、図１６は、図１５のＡ−Ａ線の断面図にほぼ対応している。
ステップＳ５において、ｐ型半導体領域ＰＲ２は、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより形成される。具体的には、まず、図１５および図１６に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターン（マスク層）ＲＰ３を形成する。フォトレジストパターンＲＰ３は、ｐ型半導体領域ＰＲ２形成予定領域を露出し、かつ、他の領域（ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含む）を覆うように形成される。すなわち、フォトレジストパターンＲＰ３は、ｐ型半導体領域ＰＲ２形成予定領域を露出する開口部ＯＰ３を有している。開口部ＯＰ３は、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを内包している。それから、フォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ２を形成する。ｐ型半導体領域ＰＲ２は、フォトレジストパターンＲＰ３の開口部ＯＰ３に整合して形成される。
ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ型半導体領域ＰＲ２の抵抗率（比抵抗）は、ｐ型ウエルＰＷの抵抗率よりも低くなる。
ｐ型半導体領域ＰＲ２は、ＳＯＩ基板１の半導体基板ＳＢ内に形成され、半導体基板ＳＢの上面から所定の深さにわたって形成される。ｐ型半導体領域ＰＲ２の深さは、ｐ型ウエルＰＷの深さよりも浅く、かつ、素子分離領域ＳＴの深さよりも深い。すなわち、ｐ型半導体領域ＰＲ２の底面の深さ位置は、ｐ型ウエルＰＷの底面の深さ位置よりも浅く、かつ、素子分離領域ＳＴの底面の深さ位置よりも深い。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｐ型半導体領域ＰＲ２の底面の深さＴ４は、例えば１０００〜１５００ｎｍ程度とすることができる。なお、深さＴ４は、図１６に示されている。ここで、深さＴ４は、上記長さＴ１よりも大きく、かつ上記深さＴ２よりも小さい（Ｔ１＜Ｔ４＜Ｔ２）。また、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）よりも高く、例えば５×１０１７〜１×１０１８／ｃｍ３程度とすることができる。
ｐ型半導体領域ＰＲ２の深さをｐ型ウエルＰＷの深さよりも浅くするため、ステップＳ５のイオン注入では、ステップＳ３よりも、注入深さを浅く設定する必要がある。これは、例えば、ステップＳ５のイオン注入の注入エネルギーを、ステップＳ３のイオン注入の注入エネルギーよりも小さくすることなどにより、実現することができる。
ｐ型半導体領域ＰＲ２の深さは、ｐ型ウエルＰＷの深さよりも浅く、かつ、素子分離領域ＳＴの深さよりも深いため、ｐ型半導体領域ＰＲ２は、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａの半導体基板ＳＢだけでなく、素子分離領域ＳＴの下の半導体基板ＳＢにも形成される。このため、半導体基板ＳＢにおいて、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に存在する素子分離領域ＳＴの下にもｐ型半導体領域ＰＲ２が形成され、そのｐ型半導体領域ＰＲ２の下にはｐ型ウエルＰＷが存在している。
ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されるように形成される。このため、ｐ型半導体領域ＰＲ２の底面全体がｐ型ウエルＰＷに接し、ｐ型半導体領域ＰＲ２の側面は、素子分離領域ＳＴに接する部分を除き、ｐ型ウエルＰＷに接している。すなわち、ｐ型半導体領域ＰＲ２の底面と側面は、素子分離領域ＳＴに接する部分を除き、ｐ型ウエルＰＷに囲まれている。ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されるように形成されるため、平面視においてｐ型半導体領域ＰＲ２がｐ型ウエルＰＷに内包されるとともに、ｐ型半導体領域ＰＲ２の底面はｐ型ウエルＰＷの底面よりも浅い位置にある。但し、ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように形成される。
ＳＯＩ基板１の半導体基板ＳＢにおいて、ステップＳ５でｐ型不純物がイオン注入されてｐ型半導体領域ＰＲ２が形成される平面領域は、ステップＳ３でｐ型不純物がイオン注入されてｐ型ウエルＰＷが形成された平面領域に内包されている。これを実現するために、フォトレジストパターンＲＰ３の開口部ＯＰ３の平面寸法（平面積）は、上記フォトレジストパターンＲＰ１の開口部ＯＰ１の平面寸法（平面積）よりも小さくなっている。そして、フォトレジストパターンＲＰ３とフォトレジストパターンＲＰ１とを重ねた場合を仮定したときに、平面視において、フォトレジストパターンＲＰ３の開口部ＯＰ３は、フォトレジストパターンＲＰ１の開口部ＯＰ１に内包される。更に、上述のようにｐ型半導体領域ＰＲ２をｐ型ウエルＰＷよりも浅く形成することで、ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されることになる。
次に、図１７および図１８に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｐ型半導体領域ＰＲ１ａをイオン注入により形成する（図６のステップＳ６）。
なお、図１７は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付し、ｐ型半導体領域ＰＲ１ａが形成される平面領域に細線の斜線のハッチングを付してある。また、図１８は、図１７のＡ−Ａ線の断面図にほぼ対応している。
ｐ型半導体領域ＰＲ２の深さは、素子分離領域ＳＴの深さよりも深かったが、ｐ型半導体領域ＰＲ１ａの深さは、素子分離領域ＳＴの深さよりも浅くする。すなわち、ｐ型半導体領域ＰＲ２の底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深かったが、ｐ型半導体領域ＰＲ１ａの底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも浅くする。このため、ステップＳ６のイオン注入では、ステップＳ５のイオン注入よりも、注入深さを浅く設定する必要がある。これは、例えば、ステップＳ６のイオン注入の注入エネルギーを、ステップＳ５のイオン注入の注入エネルギーよりも小さくすることなどにより、実現することができる。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｐ型半導体領域ＰＲ１ａの底面の深さＴ５は、例えば５０〜１５０ｎｍ程度とすることができる。なお、深さＴ５は、図１８に示されている。ここで、深さＴ５は、上記長さＴ１よりも小さく、上記深さＴ２よりも小さく、かつ、上記深さＴ４よりも小さい（Ｔ５＜Ｔ１、Ｔ５＜Ｔ２かつＴ５＜Ｔ４）。また、ｐ型半導体領域ＰＲ１ａの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）よりも高く、例えば２×１０１８〜１×１０２０／ｃｍ３程度とすることができる。
ステップＳ６において、ｐ型半導体領域ＰＲ１ａは、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより形成される。具体的には、図１７および図１８に示されるように、ＳＯＩ基板１の主面上に上記ステップＳ５で使用したフォトレジストパターンＲＰ３が形成されている状態で、そのフォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ１ａを形成する。すなわち、同じフォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ステップＳ５のイオン注入とステップＳ６のイオン注入とを行うことができる。ステップＳ５のイオン注入とステップＳ６のイオン注入とを行った後に、フォトレジストパターンＲＰ３は除去される。
上述のように、ｐ型半導体領域ＰＲ１ａとｐ型半導体領域ＰＲ２とは、同じフォトレジストパターンＲＰ３をマスクとして用いて、異なるイオン注入によって形成し、ｐ型半導体領域ＰＲ２は素子分離領域ＳＴよりも深く、ｐ型半導体領域ＰＲ１ａは素子分離領域ＳＴよりも浅く形成する。このため、ｐ型半導体領域ＰＲ１ａは、平面視において、ｐ型半導体領域ＰＲ２が形成されている領域のうち、素子分離領域ＳＴが形成されていない領域に形成される。フォトレジストパターンＲＰ３の開口部ＯＰ３は、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを内包しているため、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａにおける半導体基板ＳＢの表層部分にｐ型半導体領域ＰＲ１ａが形成される。
ｐ型半導体領域ＰＲ１ａは、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａにおける半導体基板ＳＢの表層部分に形成されるため、ｎＭＩＳ形成領域１Ａにおいて、ｐ型半導体領域ＰＲ２の上部（表層部）にｐ型半導体領域ＰＲ１ａが形成され、給電領域２Ａにおいて、ｐ型半導体領域ＰＲ２の上部（表層部）にｐ型半導体領域ＰＲ１ａが形成されることになる。ｐ型半導体領域ＰＲ１ａは、素子分離領域ＳＴよりも浅く形成されるため、素子分離領域ＳＴの下にはｐ型半導体領域ＰＲ１ａは形成されない。このため、ｎＭＩＳ形成領域１Ａに形成されたｐ型半導体領域ＰＲ１ａと給電領域２Ａに形成されたｐ型半導体領域ＰＲ１ａとは、繋がっておらず、素子分離領域ＳＴによって分離されている。
ここで、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａを、符号ＰＲ１を付してｐ型半導体領域ＰＲ１と称し、給電領域２Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａを、符号ＰＲ３を付してｐ型半導体領域ＰＲ３と称する。すなわち、ステップＳ６では、同じイオン注入工程により、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢにｐ型半導体領域ＰＲ１が形成され、給電領域２Ａの半導体基板ＳＢにｐ型半導体領域ＰＲ３が形成される。
ｐ型半導体領域ＰＲ１ａ（すなわちｐ型半導体領域ＰＲ１，ＰＲ３）の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ型半導体領域ＰＲ１ａ（すなわちｐ型半導体領域ＰＲ１，ＰＲ３）の抵抗率は、ｐ型半導体領域ＰＲ２の抵抗率よりも低い。ｐ型半導体領域ＰＲ１の不純物濃度（ｐ型不純物濃度）とｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）とは、ほぼ同程度である。
平面視でｐ型半導体領域ＰＲ１の周囲は素子分離領域ＳＴで囲まれており、ｐ型半導体領域ＰＲ１の側面は素子分離領域ＳＴに接し、ｐ型半導体領域ＰＲ１の上面は絶縁層ＢＸに接し、ｐ型半導体領域ＰＲ１の底面はｐ型半導体領域ＰＲ２に接している。すなわち、ｐ型半導体領域ＰＲ１の側面は素子分離領域ＳＴによって囲まれており、ｐ型半導体領域ＰＲ１の底面はｐ型半導体領域ＰＲ２で覆われている。また、平面視でｐ型半導体領域ＰＲ３の周囲は素子分離領域ＳＴで囲まれており、ｐ型半導体領域ＰＲ３の側面は素子分離領域ＳＴに接し、ｐ型半導体領域ＰＲ１の上面は絶縁層ＢＸに接し、ｐ型半導体領域ＰＲ３の底面はｐ型半導体領域ＰＲ２に接している。すなわち、ｐ型半導体領域ＰＲ３の側面は素子分離領域ＳＴによって囲まれており、ｐ型半導体領域ＰＲ３の底面はｐ型半導体領域ＰＲ２で覆われている。ｐ型半導体領域ＰＲ１の底面の深さ位置と、ｐ型半導体領域ＰＲ３の底面の深さ位置とは、ほぼ同じであるが、上述のように、素子分離領域ＳＴの底面の深さ位置よりも浅い。
ステップＳ３，Ｓ５，Ｓ６でｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ２、およびｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）を形成すると、ｎＭＩＳ形成領域１Ａでは、半導体基板ＳＢの表層部分にｐ型半導体領域ＰＲ１が形成され、そのｐ型半導体領域ＰＲ１の下にｐ型半導体領域ＰＲ２が存在し、そのｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在した状態になる。また、給電領域２Ａでは、半導体基板ＳＢの表層部分にｐ型半導体領域ＰＲ３が形成され、そのｐ型半導体領域ＰＲ３の下にｐ型半導体領域ＰＲ２が存在し、そのｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在した状態になる。また、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に存在する素子分離領域ＳＴの下には、ｐ型半導体領域ＰＲ２が存在し、そのｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが存在した状態になる。
次に、図１９および図２０に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｎ型半導体領域ＮＲ２をイオン注入により形成する（図６のステップＳ７）。
なお、図１９は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付し、ｎ型半導体領域ＮＲ２が形成される平面領域に細線の斜線のハッチングを付してある。また、図２０は、図１９のＡ−Ａ線の断面図にほぼ対応している。
ステップＳ７において、ｎ型半導体領域ＮＲ２は、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成される。具体的には、まず、図１９および図２０に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターン（マスク層）ＲＰ４を形成する。フォトレジストパターンＲＰ４は、ｎ型半導体領域ＮＲ２形成予定領域を露出し、かつ、他の領域（ｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含む）を覆うように形成される。すなわち、フォトレジストパターンＲＰ４は、ｎ型半導体領域ＮＲ２形成予定領域を露出する開口部ＯＰ４を有している。開口部ＯＰ４は、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを内包している。それから、フォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ２を形成する。ｎ型半導体領域ＮＲ２は、フォトレジストパターンＲＰ４の開口部ＯＰ４に整合して形成される。
ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）は、ｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）よりも高い。このため、ｎ型半導体領域ＮＲ２の抵抗率（比抵抗）は、ｎ型ウエルＮＷの抵抗率よりも低い。
ｎ型半導体領域ＮＲ２は、ＳＯＩ基板１の半導体基板ＳＢ内に形成され、半導体基板ＳＢの上面から所定の深さにわたって形成される。ｎ型半導体領域ＮＲ２の深さは、ｎ型ウエルＮＷの深さよりも浅く、かつ、素子分離領域ＳＴの深さよりも深い。すなわち、ｎ型半導体領域ＮＲ２の底面の深さ位置は、ｎ型ウエルＮＷの底面の深さ位置よりも浅く、かつ、素子分離領域ＳＴの底面の深さ位置よりも深い。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｎ型半導体領域ＮＲ２の底面の深さＴ６は、例えば１０００〜１５００ｎｍ程度とすることができる。なお、深さＴ６は、図２０に示されている。ここで、深さＴ６は、上記長さＴ１よりも大きく、かつ上記深さＴ３よりも小さい（Ｔ１＜Ｔ６＜Ｔ３）。また、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）は、ｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）よりも高く、例えば５×１０１７〜１×１０１８／ｃｍ３程度とすることができる。
ｎ型半導体領域ＮＲ２の深さをｎ型ウエルＮＷの深さよりも浅くするため、ステップＳ７のイオン注入では、ステップＳ４よりも、注入深さを浅く設定する必要がある。これは、例えば、ステップＳ７のイオン注入の注入エネルギーを、ステップＳ４のイオン注入の注入エネルギーよりも小さくすることなどにより、実現することができる。
ｎ型半導体領域ＮＲ２の深さは、ｎ型ウエルＮＷの深さよりも浅く、かつ、素子分離領域ＳＴの深さよりも深いため、ｎ型半導体領域ＮＲ２は、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂの半導体基板ＳＢだけでなく、素子分離領域ＳＴの下の半導体基板ＳＢにも形成される。このため、半導体基板ＳＢにおいて、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に存在する素子分離領域ＳＴの下にもｎ型半導体領域ＮＲ２が形成され、そのｎ型半導体領域ＮＲ２の下にはｎ型ウエルＮＷが存在している。
ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されるように形成される。このため、ｎ型半導体領域ＮＲ２の底面全体がｎ型ウエルＮＷに接し、ｎ型半導体領域ＮＲ２の側面は、素子分離領域ＳＴに接する部分を除き、ｎ型ウエルＮＷに接している。すなわち、ｎ型半導体領域ＮＲ２の底面と側面は、素子分離領域ＳＴに接する部分を除き、ｎ型ウエルＮＷに囲まれている。ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されるように形成されるため、平面視においてｎ型半導体領域ＮＲ２がｎ型ウエルＮＷに内包されるとともに、ｎ型半導体領域ＮＲ２の底面はｎ型ウエルＮＷの底面よりも浅い位置にある。但し、ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように形成される。
ＳＯＩ基板１の半導体基板ＳＢにおいて、ステップＳ７でｎ型不純物がイオン注入されてｎ型半導体領域ＮＲ２が形成される平面領域は、ステップＳ４でｎ型不純物がイオン注入されてｎ型ウエルＮＷが形成された平面領域に内包されている。これを実現するために、フォトレジストパターンＲＰ４の開口部ＯＰ４の平面寸法（平面積）は、上記フォトレジストパターンＲＰ２の開口部ＯＰ２の平面寸法（平面積）よりも小さくなっている。そして、フォトレジストパターンＲＰ４とフォトレジストパターンＲＰ２とを重ねた場合を仮定したときに、平面視において、フォトレジストパターンＲＰ４の開口部ＯＰ４は、フォトレジストパターンＲＰ２の開口部ＯＰ２に内包される。更に、上述のようにｎ型半導体領域ＮＲ２をｎ型ウエルＮＷよりも浅く形成することで、ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されることになる。
次に、図２１〜図２４に示されるように、ＳＯＩ基板１の半導体基板ＳＢにｎ型半導体領域ＮＲ１ａをイオン注入により形成する（図６のステップＳ８）。
なお、図２１は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付し、ｎ型半導体領域ＮＲ１ａが形成される平面領域に細線の斜線のハッチングを付してある。また、図２２は、図２１のＡ−Ａ線の断面図にほぼ対応し、図２３は、図２１のＢ−Ｂ線の断面図（図２３の左側）および図２１のＣ−Ｃ線の断面図（図２３の右側）にほぼ対応し、図２４は、図２１のＤ−Ｄ線の断面図（図２４の左側）および図２１のＥ−Ｅ線の断面図（図２４の右側）にほぼ対応している。
ｎ型半導体領域ＮＲ２の深さは、素子分離領域ＳＴの深さよりも深かったが、ｎ型半導体領域ＮＲ１ａの深さは、素子分離領域ＳＴの深さよりも浅くする。すなわち、ｎ型半導体領域ＮＲ２の底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも深かったが、ｎ型半導体領域ＮＲ１ａの底面の深さ位置は、素子分離領域ＳＴの底面の深さ位置よりも浅くする。このため、ステップＳ８のイオン注入では、ステップＳ７のイオン注入よりも、注入深さを浅く設定する必要がある。これは、例えば、ステップＳ８のイオン注入の注入エネルギーを、ステップＳ７のイオン注入の注入エネルギーよりも小さくすることなどにより、実現することができる。
絶縁層ＢＸの下面（すなわち半導体基板ＳＢの上面）からのｎ型半導体領域ＮＲ１ａの底面の深さＴ７は、例えば５０〜１５０ｎｍ程度とすることができる。なお、深さＴ７は、図２２に示されている。ここで、深さＴ７は、上記長さＴ１よりも小さく、上記深さＴ３よりも小さく、かつ、上記深さＴ６よりも小さい（Ｔ７＜Ｔ１、Ｔ７＜Ｔ３かつＴ７＜Ｔ６）。また、ｎ型半導体領域ＮＲ１ａの不純物濃度（ｐ型不純物濃度）は、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）よりも高く、例えば２×１０１８〜１×１０２０／ｃｍ３程度とすることができる。
ステップＳ８において、ｎ型半導体領域ＮＲ１ａは、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成される。具体的には、図２１〜図２４に示されるように、ＳＯＩ基板１の主面上に、上記ステップＳ７で使用したフォトレジストパターンＲＰ４が形成されている状態で、そのフォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ１ａを形成する。すなわち、同じフォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ステップＳ７のイオン注入とステップＳ８のイオン注入とを行うことができる。ステップＳ７のイオン注入とステップＳ８のイオン注入とを行った後に、フォトレジストパターンＲＰ４は除去される。
上述のように、ｎ型半導体領域ＮＲ１ａとｎ型半導体領域ＮＲ２とは、同じフォトレジストパターンＲＰ４をマスクとして用いて、異なるイオン注入によって形成し、ｎ型半導体領域ＮＲ２は素子分離領域ＳＴよりも深く、ｎ型半導体領域ＮＲ１ａは素子分離領域ＳＴよりも浅く形成する。このため、ｎ型半導体領域ＮＲ１ａは、平面視において、ｎ型半導体領域ＮＲ２が形成されている領域のうち、素子分離領域ＳＴが形成されていない領域に形成される。フォトレジストパターンＲＰ４の開口部ＯＰ４は、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを内包しているため、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂにおける半導体基板ＳＢの表層部分にｎ型半導体領域ＮＲ１ａが形成される。
ｎ型半導体領域ＮＲ１ａは、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂにおける半導体基板ＳＢの表層部分に形成されるため、ｐＭＩＳ形成領域１Ｂにおいて、ｎ型半導体領域ＮＲ２の上部（表層部）にｎ型半導体領域ＮＲ１ａが形成され、給電領域２Ｂにおいて、ｎ型半導体領域ＮＲ２の上部（表層部）にｎ型半導体領域ＮＲ１ａが形成されることになる。ｎ型半導体領域ＮＲ１ａは、素子分離領域ＳＴよりも浅く形成されるため、素子分離領域ＳＴの下にはｎ型半導体領域ＮＲ１ａは形成されない。このため、ｐＭＩＳ形成領域１Ｂに形成されたｎ型半導体領域ＮＲ１ａと給電領域２Ｂに形成されたｎ型半導体領域ＮＲ１ａとは、繋がっておらず、素子分離領域ＳＴによって分離されている。
ここで、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａを、符号ＮＲ１を付してｎ型半導体領域ＮＲ１と称し、給電領域２Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａを、符号ＮＲ３を付してｎ型半導体領域ＮＲ３と称する。すなわち、ステップＳ８では、同じイオン注入工程により、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢにｎ型半導体領域ＮＲ１が形成され、給電領域２Ｂの半導体基板ＳＢにｎ型半導体領域ＮＲ３が形成される。
ｎ型半導体領域ＮＲ１ａ（すなわちｎ型半導体領域ＮＲ１，ＮＲ３）の不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）よりも高い。このため、ｎ型半導体領域ＮＲ１ａ（すなわちｎ型半導体領域ＮＲ１，ＮＲ３）の抵抗率は、ｎ型半導体領域ＮＲ２の抵抗率よりも低い。ｎ型半導体領域ＮＲ１の不純物濃度（ｎ型不純物濃度）とｎ型半導体領域ＮＲ３の不純物濃度（ｎ型不純物濃度）とは、ほぼ同程度である。
平面視でｎ型半導体領域ＮＲ１の周囲は素子分離領域ＳＴで囲まれており、ｎ型半導体領域ＮＲ１の側面は素子分離領域ＳＴに接し、ｎ型半導体領域ＮＲ１の上面は絶縁層ＢＸに接し、ｎ型半導体領域ＮＲ１の底面はｎ型半導体領域ＮＲ２に接している。すなわち、ｎ型半導体領域ＮＲ１の側面は素子分離領域ＳＴによって囲まれており、ｎ型半導体領域ＮＲ１の底面はｎ型半導体領域ＮＲ２で覆われている。また、平面視でｎ型半導体領域ＮＲ３の周囲は素子分離領域ＳＴで囲まれており、ｎ型半導体領域ＮＲ３の側面は素子分離領域ＳＴに接し、ｎ型半導体領域ＮＲ１の上面は絶縁層ＢＸに接し、ｎ型半導体領域ＮＲ３の底面はｎ型半導体領域ＮＲ２に接している。すなわち、ｎ型半導体領域ＮＲ３の側面は素子分離領域ＳＴによって囲まれており、ｎ型半導体領域ＮＲ３の底面はｎ型半導体領域ＮＲ２で覆われている。ｎ型半導体領域ＮＲ１の底面の深さ位置と、ｎ型半導体領域ＮＲ３の底面の深さ位置とは、ほぼ同じであるが、上述のように、素子分離領域ＳＴの底面の深さ位置よりも浅い。
ステップＳ４，Ｓ７，Ｓ８でｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）を形成すると、ｐＭＩＳ形成領域１Ｂでは、半導体基板ＳＢの表層部分にｎ型半導体領域ＮＲ１が形成され、そのｎ型半導体領域ＮＲ１の下にｎ型半導体領域ＮＲ２が存在し、そのｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在した状態になる。また、給電領域２Ｂでは、半導体基板ＳＢの表層部分にｎ型半導体領域ＮＲ３が形成され、そのｎ型半導体領域ＮＲ３の下にｎ型半導体領域ＮＲ２が存在し、そのｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在した状態になる。また、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に存在する素子分離領域ＳＴの下には、ｎ型半導体領域ＮＲ２が存在し、そのｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが存在した状態になる。
なお、ここでは、ステップＳ５，Ｓ６でｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成してから、ステップＳ７，Ｓ８でｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１ａを形成した場合について説明した。他の形態として、ステップＳ７，Ｓ８でｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１ａを形成してから、ステップＳ５，Ｓ６でｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成することもできる。
次に、図２５〜図２８に示されるように、給電領域２Ａ，２Ｂの半導体層ＳＭおよび絶縁層ＢＸを除去する（図７のステップＳ９）。
なお、図２５は、平面図であるが、素子分離領域ＳＴに太線の斜線のハッチングを付し、半導体層ＳＭにドットのハッチングを付し、半導体基板ＳＢの露出領域に細線の斜線のハッチングを付してある。また、図２６は、図２５のＡ−Ａ線の断面図にほぼ対応し、図２７は、図２５のＢ−Ｂ線の断面図（図２７の左側）および図２５のＣ−Ｃ線の断面図（図２７の右側）にほぼ対応し、図２８は、図２５のＤ−Ｄ線の断面図（図２８の左側）および図２５のＥ−Ｅ線の断面図（図２８の右側）にほぼ対応している。
ステップＳ９は、例えば次のようにして行うことができる。すなわち、給電領域２Ａ，２Ｂを露出し、それ以外の領域を覆うようなフォトレジスト層（図示せず）を、フォトリソグラフィ法を用いてＳＯＩ基板１の主面上に形成してから、そのフォトレジスト層をエッチングマスクとして用いて、給電領域２Ａ，２Ｂの半導体層ＳＭおよび絶縁層ＢＸをエッチングして除去する。その後、そのフォトレジスト層は除去する。これにより、図２５〜図２８に示されるように、ＳＯＩ基板１において、給電領域２Ａ，２Ｂの半導体層ＳＭおよび絶縁層ＢＸを選択的に除去することができる。給電領域２Ａ，２Ｂでは、半導体層ＳＭおよび絶縁層ＢＸが除去されたことで、半導体基板ＳＢ（の上面）が露出される。具体的には、給電領域２Ａでは、ｐ型半導体領域ＰＲ３の表面（上面）が露出され、給電領域２Ｂでは、ｎ型半導体領域ＮＲ３の表面（上面）が露出される。
また、本実施の形態では、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）をそれぞれイオン注入で形成してから、ステップＳ９で給電領域２Ａ，２Ｂの半導体層ＳＭおよび絶縁層ＢＸを除去している。他の形態として、ステップＳ２で素子分離領域ＳＴを形成した後に、ステップＳ９を行って給電領域２Ａ，２Ｂの半導体層ＳＭおよび絶縁層ＢＸを除去してから、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）をそれぞれイオン注入で形成することもできる。
また、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ１ａ、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａを形成するための各イオン注入は、ステップＳ２で素子分離領域ＳＴを形成した後で、かつ、後述のステップＳ１０，Ｓ１１でＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を形成する前に行う必要がある。また、ステップＳ９は、ステップＳ２で素子分離領域ＳＴを形成した後で、かつ、後述のステップＳ１０，Ｓ１１でＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を形成する前に行う必要がある。
次に、図２９〜図３１に示されるように、ｎＭＩＳ形成領域１Ａにおける半導体層ＳＭ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥ１を形成し、ｐＭＩＳ形成領域１Ｂにおける半導体層ＳＭ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥ２を形成する（図７のステップＳ１０）。
なお、図２９は、平面図であるが、ゲート電極ＧＥ１，ＧＥ２に細線の斜線のハッチングを付してある。また、図３０は、図２９のＡ−Ａ線の断面図にほぼ対応し、図３１は、図２９のＢ−Ｂ線の断面図（図３１の左側）および図２９のＣ−Ｃ線の断面図（図３１の右側）にほぼ対応している。
ステップＳ１０は、具体的には、例えば次のようにして行うことができる。
すなわち、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどによりＳＯＩ基板１の表面（主面）を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体層ＳＭの表面に、ゲート絶縁膜ＧＩ用の絶縁膜を形成する。この際、給電領域２Ａ，２Ｂで露出する半導体基板ＳＢの表面にも、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂに形成されたゲート絶縁膜ＧＩ用の絶縁膜に相当する絶縁膜が形成され得る。ゲート絶縁膜ＧＩ用の絶縁膜は、例えば酸化シリコン膜を用いることができ、熱酸化法などにより形成することができる。また、このゲート絶縁膜ＧＩ用の絶縁膜を、ＣＶＤ法などを用いて酸化シリコン膜を堆積することにより形成することも可能であり、また、酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよく、あるいは、ゲート絶縁膜ＧＩ用の絶縁膜として、窒化シリコンよりも誘電率が高い高誘電率膜（ｈｉｇｈ−ｋ膜）を用いてもよい。
それから、ＳＯＩ基板１の主面上に、すなわちゲート絶縁膜ＧＩ用の絶縁膜上に、ゲート電極用の導電膜（例えばポリシリコン膜）を形成する。それから、そのゲート電極用の導電膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜（ゲート電極用の導電膜）からなるゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａに形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂに形成される。ゲート電極ＧＥ１と半導体層ＳＭとの間には、ゲート絶縁膜ＧＩ用の絶縁膜が残存し、これがｎチャネル型ＭＩＳＦＥＴＱｎ用のゲート絶縁膜ＧＩとなり、ゲート電極ＧＥ２と半導体層ＳＭとの間には、ゲート絶縁膜ＧＩ用の絶縁膜が残存し、これがｐチャネル型ＭＩＳＦＥＴＱｐ用のゲート絶縁膜ＧＩとなる。このため、ゲート電極ＧＥ１は、半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成され、ゲート電極ＧＥ２は、半導体層ＳＭ上にゲート絶縁膜ＧＩを介して形成された状態となる。このようにして、ステップＳ１０でゲート電極ＧＥ１，ＧＥ２が形成される。
また、ゲート絶縁膜ＧＩ用の絶縁膜のうち、ゲート電極（ＧＥ１，ＧＥ２）で覆われた部分が残存してゲート絶縁膜ＧＩとなるが、ゲート電極（ＧＥ１，ＧＥ２）で覆われた部分以外は、ゲート電極用の導電膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
また、ゲート電極用の導電膜をパターニングしてゲート電極ＧＥ１，ＧＥ２を形成する際に、給電領域２Ａ，２Ｂに形成されていたゲート電極用の導電膜やゲート絶縁膜ＧＩ用の絶縁膜も除去され得る。
次に、図３２〜図３４に示されるように、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにｎチャネル型ＭＩＳＦＥＴＱｎ用のソース・ドレイン領域ＳＤ１を形成し、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにｐチャネル型ＭＩＳＦＥＴＱｐ用のソース・ドレイン領域ＳＤ２を形成する（図７のステップＳ１１）。
なお、図３２は、平面図であるが、ソース・ドレイン領域ＳＤ１，ＳＤ２が形成される平面領域に細線の斜線のハッチングを付してある。また、図３３は、図３２のＡ−Ａ線の断面図にほぼ対応し、図３４は、図３２のＢ−Ｂ線の断面図（図３４の左側）および図３２のＣ−Ｃ線の断面図（図３４の右側）にほぼ対応している。
ステップＳ１１は、具体的には、例えば次のようにして行うことができる。
すなわち、まず、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに対してイオン注入を行うことにより、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにｎ−型半導体領域ＥＸ１を形成する。ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の両側の半導体層ＳＭに形成される。ｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際、ゲート電極ＧＥ１は、半導体層ＳＭへ不純物イオンが注入されるのを阻止するマスク（イオン注入阻止マスク）として機能することができるので、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１（の側壁）に整合して形成され、ゲート電極ＧＥ１の直下には、不純物は注入されない。このｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ａ，２Ｂは、フォトレジストパターン（図示せず）で覆っておくことで、イオン注入されないようにしておけばよい。
それから、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに対してイオン注入を行うことにより、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにｐ−型半導体領域ＥＸ２を形成する。ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の両側の半導体層ＳＭに形成される。ｐ−型半導体領域ＥＸ２を形成するためのイオン注入の際、ゲート電極ＧＥ２は、半導体層ＳＭへ不純物イオンが注入されるのを阻止するマスク（イオン注入阻止マスク）として機能することができるので、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２（の側壁）に整合して形成され、ゲート電極ＧＥ２の直下には、不純物は注入されない。このｐ−型半導体領域ＥＸ２を形成するためのイオン注入の際、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａ，２Ｂは、フォトレジストパターン（図示せず）で覆っておくことで、イオン注入されないようにしておけばよい。
なお、先にｎ−型半導体領域ＥＸ１をイオン注入で形成してから、ｐ−型半導体領域ＥＸ２をイオン注入で形成しても、あるいは、先にｐ−型半導体領域ＥＸ２をイオン注入で形成してから、ｎ−型半導体領域ＥＸ１をイオン注入で形成してもよい。
それから、ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜として、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、ＳＯＩ基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２を覆うに、絶縁膜（例えば酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜）を堆積し、その絶縁膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成することができる。
それから、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに対してイオン注入を行うことにより、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにｎ＋型半導体領域ＨＲ１を形成する。ｎＭＩＳ形成領域１Ａにおいて、ｎ＋型半導体領域ＨＲ１は、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとの合成体の両側の半導体層ＳＭに形成される。ｎ＋型半導体領域ＨＲ１を形成するためのイオン注入の際、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとは、半導体層ＳＭへ不純物イオンが注入されるのを阻止するマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ＋型半導体領域ＨＲ１は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとの合成体の直下には、不純物は注入されない。このｎ＋型半導体領域ＨＲ１を形成するためのイオン注入の際、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ａ，２Ｂは、フォトレジストパターン（図示せず）で覆っておくことで、イオン注入されないようにしておけばよい。
それから、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに対してイオン注入を行うことにより、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにｐ＋型半導体領域ＨＲ２を形成する。ｐＭＩＳ形成領域１Ｂにおいて、ｐ＋型半導体領域ＨＲ２は、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとの合成体の両側の半導体層ＳＭに形成される。ｐ＋型半導体領域ＨＲ２を形成するためのイオン注入の際、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとは、半導体層ＳＭへ不純物イオンが注入されるのを阻止するマスク（イオン注入阻止マスク）として機能することができる。このため、ｐ＋型半導体領域ＨＲ２は、ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷとの合成体の直下には、不純物は注入されない。このｐ＋型半導体領域ＨＲ２を形成するためのイオン注入の際、ｎＭＩＳ形成領域１Ａおよび給電領域２Ａ，２Ｂは、フォトレジストパターン（図示せず）で覆っておくことで、イオン注入されないようにしておけばよい。
なお、先にｎ＋型半導体領域ＨＲ１をイオン注入で形成してから、ｐ＋型半導体領域ＨＲ２をイオン注入で形成しても、あるいは、先にｐ＋型半導体領域ＨＲ２をイオン注入で形成してから、ｎ＋型半導体領域ＨＲ１をイオン注入で形成してもよい。
このようにして、ステップＳ１１が行われる。ステップＳ１１により、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ１よりも高不純物濃度のｎ＋型半導体領域ＨＲ１とからなるＬＤＤ構造のソース・ドレイン領域ＳＤ１が、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに形成される。また、ｐ−型半導体領域ＥＸ２とｐ−型半導体領域ＥＸ２よりも高不純物濃度のｐ＋型半導体領域ＨＲ２とからなるＬＤＤ構造のソース・ドレイン領域ＳＤ２が、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに形成される。
また、他の形態として、サイドウォールスペーサＳＷを形成した後に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷで覆われずに露出する半導体層ＳＭ上（すなわちｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２上）に、図示しないエピタキシャル層、例えばシリコンエピタキシャル層を形成することも可能である。その場合は、ｎ＋型半導体領域ＨＲ１は、ｎＭＩＳ形成領域１Ａにおける半導体層ＳＭとその上のエピタキシャル層とにわたって形成され、ｐ＋型半導体領域ＨＲ２は、ｐＭＩＳ形成領域１Ｂにおける半導体層ＳＭとその上のエピタキシャル層とにわたって形成されることになる。エピタキシャル層を形成しない場合は、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２の各厚みは、半導体層ＳＭの厚みに制限されるが、エピタキシャル層を形成した場合は、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２の各厚みを、エピタキシャル層の分だけ、半導体層ＳＭの厚みよりも厚くすることができる。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図７のステップＳ１２）。このアニール処理（熱処理）は、例えば１０５０℃程度のスパイクアニール処理にて行うことができる。
このようにして、ｎＭＩＳ形成領域１Ａの半導体層ＳＭにｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭにｐチャネル型ＭＩＳＦＥＴＱｐが形成される。ステップＳ１０，Ｓ１１は、ｎＭＩＳ形成領域１Ａの半導体層ＳＭとｐＭＩＳ形成領域１Ｂの半導体層ＳＭとにＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を形成する工程とみなすこともできる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＳＬ１，ＳＬ２を形成する（図７のステップＳ１３）。
金属シリサイド層ＳＬ１は、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２の上部（表層部）に形成され、金属シリサイド層ＳＬ２は、給電領域２Ａ，２Ｂで露出する半導体基板ＳＢの表面（表層部）に形成される。
ステップＳ１３の金属シリサイド層ＳＬ１，ＳＬ２形成工程は、具体的には次のようにして行うことができる。
すなわち、まず、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２の表面と、給電領域２Ａ，２Ｂにおける半導体基板ＳＢの表面（具体的にはｐ型半導体領域ＰＲ３およびｎ型半導体領域ＮＲ３の表面）とを露出させる。それから、図３５〜図３７に示されるように、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２を覆うように、ＳＯＩ基板１の主面（全面）上に、金属膜ＭＥを形成する。この金属膜ＭＥは、ゲート電極ＧＥ１，ＧＥ２の表面、ｎ＋型半導体領域ＨＲ１の表面、およびｐ＋型半導体領域ＨＲ２の表面に接し、また、給電領域２Ａ，２Ｂにおける半導体基板ＳＢの表面（具体的にはｐ型半導体領域ＰＲ３およびｎ型半導体領域ＮＲ３の表面）に接する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。
それから、熱処理を行う。この熱処理によって、金属膜ＭＥとｎ＋型半導体領域ＨＲ１（を構成するシリコン）とが反応して、反応層である金属シリサイド層ＳＬ１がｎ＋型半導体領域ＨＲ１の上部（表層部）に形成され、また、金属膜ＭＥとｐ＋型半導体領域ＨＲ２（を構成するシリコン）とが反応して、反応層である金属シリサイド層ＳＬ１がｐ＋型半導体領域ＨＲ２の上部（表層部）に形成される。また、この熱処理によって、金属膜ＭＥとゲート電極ＧＥ１，ＧＥ２（を構成するシリコン）とが反応して、反応層である金属シリサイド層ＳＬ１がゲート電極ＧＥ１，ＧＥ２の上部（表層部）に形成される。また、この熱処理によって、金属膜ＭＥと給電領域２Ａ，２Ｂにおける半導体基板ＳＢ（を構成するシリコン）とが反応して、反応層である金属シリサイド層ＳＬ２が給電領域２Ａ，２Ｂにおける半導体基板ＳＢの上部（表層部）に形成される。その後、未反応の金属膜ＭＥは除去し、図３８〜図４１は、この段階が示されている。金属シリサイド層ＳＬ１，ＳＬ２を形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
なお、図３８は、平面図であるが、金属シリサイド層ＳＬ１，ＳＬ２が形成される平面領域に細線の斜線のハッチングを付し、サイドウォールスペーサＳＷに太線の斜線のハッチングを付してある。また、図３９は、図３８のＡ−Ａ線の断面図にほぼ対応し、図４０は、図３８のＢ−Ｂ線の断面図（図４０の左側）および図３８のＣ−Ｃ線の断面図（図４０の右側）にほぼ対応し、図４１は、図３８のＤ−Ｄ線の断面図（図４１の左側）および図３８のＥ−Ｅ線の断面図（図４１の右側）にほぼ対応している。
また、ここでは、ゲート電極ＧＥ１，ＧＥ２の上部に金属シリサイド層ＳＬ１が形成される場合について説明したが、他の形態として、ゲート電極ＧＥ１，ＧＥ２の上部に金属シリサイド層ＳＬ１が形成されない場合もあり得る。例えば、ゲート電極ＧＥ１，ＧＥ２を金属膜または金属化合物膜で形成した場合や、あるいは、ゲート電極ＧＥ１，ＧＥ２を、導電膜と該導電膜上の絶縁膜との積層膜で形成した場合などには、ゲート電極ＧＥ１，ＧＥ２の上部に金属シリサイド層ＳＬ１は形成されない。
半導体層ＳＭがシリコン層でかつ金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬ１はコバルトシリサイド層である。また、半導体層ＳＭがシリコン層でかつ金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬ１はニッケルシリサイド層である。また、半導体層ＳＭがシリコン層でかつ金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＬ１はニッケル白金シリサイド層である。また、半導体基板ＳＢがシリコン基板でかつ金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬ２はコバルトシリサイド層である。また、半導体基板ＳＢがシリコン基板でかつ金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬ２はニッケルシリサイド層である。また、半導体基板ＳＢがシリコン基板でかつ金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＬ２はニッケル白金シリサイド層である。
半導体層ＳＭがシリコン（Ｓｉ）層の場合は、に金属シリサイド層ＳＬ１が形成されるが、半導体層ＳＭがＳｉＧｅ（シリコンゲルマニウム）層の場合は、金属シリサイド層ＳＬ１の代わりに、金属シリコンジャーマナイド層が形成され、また、半導体層ＳＭがＧｅ（ゲルマニウム）層の場合は、金属シリサイド層ＳＬ１の代わりに、金属ジャーマナイド層が形成される。
給電領域２Ａにおいて、金属シリサイド層ＳＬ２は半導体基板ＳＢの表面に形成されるが、半導体基板ＳＢの上部（表層部分）にはｐ型半導体領域ＰＲ３が形成されていたため、ｐ型半導体領域ＰＲ３の表面に金属シリサイド層ＳＬ２が形成されることになる。また、給電領域２Ｂにおいて、金属シリサイド層ＳＬ２は半導体基板ＳＢの表面に形成されるが、半導体基板ＳＢの上部（表層部分）にはｎ型半導体領域ＮＲ３が形成されていたため、ｎ型半導体領域ＮＲ３の表面に金属シリサイド層ＳＬ２が形成されることになる。このため、ステップＳ１３で金属シリサイド層ＳＬ１，ＳＬ２を形成すると、給電領域２Ａでは、金属シリサイド層ＳＬ２の下には、ｐ型半導体領域ＰＲ３があり、その更に下にｐ型半導体領域ＰＲ２があり、一方、給電領域２Ｂでは、金属シリサイド層ＳＬ２の下には、ｎ型半導体領域ＮＲ３があり、その更に下にｎ型半導体領域ＮＲ２がある。
但し、金属膜ＭＥ形成後に行う熱処理で、ｐ型半導体領域ＰＲ３全体が金属膜ＭＥと反応して金属シリサイド層ＳＬ２が形成された場合には、給電領域２Ａにおいて、金属シリサイド層ＳＬ２の下には、ｐ型半導体領域ＰＲ３は残存せずに、直接的にｐ型半導体領域ＰＲ２が存在することになる。同様に、金属膜ＭＥ形成後に行う熱処理で、ｎ型半導体領域ＮＲ３全体が金属膜ＭＥと反応して金属シリサイド層ＳＬ２が形成された場合には、給電領域２Ｂにおいて、金属シリサイド層ＳＬ２の下には、ｎ型半導体領域ＮＲ３は残存せずに、直接的にｎ型半導体領域ＮＲ２が存在することになる。
次に、図４２〜図４５に示されるように、ＳＯＩ基板１の主面（主面全面）上に、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１を形成する（図７のステップＳ１４）。すなわち、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬ１，ＳＬ２を覆うように、ＳＯＩ基板１の主面上に絶縁膜Ｌ１を形成する。絶縁膜Ｌ１としては、例えば、窒化シリコン膜とその窒化シリコン膜上の酸化シリコン膜（窒化シリコン膜よりも厚い酸化シリコン膜）との積層膜、あるいは、酸化シリコン膜の単体膜などを用いることができる。
なお、図４２は、平面図であり、図４３は、図４２のＡ−Ａ線の断面図にほぼ対応し、図４４は、図４２のＢ−Ｂ線の断面図（図４４の左側）および図４２のＣ−Ｃ線の断面図（図４４の右側）にほぼ対応し、図４５は、図４２のＤ−Ｄ線の断面図（図４５の左側）および図４２のＥ−Ｅ線の断面図（図４５の右側）にほぼ対応している。
絶縁膜Ｌ１の形成後、必要に応じて、絶縁膜Ｌ１の表面（上面）をＣＭＰ法で研磨するなどして、絶縁膜Ｌ１の上面の平坦性を高めることもできる。
次に、絶縁膜Ｌ１上にフォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜Ｌ１をドライエッチングすることにより、絶縁膜Ｌ１にコンタクトホール（開口部、孔、貫通孔）ＣＴを形成する（図７のステップＳ１５）。コンタクトホールＣＴは、絶縁膜Ｌ１を貫通するように形成される。
例えば、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＨＲ１およびｐ＋型半導体領域ＨＲ２のそれぞれの上にコンタクトホールＣＴが形成され、そのコンタクトホールＣＴの底部では、金属シリサイド層ＳＬ１が露出される。また、給電領域２Ａ，２ＢのそれぞれにもコンタクトホールＣＴが形成され、そのコンタクトホールＣＴの底部では、金属シリサイド層ＳＬ２が露出される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ）ＰＧを形成する（図７のステップＳ１６）。
プラグＰＧは、具体的には次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜Ｌ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜Ｌ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜Ｌ１の上面が露出し、絶縁膜Ｌ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図４３〜図４５では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
ｎ＋型半導体領域ＨＲ１上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部でｎ＋型半導体領域ＨＲ１の表面の金属シリサイド層ＳＬ１に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ（ｎ＋型半導体領域ＨＲ１上のプラグＰＧ）を通じて、ｎ＋型半導体領域ＨＲ１の表面の金属シリサイド層ＳＬ１に、従って金属シリサイド層ＳＬ１の下のｎ＋型半導体領域ＨＲ１やそれと電気的に接続されたｎ−型半導体領域ＥＸ１に、所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
また、ｐ＋型半導体領域ＨＲ２上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部でｐ＋型半導体領域ＨＲ２の表面の金属シリサイド層ＳＬ１に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ（ｐ＋型半導体領域ＨＲ２上のプラグＰＧ）を通じて、ｐ＋型半導体領域ＨＲ２の表面の金属シリサイド層ＳＬ１に、従って金属シリサイド層ＳＬ１の下のｐ＋型半導体領域ＨＲ２やそれと電気的に接続されたｐ−型半導体領域ＥＸ２に、所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
また、ゲート電極ＧＥ１上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部でゲート電極ＧＥ１（ゲート電極ＧＥ１上に金属シリサイド層ＳＬ１を形成した場合はその金属シリサイド層ＳＬ１）に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ（ゲート電極ＧＥ１上のプラグＰＧ）を通じて、ゲート電極ＧＥ１に、所望の電位（ゲート電位）を供給することが可能となる。
また、ゲート電極ＧＥ２上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部でゲート電極ＧＥ２（ゲート電極ＧＥ２上に金属シリサイド層ＳＬ１を形成した場合はその金属シリサイド層ＳＬ１）に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ（ゲート電極ＧＥ２上のプラグＰＧ）を通じて、ゲート電極ＧＥ２に、所望の電位（ゲート電位）を供給することが可能となる。
また、給電領域２Ａに形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ（すなわちプラグＰＧ１）は、その底部で半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ１を通じて、半導体基板ＳＢのｐ型半導体領域ＰＲ３，ＰＲ２，ＰＲ１に、所望の電位（バックゲート電位）を供給することが可能となる。
また、給電領域２Ｂに形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ（すなわちプラグＰＧ２）は、その底部で半導体基板ＳＢの表面に形成された金属シリサイド層ＳＬ２に接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ２を通じて、半導体基板ＳＢのｎ型半導体領域ＮＲ３，ＮＲ２，ＮＲ１に、所望の電位（バックゲート電位）を供給することが可能となる。
次に、上記図２〜図４に示されるように、プラグＰＧが埋め込まれた絶縁膜Ｌ１上に、配線形成用の絶縁膜Ｌ２を形成する。絶縁膜Ｌ２は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、例えば次のようにして配線Ｍ１を形成することができる。まず、フォトレジスト層（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ２の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、ＳＯＩ基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜Ｌ２上）にバリア導体膜を形成する。バリア導体膜としては、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、上記図２〜図４では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。プラグＰＧの上面は配線Ｍ１に接し、その配線Ｍ１に電気的に接続される。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ｎ＋型半導体領域ＨＲ１、ｐ＋型半導体領域ＨＲ２、ｐ型半導体領域ＰＲ３（またはｐ型半導体領域ＰＲ２）、あるいはｎ型半導体領域ＮＲ３（またはｎ型半導体領域ＮＲ２）などと電気的に接続される。
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜検討の経緯について＞
支持基板上に絶縁層を介して半導体層を形成したＳＯＩ基板を用い、そのＳＯＩ基板の半導体層にＭＩＳＦＥＴなどを形成することで、半導体装置を製造することができる。この場合、ＭＩＳＦＥＴが形成された半導体層の下の支持基板にバックゲート用の半導体領域を設け、その半導体領域に所望の電圧を印加することにより、ＭＩＳＦＥＴのしきい値電圧を所望のしきい値電圧に制御することができる。その結果、半導体装置の性能が向上し、例えば、高速動作や、あるいは、消費電力の低減が可能になる。
支持基板上に絶縁層を介して半導体層を形成したＳＯＩ基板を用い、そのＳＯＩ基板の半導体層にＭＩＳＦＥＴなどを形成することで、半導体装置を製造することができる。この場合、ＭＩＳＦＥＴが形成された半導体層の下の支持基板にバックゲート用の半導体領域を設け、その半導体領域に所望の電圧を印加することにより、ＭＩＳＦＥＴのしきい値電圧を所望のしきい値電圧に制御することができる。その結果、半導体装置の性能が向上し、例えば、高速動作や、あるいは、消費電力の低減が可能になる。
バックゲート用の半導体領域に、所望の電圧を印加するには、ＳＯＩ基板に、そのＳＯＩ基板を構成する絶縁層と半導体層とが除去された給電領域を設け、その給電領域から、支持基板を経由して、バックゲート用の半導体領域に、所望の電圧を印加する必要がある。このとき、給電領域から、支持基板を経由して、バックゲート用の半導体領域に至る経路の抵抗（寄生抵抗）は、できるだけ低減することが、半導体装置の性能を向上させる上で望ましい。
また、ＳＯＩ基板の半導体層には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方をするが、ｎチャネル型ＭＩＳＦＥＴが形成される半導体層と、ｐチャネル型ＭＩＳＦＥＴが形成される半導体層とは、ＳＯＩ基板に形成された素子分離領域によって平面的に囲まれ、互いに電気的に分離されている。そして、ｎチャネル型ＭＩＳＦＥＴが形成された半導体層の下の支持基板にｎチャネル型ＭＩＳＦＥＴのバックゲート用の半導体領域を設け、ｐチャネル型ＭＩＳＦＥＴが形成された半導体層の下の支持基板にｐチャネル型ＭＩＳＦＥＴのバックゲート用の半導体領域を設ける。そして、別々の給電領域から、支持基板を経由して、ｎチャネル型ＭＩＳＦＥＴのバックゲート用の半導体領域と、ｐチャネル型ＭＩＳＦＥＴのバックゲート用の半導体領域とに、それぞれ所望の電圧を印加する。これにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とを、それぞれ所望のしきい値電圧に制御することができる。この場合、ＳＯＩ基板の半導体層に形成されたｎチャネル型ＭＩＳＦＥＴのために支持基板中に設けた半導体領域と、ＳＯＩ基板の半導体層に形成されたｐチャネル型ＭＩＳＦＥＴのために支持基板中に設けた半導体領域とは、導電型が反対になるため、支持基板において、ｐｎ接合面が形成されてしまう。ｐｎ接合面が形成された場合、その接合面でのリーク電流を低減させ、また、その接合面の耐圧を向上させることが、半導体装置の性能を向上させる上で望ましい。
このため、ＳＯＩ基板の半導体層にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成し、ＳＯＩ基板の支持基板にバックゲートを設ける場合には、支持基板に形成する半導体領域を工夫することが、半導体装置の性能向上を図る上で極めて重要である。
＜検討例について＞
図４６は、第１検討例の半導体装置の要部断面図であり、図４７は、第２検討例の半導体装置の要部断面図であり、図４８は、第３検討例の半導体装置の要部断面図であり、いずれも上記図２に相当する断面図である。
図４６は、第１検討例の半導体装置の要部断面図であり、図４７は、第２検討例の半導体装置の要部断面図であり、図４８は、第３検討例の半導体装置の要部断面図であり、いずれも上記図２に相当する断面図である。
まず、図４６の第１検討例について説明する。図４６の第１検討例が、図２の本実施の形態と相違しているのは、図４６の第１検討例の場合は、本実施の形態のｐ型半導体領域ＰＲ２の代わりに、ｐ型半導体領域ＰＲ１２が設けられ、本実施の形態のｎ型半導体領域ＮＲ２の代わりに、ｎ型半導体領域ＮＲ１２が設けられている点である。ｐ型半導体領域ＰＲ１２の不純物濃度と底面の深さ位置は、ｐ型半導体領域ＰＲ１と同様であり、ｎ型半導体領域ＮＲ１２の不純物濃度と底面の深さ位置は、ｎ型半導体領域ＮＲ１と同様である。しかしながら、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２とは互いに隣接していないのに対して、図４６の第１検討例では、ｐ型半導体領域ＰＲ１２とｎ型半導体領域ＮＲ１２とは、素子分離領域ＳＴの下で隣接している。
図４６の第１検討例では、給電領域２ＡのプラグＰＧから供給された電圧は、給電領域２ＡからｎＭＩＳ形成領域１Ａにかけて延在するｐ型半導体領域ＰＲ１２を介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に供給（印加）される。また、給電領域２ＢのプラグＰＧから供給された電圧は、給電領域２ＢからｐＭＩＳ形成領域１Ｂにかけて延在するｎ型半導体領域ＮＲ１２を介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に供給（印加）される。寄生抵抗を低減するためには、ｐ型半導体領域ＰＲ１２の不純物濃度（ｐ型不純物濃度）とｎ型半導体領域ＮＲ１２の不純物濃度（ｎ型不純物濃度）とは、どちらも高い方が望ましい。
しかしながら、図４６の第１検討例では、ｐ型半導体領域ＰＲ１２とｎ型半導体領域ＮＲ１２とが隣接してｐｎ接合面を形成している。このため、ｐ型半導体領域ＰＲ１２の不純物濃度（ｐ型不純物濃度）とｎ型半導体領域ＮＲ１２の不純物濃度（ｎ型不純物濃度）とを高くすると、ｐ型半導体領域ＰＲ１２とｎ型半導体領域ＮＲ１２との間のｐｎ接合面での接合電界強度が高くなってしまい、接合リーク電流の増加や、接合耐圧の低下などを招きやすくなる。これは、半導体装置の信頼性を低下させ、ひいては、半導体装置の性能を低下させてしまう。
つまり、ｐ型半導体領域とｎ型半導体領域とがｐｎ接合面を形成する場合、そのｐ型半導体領域の不純物濃度とｎ型半導体領域の不純物濃度とが低ければ、そのｐｎ接合近傍での電界強度は比較的小さくなり、ｐｎ接合でのリーク電流は低く、ｐｎ接合の耐圧は高くなる。それに対して、ｐ型半導体領域とｎ型半導体領域とがｐｎ接合面を形成する場合、そのｐ型半導体領域の不純物濃度とｎ型半導体領域の不純物濃度との一方または両方が高ければ、そのｐｎ接合近傍での電界強度は比較的大きくなり、ｐｎ接合でのリーク電流は増大し、ｐｎ接合の耐圧は低くなる。
かといって、ｐ型半導体領域ＰＲ１２を低不純物濃度にすると、給電領域２ＡのプラグＰＧからｐ型半導体領域ＰＲ１２を経由してｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。同様に、ｎ型半導体領域ＮＲ１２を低不純物濃度にすると、給電領域２ＢのプラグＰＧからｎ型半導体領域ＮＲ１２を経由してｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。
次に、図４７の第２検討例について説明する。図４７の第２検討例が、図２の本実施の形態と相違しているのは、図４７の第２検討例の場合は、本実施の形態のｐ型半導体領域ＰＲ２およびｎ型半導体領域ＮＲ２を形成していない点である。すなわち、本実施の形態でｐ型半導体領域ＰＲ２が形成されている領域とｐ型ウエルＰＷが形成されている領域とを合わせた領域全体に、図４７の第２検討例ではｐ型ウエルＰＷが形成されている。また、本実施の形態でｎ型半導体領域ＮＲ２が形成されている領域とｎ型ウエルＮＷが形成されている領域とを合わせた領域全体に、図４７の第２検討例ではｎ型ウエルＮＷが形成されている。図４７の第２検討例では、ｐ型ウエルＰＷとｎ型ウエルＮＷとは、素子分離領域ＳＴの下で隣接している。
図４７の第２検討例では、ｐ型ウエルＰＷとｎ型ウエルＮＷとは、素子分離領域ＳＴの下で隣接しているが、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）とｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）とは、どちらもあまり高くない。このため、図４７の第２検討例では、ｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接してｐｎ接合面を形成しているが、ｐ型ウエルＰＷとｎ型ウエルＮＷの不純物濃度があまり高くないことから、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間のｐｎ接合面での接合電界強度が低くなり、接合リーク電流が抑制され、接合耐圧を高くすることができる。
しかしながら、図４７の第２検討例では、給電領域２ＡのプラグＰＧから供給された電圧は、給電領域２ＡからｎＭＩＳ形成領域１Ａにかけて延在するｐ型ウエルＰＷを介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に供給（印加）される。また、給電領域２ＢのプラグＰＧから供給された電圧は、給電領域２ＢからｐＭＩＳ形成領域１Ｂにかけて延在するｎ型ウエルＮＷを介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に供給（印加）される。ｐ型ウエルＰＷの不純物濃度はあまり高くないため、給電領域２ＡのプラグＰＧからｐ型ウエルＰＷを経由してｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。同様に、ｎ型ウエルＮＷの不純物濃度はあまり高くないため、給電領域２ＢのプラグＰＧからｎ型ウエルＮＷを経由してｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。
かといって、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）とｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）とを高くしてしまうと、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間のｐｎ接合面での接合電界強度が高くなってしまい、接合リーク電流の増加や、接合耐圧の低下などを招きやすくなってしまう。
次に、図４８の第３検討例について説明する。図４８の第３検討例が、図２の本実施の形態と相違しているのは、図４８の第３検討例の場合は、本実施の形態のｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成していない点である。図４８の第３検討例では、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２とは隣接していない。
図４８の第３検討例では、給電領域２ＡのプラグＰＧから供給された電圧は、給電領域２ＡからｎＭＩＳ形成領域１Ａにかけて延在するｐ型半導体領域ＰＲ２を介して、ｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１に供給（印加）される。また、給電領域２ＢのプラグＰＧから供給された電圧は、給電領域２ＢからｐＭＩＳ形成領域１Ｂにかけて延在するｎ型半導体領域ＮＲ２を介して、ｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１に供給（印加）される。寄生抵抗を低減するためには、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）とｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）とは、どちらも高い方が望ましい。
しかしながら、図４８の第３検討例では、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成していないため、ｐ型半導体領域ＰＲ２の底面および側面と、ｎ型半導体領域ＮＲ２の底面および側面とは、半導体基板ＳＢの基板領域に囲まれることになる。ここで、ｐ型半導体領域ＰＲ２の底面および側面とｎ型半導体領域ＮＲ２の底面および側面とを囲む基板領域は、低不純物濃度のｎ型の半導体基板領域であるか、あるいは、低不純物濃度のｐ型の半導体基板領域である。この基板領域が、ｎ型であるか、あるいはｐ型であるかは、上記ステップＳ１で準備したＳＯＩ基板１の半導体基板ＳＢがｎ型であるか、あるいはｐ型であるかによって決まり、上記ステップＳ１で準備したＳＯＩ基板１の半導体基板ＳＢの導電型が、この基板領域でも維持されている。この基板領域がｐ型であれば、この基板領域とｎ型半導体領域ＮＲ２との間にｐｎ接合が形成され、この基板領域がｎ型であれば、この基板領域とｐ型半導体領域ＰＲ２との間にｐｎ接合が形成されることになる。すなわち、図４８の第３検討例では、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成していないため、ｐ型半導体領域ＰＲ２の底面および側面か、あるいは、ｎ型半導体領域ＮＲ２の底面および側面か、どちらかにｐｎ接合が形成されることになる。このため、図４８の第３検討例では、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）とｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）とを高くすると、ｐ型半導体領域ＰＲ２の底面および側面か、あるいは、ｎ型半導体領域ＮＲ２の底面および側面かの、どちらかに形成されるｐｎ接合において、接合電界強度が高くなってしまう。このため、接合リーク電流の増加や、接合耐圧の低下などを招きやすくなる。
かといって、ｐ型半導体領域ＰＲ２を低不純物濃度にすると、給電領域２ＡのプラグＰＧからｐ型半導体領域ＰＲ２を経由してｎＭＩＳ形成領域１Ａのｐ型半導体領域ＰＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。同様に、ｎ型半導体領域ＮＲ２を低不純物濃度にすると、給電領域２ＢのプラグＰＧからｎ型半導体領域ＮＲ２を経由してｐＭＩＳ形成領域１Ｂのｎ型半導体領域ＮＲ１にバックゲート電圧を供給したときの抵抗成分（寄生抵抗）が増加してしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁層ＢＸを介して形成された半導体層ＳＭからなり、半導体層ＳＭおよび絶縁層ＢＸを貫通する素子分離領域ＳＴによってそれぞれ平面的に囲まれた第１活性領域および第２活性領域と、第１活性領域に形成された第１ＭＩＳＦＥＴと、第２活性領域に形成された第２ＭＩＳＦＥＴと、を有している。ここで、第１活性領域は、上記ｎＭＩＳ形成領域１Ａの半導体層ＳＭに対応し、第２活性領域は、上記ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに対応し、第１ＭＩＳＦＥＴは、上記ｎチャネル型ＭＩＳＦＥＴＱｎに対応し、第２ＭＩＳＦＥＴは、上記ｐチャネル型ＭＩＳＦＥＴＱｐに対応している。
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁層ＢＸを介して形成された半導体層ＳＭからなり、半導体層ＳＭおよび絶縁層ＢＸを貫通する素子分離領域ＳＴによってそれぞれ平面的に囲まれた第１活性領域および第２活性領域と、第１活性領域に形成された第１ＭＩＳＦＥＴと、第２活性領域に形成された第２ＭＩＳＦＥＴと、を有している。ここで、第１活性領域は、上記ｎＭＩＳ形成領域１Ａの半導体層ＳＭに対応し、第２活性領域は、上記ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに対応し、第１ＭＩＳＦＥＴは、上記ｎチャネル型ＭＩＳＦＥＴＱｎに対応し、第２ＭＩＳＦＥＴは、上記ｐチャネル型ＭＩＳＦＥＴＱｐに対応している。
給電領域２Ａ（第１領域）および給電領域２Ｂ（第２領域）は、素子分離領域ＳＴによってそれぞれ平面的に囲まれ、かつ、半導体層ＳＭおよび絶縁層ＢＸが除去されている。
半導体基板ＳＢには、ｐ型ウエルＰＷ（第１半導体領域）と、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２（第２半導体領域）と、ｎ型ウエルＮＷ（第３半導体領域）と、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２（第４半導体領域）とが形成されている。
ｐ型ウエルＰＷは、平面視でｎＭＩＳ形成領域１Ａ（第１活性領域）および給電領域２Ａ（第１領域）を含むように、半導体基板ＳＢ内に形成され、ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａ（第１活性領域）および給電領域２Ａ（第１領域）を含むように、半導体基板ＳＢ内に形成されている。ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されており、ｐ型半導体領域ＰＲ２の底面は、ｐ型ウエルＰＷの底面よりも浅く、かつ、平面視でｎＭＩＳ形成領域１Ａ（第１活性領域）と給電領域２Ａ（第１領域）との間に介在する部分の素子分離領域ＳＴの底面よりも深い。ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａ（第１活性領域）と給電領域２Ａ（第１領域）との間に介在する部分の素子分離領域ＳＴの下にも延在している。
ｎ型ウエルＮＷは、平面視でｐＭＩＳ形成領域１Ｂ（第２活性領域）および給電領域２Ｂ（第２領域）を含むように、半導体基板ＳＢ内に形成され、ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂ（第２活性領域）および給電領域２Ｂ（第２領域）を含むように、半導体基板ＳＢ内に形成されている。ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されており、ｎ型半導体領域ＮＲ２の底面は、ｎ型ウエルＮＷの底面よりも浅く、かつ、平面視でｐＭＩＳ形成領域１Ｂ（第２活性領域）と給電領域２Ｂ（第２領域）との間に介在する部分の素子分離領域ＳＴの底面よりも深い。ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂ（第２活性領域）と給電領域２Ｂ（第２領域）との間に介在する部分の素子分離領域ＳＴの下にも延在している。
本実施の形態の半導体装置の主要な特徴のうちの一つは、半導体基板ＳＢにおいて、平面視でｎＭＩＳ形成領域１Ａ（第１活性領域）および給電領域２Ａ（第１領域）を含むように、ｐ型半導体領域ＰＲ２が形成され、平面視でｐＭＩＳ形成領域１Ｂ（第２活性領域）および給電領域２Ｂ（第２領域）を含むように、ｐ型半導体領域ＰＲ２が形成されていることである。そして、このｐ型半導体領域ＰＲ２の底面は、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴの底面よりも深く、ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴの下にも延在している。また、ｎ型半導体領域ＮＲ２の底面は、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴの底面よりも深く、ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴの下にも延在している。
これにより、給電領域２Ａから半導体基板ＳＢに供給した電位（電圧）を、ｐ型半導体領域ＰＲ２を経由して、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに、印加することが可能になる。このため、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を、所望のしきい値電圧に制御することができる。また、給電領域２Ｂから半導体基板ＳＢに供給した電位（電圧）を、ｎ型半導体領域ＮＲ２を経由して、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに、印加することが可能になる。このため、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに形成されたｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を、所望のしきい値電圧に制御することができる。従って、半導体装置の性能を向上させることができる。例えば、高速動作や、あるいは、消費電力の低減が可能になる。
本実施の形態の半導体装置の主要な特徴のうちの他の一つは、半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ２よりも低不純物濃度のｐ型ウエルＰＷに内包されており、ｐ型半導体領域ＰＲ２の底面はｐ型ウエルＰＷの底面よりも浅いことである。そして、半導体基板ＳＢにおいて、ｎ型半導体領域ＮＲ２は、ｎ型半導体領域ＮＲ２よりも低不純物濃度のｎ型ウエルＮＷに内包されており、ｎ型半導体領域ＮＲ２の底面はｎ型ウエルＮＷの底面よりも浅いことである。
これにより、ｐ型半導体領域ＰＲ２の底面や側面にｐｎ接合が形成されるのを防止することができ、また、ｎ型半導体領域ＮＲ２の底面や側面にｐｎ接合が形成されるのを防止することができる。すなわち、ｐ型半導体領域ＰＲ２はｐ型ウエルＰＷに内包されるので、ｐ型半導体領域ＰＲ２の底面および側面のうち、素子分離領域ＳＴに接する部分以外は、ｐ型ウエルＰＷに覆われることになるため、ｐ型半導体領域ＰＲ２の底面および側面にはｐｎ接合は形成されない。また、ｎ型半導体領域ＮＲ２はｎ型ウエルＮＷに内包されるので、ｎ型半導体領域ＮＲ２の底面および側面のうち、素子分離領域ＳＴに接する部分以外は、ｎ型ウエルＮＷに覆われることになるため、ｎ型半導体領域ＮＲ２の底面および側面にｐｎ接合は形成されない。
半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲ２の底面および側面にはｐｎ接合が形成されず、ｎ型半導体領域ＮＲ２の底面および側面にもｐｎ接合が形成されないが、ｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接した場合は、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間にｐｎ接合が形成される。ｐ型ウエルＰＷとｎ型ウエルＮＷとの間にｐｎ接合が形成されても、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）とｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）とを低くしておけば、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間のｐｎ接合面での接合電界強度が低くなり、接合リーク電流が抑制され、接合耐圧を高くすることができる。従って、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの不純物濃度は、ある程度低くしておくことが望ましい。
また、ｐ型ウエルＰＷの底面とｎ型ウエルＮＷの底面とが、半導体基板ＳＢの基板領域に接することになり、この基板領域は、低不純物濃度のｎ型の半導体基板領域であるか、あるいは、低不純物濃度のｐ型の半導体基板領域である。このため、ｐ型ウエルＰＷの底面またはｎ型ウエルＮＷの底面にｐｎ接合面が形成されることになるが、ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）とｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）とを低くしておけば、ｐ型ウエルＰＷの底面またはｎ型ウエルＮＷの底面に形成されるｐｎ接合面での接合電界強度が低くなり、接合リーク電流が抑制され、接合耐圧を高くすることができる。この観点でも、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの不純物濃度は、ある程度低くしておくことが望ましい。
一方、給電領域２Ａから半導体基板ＳＢに供給した電位（電圧）は、給電領域２ＡからｎＭＩＳ形成領域１Ａにかけて連続的に延在するｐ型半導体領域ＰＲ２を経由して、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに供給（印加）される。また、給電領域２Ｂから半導体基板ＳＢに供給した電位（電圧）は、給電領域２ＢからｐＭＩＳ形成領域１Ｂにかけて連続的に延在するｎ型半導体領域ＮＲ２を経由して、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに供給（印加）される。このため、寄生抵抗を低減するためには、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）とｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）とは、どちらもある程度高くしておくことが望ましい。
従って、本実施の形態では、ｐ型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）をｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）よりも高くし、かつ、ｎ型半導体領域ＮＲ２の不純物濃度（ｎ型不純物濃度）を、ｎ型ウエルＮＷの不純物濃度（ｎ型不純物濃度）よりも低くしている。これにより、給電領域２Ａから半導体基板ＳＢに供給した電位（電圧）は、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２を伝導することになり、抵抗成分（寄生抵抗）を低減でき、また、給電領域２Ｂから半導体基板ＳＢに供給した電位（電圧）は、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２を伝導することになり、抵抗成分（寄生抵抗）を低減できる。このため、半導体装置の性能を向上させることができる。また、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２の底面および側面にはｐｎ接合は形成されず、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２の底面および側面にはｐｎ接合は形成されない。ｐｎ接合が形成されるのは、ｐ型半導体領域ＰＲ２よりも低不純物濃度のｐ型ウエルＰＷの底面または側面、あるいは、ｎ型半導体領域ＮＲ２よりも低不純物濃度のｎ型ウエルＮＷの底面または側面である。これにより、ｐｎ接合面での接合電界強度が低くなり、接合リーク電流が抑制され、接合耐圧を高くすることができる。このため、半導体装置の信頼性を向上させ、ひいては、半導体装置の性能を向上させることができる。
また、本実施の形態では、半導体基板ＳＢ内に、絶縁層ＢＸを介してｎＭＩＳ形成領域１Ａの半導体層ＳＭ（第１活性領域）と対向するように、ｐ型半導体領域ＰＲ２よりも高不純物濃度のｐ型半導体領域ＰＲ１（第５半導体領域）が形成されている。ｐ型半導体領域ＰＲ１は、素子分離領域ＳＴの底面およびｐ型半導体領域ＰＲ２の底面よりも浅く形成され、ｐ型半導体領域ＰＲ１の底面は、ｐ型半導体領域ＰＲ２に隣接している。また、半導体基板ＳＢ内に、絶縁層ＢＸを介してｐＭＩＳ形成領域１Ｂの半導体層ＳＭ（第２活性領域）と対向するように、ｎ型半導体領域ＮＲ２よりも高不純物濃度のｎ型半導体領域ＮＲ１（第６半導体領域）が形成されている。ｎ型半導体領域ＮＲ１は、素子分離領域ＳＴの底面およびｎ型半導体領域ＮＲの底面よりも浅く形成され、ｎ型半導体領域ＮＲ１の底面は、ｎ型半導体領域ＮＲ２に隣接している。
ｐ型半導体領域ＰＲ１およびｎ型半導体領域ＮＲ１は、形成しないことも可能であるが、形成した方が、より好ましい。ｐ型半導体領域ＰＲ１およびｎ型半導体領域ＮＲ１を形成しない場合には、ｐ型半導体領域ＰＲ１が形成されていた領域もｐ型半導体領域ＰＲ２になり、ｎ型半導体領域ＮＲ１が形成されていた領域もｎ型半導体領域ＮＲ２になる。
ｐ型半導体領域ＰＲ１およびｎ型半導体領域ＮＲ１を形成した方が好ましい理由は、次の通りである。
すなわち、半導体基板ＳＢにおいて、絶縁層ＢＸを介してｎＭＩＳ形成領域１Ａの半導体層ＳＭ（第１活性領域）と対向する領域に電圧（バックゲート電圧）を印加することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を制御することができる。このとき、半導体基板ＳＢにおいて、絶縁層ＢＸを介してｎＭＩＳ形成領域１Ａの半導体層ＳＭ（第１活性領域）と対向する領域の不純物濃度が高い方が、小さなバックゲート電圧でもｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を大きく変動させることができるようになる。同様に、半導体基板ＳＢにおいて、絶縁層ＢＸを介してｐＭＩＳ形成領域１Ｂの半導体層ＳＭ（第２活性領域）と対向する領域の不純物濃度が高い方が、小さなバックゲート電圧でもｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を大きく変動させることができるようになる。従って、半導体基板ＳＢにおいて、絶縁層ＢＸを介してｎＭＩＳ形成領域１Ａの半導体層ＳＭ（第１活性領域）と対向する領域に、ｐ型半導体領域ＰＲ２よりも高不純物濃度のｐ型半導体領域ＰＲ１を設けることにより、小さなバックゲート電圧でもｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を大きく変動させることができるようになる。また、半導体基板ＳＢにおいて、絶縁層ＢＸを介してｐＭＩＳ形成領域１Ｂの半導体層ＳＭ（第２活性領域）と対向する領域に、ｎ型半導体領域ＮＲ２よりも高不純物濃度のｎ型半導体領域ＮＲ１を設けることにより、小さなバックゲート電圧でもｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を大きく変動させることができるようになる。これにより、バックゲート電圧によるｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の変動幅を大きくすることができるようになる。従って、半導体装置の性能を、より向上させることができる。
また、ｐ型半導体領域ＰＲ１は、高濃度のｐ＋型半導体領域であり、ｎ型半導体領域ＮＲ１は、高濃度のｎ＋型半導体領域である。ｐ型半導体領域ＰＲ１は、ｎＭＩＳ形成領域１Ａの半導体基板において、絶縁層ＢＸに隣接するように形成するが、ｐ型半導体領域ＰＲ１を形成するイオン注入（上記ステップＳ６のイオン注入）の際には、ｎ型半導体領域ＮＲ１の半導体層ＳＭには、できるだけイオン注入されないようにすることが望ましい。これは、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに不純物が高濃度で注入されてしまうのを防止するためである。このため、ｐ型半導体領域ＰＲ１を形成せずに厚いｐ型半導体領域ＰＲ２をｐ型半導体領域ＰＲ１と同程度の高不純物濃度にするのではなく、ｐ型半導体領域ＰＲ２よりも高不純物濃度のｐ型半導体領域ＰＲ１を、ｐ型半導体領域ＰＲ２とは別に形成することが好ましい。これにより、ｎＭＩＳ形成領域１Ａの半導体基板ＳＢに高不純物濃度領域を形成する際のイオン注入で、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに不純物が高濃度で注入されてしまうのを、防止しやすくなる。同様に、ｎ型半導体領域ＮＲ１を形成せずに厚いｎ型半導体領域ＮＲ２をｎ型半導体領域ＮＲ１と同程度の高不純物濃度にするのではなく、ｎ型半導体領域ＮＲ２よりも高不純物濃度のｎ型半導体領域ＮＲ１を、ｎ型半導体領域ＮＲ２とは別に形成することが好ましい。これにより、ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢに高不純物濃度領域を形成する際のイオン注入で、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに不純物が高濃度で注入されてしまうのを、防止しやすくなる。
また、本実施の形態では、ｐ型ウエルＰＷとｎ型ウエルＮＷとは、素子分離領域ＳＴの下で隣接しているが、ｐ型半導体領域ＰＲ２は、ｎ型ウエルＮＷとｎ型半導体領域ＮＲ２とのいずれにも接しておらず、また、ｎ型半導体領域ＮＲ２は、ｐ型ウエルＰＷとｐ型半導体領域ＰＲ２とのいずれにも接していない。このため、ｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接するレイアウトにしても、ｐ型半導体領域ＰＲ２がｐｎ接合を形成するのを防止でき、かつ、ｎ型半導体領域ＮＲ２がｐｎ接合を形成するのを防止することができる。このため、半導体基板ＳＢ内のｐｎ接合の耐圧を向上させるとともに、ｐ型ウエルＰＷとｎ型ウエルＮＷとを離間させなくともよいため、半導体装置の平面寸法の縮小を図ることもできる。
また、本実施の形態では、給電領域２Ａの半導体基板ＳＢ上に、導電性のプラグＰＧ１（第１プラグ）が配置されており、プラグＰＧ１から、ｐ型半導体領域ＰＲ２を介して、ｐ型半導体領域ＰＲ１に、ｎチャネル型ＭＩＳＦＥＴＱｎ（第１ＭＩＳＦＥＴ）のしきい値電圧を制御するための電圧を供給可能である。また、給電領域２Ｂの半導体基板ＳＢ上に、導電性のプラグＰＧ２（第２プラグ）が配置されており、プラグＰＧ２から、ｎ型半導体領域ＮＲ２を介して、ｎ型半導体領域ＮＲ１に、ｐチャネル型ＭＩＳＦＥＴＱｐ（第１ＭＩＳＦＥＴ）のしきい値電圧を制御するための電圧を供給可能である。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧と、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧とを、それぞれ容易かつ的確に制御することができる。
また、本実施の形態１では、ｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ３）を用いて形成することが好ましく、また、ｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ４）を用いて形成することが好ましい。これにより、製造工程数を低減することができ、また、半導体装置の製造コストを低減することができる。また、フォトレジスト層を露光するのに使用するフォトマスクの必要数を低減でき、この点でも、半導体装置の製造コストを低減することができる。
また、通常、ＳＯＩ基板には、しきい値電圧が異なる複数のＭＩＳＦＥＴを混載することが一般的であるため、しきい値調整用のイオン注入（上記ステップＳ６のイオン注入および上記ステップＳ８のイオン注入に対応）は、しきい値電圧の数だけ、イオン注入阻止マスクとしてのフォトレジストパターンを形成し直して行うことになる。このため、本実施の形態１では、従来に比べて、フォトレジスト層を露光するのに使用するフォトマスクの必要数を増加させずにすむ。
（実施の形態２）
本実施の形態２では、上記実施の形態１の半導体装置を製造する他の手法について説明する。本実施の形態２の半導体装置の構成は、上記実施の形態１の半導体装置と基本的には同様であるので、ここではその説明は省略し、半導体装置の製造工程について、図面を参照して説明する。
本実施の形態２では、上記実施の形態１の半導体装置を製造する他の手法について説明する。本実施の形態２の半導体装置の構成は、上記実施の形態１の半導体装置と基本的には同様であるので、ここではその説明は省略し、半導体装置の製造工程について、図面を参照して説明する。
また、本実施の形態２は、ｐ型ウエルＰＷ形成工程とｎ型ウエルＮＷ形成工程とが、上記実施の形態１と相違しており、それ以外は、上記実施の形態１の製造工程と基本的には同じである。このため、本実施の形態２では、上記実施の形態１との相違点を中心に説明し、同じものについては繰り返しの説明は省略する。
図４９〜図５２および図５４〜図６５は、本実施の形態２の半導体装置の製造工程中の要部平面図または要部断面図である。図５３は、斜めイオン注入の説明図である。
図４９〜図５２および図５４〜図６５のうち、図４９、図５１、図５４、図５６、図５８、図６０、図６２、および図６４は、上記図１に相当する領域の平面図であり、理解を簡単にするために、一部の部材にハッチングを付してある。また、図４９〜図５２および図５４〜図６５のうち、図５０、図５２、図５５、図５７、図５９、図６１、図６３、および図６５は、上記図２に相当する領域の断面図であり、対応する平面図のＡ−Ａ線の断面図にほぼ対応している。
上記ステップＳ２で素子分離領域ＳＴを形成して上記図９および図１０の構造を得るまでは、本実施の形態２の製造工程も、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略する。
上記ステップＳ２で素子分離領域ＳＴを形成して上記図９および図１０の構造を得た後、本実施の形態２では、図４９および図５０に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ３を形成する。
なお、図４９は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付してある。また、図５０は、図４９のＡ−Ａ線の断面図にほぼ対応している。
本実施の形態２で用いるフォトレジストパターンＲＰ３は、上記実施の形態１で用いたフォトレジストパターンＲＰ３と同様のものである。このため、本実施の形態２で用いるフォトレジストパターンＲＰ３は、上記実施の形態１で説明したような開口部ＯＰ３を有している。
次に、図５１および図５２に示されるように、フォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、半導体基板ＳＢにｐ型ウエルＰＷを形成する。但し、本実施の形態２では、ｐ型ウエルＰＷを形成するイオン注入には、斜めイオン注入を用いる。
なお、図５１は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付し、ｐ型ウエルＰＷが形成される平面領域に細線の斜線のハッチングを付してある。また、図５２は、図５１のＡ−Ａ線の断面図にほぼ対応している。図５２では、斜めイオン注入を矢印で模式的に示している。
本実施の形態２のｐ型ウエルＰＷ形成工程が、上記実施の形態１のｐ型ウエルＰＷ形成工程と相違している点は、イオン注入阻止マスクとして上記フォトレジストパターンＲＰ１ではなくフォトレジストパターンＲＰ３を用いる点と、垂直イオン注入ではなく、斜めイオン注入を用いる点である。それ以外は、本実施の形態２のｐ型ウエルＰＷ形成工程は、上記実施の形態１のｐ型ウエルＰＷ形成工程と基本的には同じである。
本実施の形態２では、斜めイオン注入を用いてｐ型ウエルＰＷを形成するため、ｐ型ウエルＰＷは、フォトレジストパターンＲＰ３の開口部ＯＰ３に整合して形成されるのではなく、開口部ＯＰ３よりも大きな平面寸法（平面積）を有するように形成される。ｐ型ウエルＰＷの深さ（底面の深さ位置）は、本実施の形態２も上記実施の形態１と同様である。
ここで、斜めイオン注入とは、基板の主面に対して、その基板の法線（基板の主面の法線）から傾いた方向から、不純物イオンが入射するように、イオン注入を行うことである。このため、斜めイオン注入では、基板の主面に対する不純物イオンの入射角は、９０°よりも小さくなる。一方、通常のイオン注入、すなわち垂直イオン注入では、基板の主面に対して、その基板の法線（基板の主面の法線）方向から、不純物イオンが入射するように、イオン注入を行う。このため、通常のイオン注入、すなわち垂直イオン注入では、基板の主面に対する不純物イオンの入射角は、ほぼ９０°である。ここでいう基板の主面は、本実施の形態２では、ＳＯＩ基板１の主面（あるいは半導体基板ＳＢの主面）に対応している。
本実施の形態２では、ｐ型ウエルＰＷを形成するイオン注入工程は、例えば、ＳＯＩ基板１が停止した状態で斜めイオン注入を行うことを、ＳＯＩ基板１を９０°回転させるごとに行う（合計で４回行う）ことや、あるいは、ＳＯＩ基板１を回転させながら斜めイオン注入を行うことなどにより、実行することができる。これは、後述のｎ型ウエルＮＷを形成するイオン注入工程についても同様である。
図５３は、ｐ型ウエルＰＷを形成する斜めイオン注入工程を、ＳＯＩ基板１を９０°回転させるごとに斜めイオン注入を行う（合計で４回行う）ことで実施した場合について、形成されたｐ型ウエルＰＷにおけるドーズ量の分布を模式的に示した平面図である。図５３において、フォトレジストパターンＲＰ３の開口部ＯＰ３の位置を、二点鎖線で示している。図５３に示されている数字は、４回のイオン注入の合計のドーズ量のうち、どの程度のドーズ量が注入されたかを示している。形成されたｐ型ウエルＰＷは、平面視における周辺部が内側に比べて低不純物濃度となっている。このため、ｐ型ウエルＰＷとｎ型ウエルＮＷとをそれぞれ斜めイオン注入で形成すると、ｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接した場合に、ｐ型ウエルＰＷとｎ型ウエルＮＷとの間に形成されるｐｎ接合の耐圧を、より向上させるができるという効果も得られる。
次に、図５４および図５５に示されるように、フォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ２を形成する。
但し、ｐ型半導体領域ＰＲ２を形成するイオン注入には、垂直イオン注入を用いる。これにより、ｐ型半導体領域ＰＲ２は、フォトレジストパターンＲＰ３の開口部ＯＰ３に整合して形成される。
ｐ型半導体領域ＰＲ２形成工程は、本実施の形態２も上記実施の形態１と同様である。このため、ｐ型半導体領域ＰＲ２が形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態２も上記実施の形態１と同様である。
なお、図５４は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付し、ｐ型半導体領域ＰＲ２が形成される平面領域に細線の斜線のハッチングを付してある。また、図５５は、図５４のＡ−Ａ線の断面図にほぼ対応している。図５５では、垂直イオン注入を矢印で模式的に示している。
本実施の形態２では、同じフォトレジストパターンＲＰ３をマスクとして用いて、ｐ型ウエルＰＷを斜めイオン注入により形成し、ｐ型半導体領域ＰＲ２を垂直イオン注入により形成している。これにより、ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷに内包されるように形成されることになる。従って、ｐ型半導体領域ＰＲ２は、ｐ型ウエルＰＷよりも高不純物濃度であり、ｐ型ウエルＰＷに内包され、かつ、ｐ型半導体領域ＰＲ２よりも浅く形成される。ｐ型半導体領域ＰＲ２の底面と側面は、素子分離領域ＳＴに接する部分を除き、ｐ型ウエルＰＷに接している（すなわちｐ型ウエルＰＷに囲まれている）。なお、上記実施の形態１と同様に、本実施の形態２においても、ｐ型半導体領域ＰＲ２とｐ型ウエルＰＷのどちらも、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含んでいる。
次に、図５６および図５７に示されるように、フォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ１ａを形成する。但し、ｐ型半導体領域ＰＲ１ａを形成するイオン注入には、垂直イオン注入を用いる。その後、フォトレジストパターンＲＰ３を除去する。
ｐ型半導体領域ＰＲ１ａ形成工程は、本実施の形態２も上記実施の形態１と同様である。このため、ｐ型半導体領域ＰＲ１ａが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態２も上記実施の形態１と同様である。ｎＭＩＳ形成領域１Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａがｐ型半導体領域ＰＲ１であり、給電領域２Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａがｐ型半導体領域ＰＲ３である。
なお、図５６は、平面図であるが、フォトレジストパターンＲＰ３に太線の斜線のハッチングを付し、ｐ型半導体領域ＰＲ１ａが形成される平面領域に細線の斜線のハッチングを付してある。また、図５７は、図５６のＡ−Ａ線の断面図にほぼ対応している。図５７では、垂直イオン注入を矢印で模式的に示している。
次に、図５８および図５９に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ４を形成する。
なお、図５８は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付してある。また、図５９は、図５８のＡ−Ａ線の断面図にほぼ対応している。
本実施の形態２で用いるフォトレジストパターンＲＰ４は、上記実施の形態１で用いたフォトレジストパターンＲＰ４と同様のものである。このため、本実施の形態２で用いるフォトレジストパターンＲＰ４は、上記実施の形態１で説明したような開口部ＯＰ４を有している。
次に、図６０および図６１に示されるように、フォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、半導体基板ＳＢにｎ型ウエルＮＷを形成する。但し、本実施の形態２では、ｎ型ウエルＮＷを形成するイオン注入には、斜めイオン注入を用いる。
なお、図６０は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付し、ｎ型ウエルＮＷが形成される平面領域に細線の斜線のハッチングを付してある。また、図６１は、図６０のＡ−Ａ線の断面図にほぼ対応している。図６１では、斜めイオン注入を矢印で模式的に示している。
本実施の形態２のｎ型ウエルＮＷ形成工程が、上記実施の形態１のｎ型ウエルＮＷ形成工程と相違している点は、イオン注入阻止マスクとして上記フォトレジストパターンＲＰ２ではなくフォトレジストパターンＲＰ４を用いる点と、垂直イオン注入ではなく、斜めイオン注入を用いる点である。それ以外は、本実施の形態２のｎ型ウエルＮＷ形成工程は、上記実施の形態１のｎ型ウエルＮＷ形成工程と基本的には同じである。
本実施の形態２では、斜めイオン注入を用いてｎ型ウエルＮＷを形成するため、ｎ型ウエルＮＷは、フォトレジストパターンＲＰ４の開口部ＯＰ４に整合して形成されるのではなく、開口部ＯＰ４よりも大きな平面寸法を有するように形成される。ｎ型ウエルＮＷの深さ（底面の深さ位置）は、本実施の形態２も上記実施の形態１と同様である。
次に、図６２および図６３に示されるように、フォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ２を形成する。
但し、ｎ型半導体領域ＮＲ２を形成するイオン注入には、垂直イオン注入を用いる。これにより、ｎ型半導体領域ＮＲ２は、フォトレジストパターンＲＰ４の開口部ＯＰ４に整合して形成される。
ｎ型半導体領域ＮＲ２形成工程は、本実施の形態２も上記実施の形態１と同様である。このため、ｎ型半導体領域ＮＲ２が形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態２も上記実施の形態１と同様である。
なお、図６２は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付し、ｎ型半導体領域ＮＲ２が形成される平面領域に細線の斜線のハッチングを付してある。また、図６３は、図６２のＡ−Ａ線の断面図にほぼ対応している。図６３では、垂直イオン注入を矢印で模式的に示している。
本実施の形態２では、同じフォトレジストパターンＲＰ４をマスクとして用いて、ｎ型ウエルＮＷを斜めイオン注入により形成し、ｎ型半導体領域ＮＲ２を垂直イオン注入により形成している。これにより、ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷに内包されるように形成されることになる。従って、ｎ型半導体領域ＮＲ２は、ｎ型ウエルＮＷよりも高不純物濃度であり、ｎ型ウエルＮＷに内包され、かつ、ｎ型半導体領域ＮＲ２よりも浅く形成される。ｎ型半導体領域ＮＲ２の底面と側面は、素子分離領域ＳＴに接する部分を除き、ｎ型ウエルＮＷに接している（すなわちｎ型ウエルＮＷに囲まれている）。なお、上記実施の形態１と同様に、本実施の形態２においても、ｎ型半導体領域ＮＲ２とｎ型ウエルＮＷのどちらも、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含んでいる。
次に、図６４および図６５に示されるように、フォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ１ａを形成する。但し、ｎ型半導体領域ＮＲ１ａを形成するイオン注入には、垂直イオン注入を用いる。その後、フォトレジストパターンＲＰ４を除去する。
ｎ型半導体領域ＮＲ１ａ形成工程は、本実施の形態２も上記実施の形態１と同様である。このため、ｎ型半導体領域ＮＲ１ａが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態２も上記実施の形態１と同様である。ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａがｎ型半導体領域ＮＲ１であり、給電領域２Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａがｎ型半導体領域ＮＲ３である。
なお、図６４は、平面図であるが、フォトレジストパターンＲＰ４に太線の斜線のハッチングを付し、ｎ型半導体領域ＮＲ１ａが形成される平面領域に細線の斜線のハッチングを付してある。また、図６５は、図６４のＡ−Ａ線の断面図にほぼ対応している。図６５では、垂直イオン注入を矢印で模式的に示している。
また、ここでは、ｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成してから、ｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１を形成した場合について説明した。他の形態として、ｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１を形成してから、ｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成することもできる。
以降の工程は、本実施の形態２も、上記実施の形態１と同様である。すなわち、上記ステップＳ９〜Ｓ１６を上記実施の形態１と同様に行えばよい。また、上記実施の形態１でも説明したように、本実施の形態２においても、ステップＳ２で素子分離領域ＳＴを形成した後に、上記ステップＳ９を行ってから、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ１ａ、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａをそれぞれイオン注入で形成することもできる。
本実施の形態２においても、上記実施の形態とほぼ同様の効果を得ることができる。
本実施の形態２では、更に、次のような効果も得ることができる。すなわち、本実施の形態２では、ｐ型ウエルＰＷを形成するイオン注入と、ｎ型ウエルＮＷを形成するイオン注入とに、それぞれ斜めイオン注入を採用している。このため、ｐ型ウエルＰＷと、ｐ型ウエルＰＷに内包されるｐ型半導体領域ＰＲ２とを、同じマスク層（ここではフォトレジストパターンＲＰ３）を用いて形成することができる。また、ｎ型ウエルＮＷと、ｎ型ウエルＮＷに内包されるｎ型半導体領域ＮＲ２とを、同じマスク層（ここではフォトレジストパターンＲＰ４）を用いて形成することができる。これにより、製造工程数を低減することができ、また、半導体装置の製造コストを低減することができる。また、フォトレジスト層を露光するのに使用するフォトマスクの必要数を低減でき、この点でも、半導体装置の製造コストを低減することができる。
また、本実施の形態２および上記実施の形態１では、ｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ３）を用いて形成することが好ましく、また、ｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ４）を用いて形成することが好ましい。これにより、製造工程数を低減することができ、また、半導体装置の製造コストを低減することができる。また、フォトレジスト層を露光するのに使用するフォトマスクの必要数を低減でき、この点でも、半導体装置の製造コストを低減することができる。
従って、本実施の形態２では、ｐ型ウエルＰＷとｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ３）を用いて形成することができる。また、ｎ型ウエルＮＷとｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ４）を用いて形成することができる。これにより、製造工程数を低減することができ、また、半導体装置の製造コストを低減することができる。
（実施の形態３）
図６６は、本実施の形態３の半導体装置の要部平面図であり、上記実施の形態１の上記図１に対応しており、図６７は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図２に対応している。なお、図６７は、図６６のＡ−Ａ線の断面図にほぼ対応している。
図６６は、本実施の形態３の半導体装置の要部平面図であり、上記実施の形態１の上記図１に対応しており、図６７は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図２に対応している。なお、図６７は、図６６のＡ−Ａ線の断面図にほぼ対応している。
図６６および図６７に示される本実施の形態３の半導体装置は、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴ（すなわち素子分離領域ＳＴ２）を深くしている点が、上記実施の形態１と相違しており、それ以外は、上記実施の形態１の半導体装置と基本的には同じである。このため、本実施の形態３では、上記実施の形態１との相違点を中心に説明し、同じものについては繰り返しの説明は省略する。
ここで、素子分離領域ＳＴのうち、深さ（底面の深さ位置）を深くした部分の素子分離領域ＳＴを、符号ＳＴ２を付して、素子分離領域ＳＴ２、あるいは、深い素子分離領域ＳＴ２と称することとする。深い素子分離領域ＳＴ２の深さ（底面の深さ位置）は、深い素子分離領域ＳＴ２以外の素子分離領域ＳＴの深さ（底面の深さ位置）よりも深い。
また、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴを、符号ＳＴ３を付して素子分離領域ＳＴ３と称することとし、また、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴを、符号ＳＴ４を付して素子分離領域ＳＴ４と称することとする。素子分離領域ＳＴ３および素子分離領域ＳＴ４は、深い素子分離領域ＳＴ２とはなっておらず、素子分離領域ＳＴ３の深さ（底面の深さ位置）と素子分離領域ＳＴ４の深さ（底面の深さ位置）は、深い素子分離領域ＳＴ２の深さ（底面の深さ位置）よりも浅くなっている。一方、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴは、深い素子分離領域ＳＴ２で構成されている。
なお、後述の図６８に深い素子分離領域ＳＴ２の形成領域が示されており、図６６〜図６８を参照すると、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴが、深い素子分離領域ＳＴ２で構成されていることが分かる。
このため、本実施の形態３では、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴは、深い素子分離領域ＳＴ２となっており、この深い素子分離領域ＳＴ２の底面は、素子分離領域ＳＴ３の底面よりも深く、かつ、素子分離領域ＳＴ４の底面よりも深い。そして、ｐ型半導体領域ＰＲ２の底面は、素子分離領域ＳＴ３の底面よりも深いが、深い素子分離領域ＳＴ２の底面よりも浅く、また、ｎ型半導体領域ＮＲ２の底面は、素子分離領域ＳＴ４の底面よりも深いが、深い素子分離領域ＳＴ２の底面よりも浅い。このため、ｐ型半導体領域ＰＲ２は、素子分離領域ＳＴ３の下にも延在しているが、素子分離領域ＳＴ２の下には形成されておらず、また、ｎ型半導体領域ＮＲ２は、素子分離領域ＳＴ４の下にも延在しているが、素子分離領域ＳＴ２の下には形成されていない。
本実施の形態３では、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する深い素子分離領域ＳＴ２の下で、ｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接している。しかしながら、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２と、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２とは、深い素子分離領域ＳＴ２よりも浅く形成されているため、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間には、深い素子分離領域ＳＴ２が介在し、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２とが接触しないようになっている。すなわち、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２とは、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴによって離間されている。このため、ｐ型半導体領域ＰＲ２は、ｎ型ウエルＮＷとｎ型半導体領域ＮＲ２のいずれにも接触しておらず、また、ｎ型半導体領域ＮＲ２は、ｐ型ウエルＰＷとｐ型半導体領域ＰＲ２のいずれにも接触していない。これにより、低不純物濃度のｐ型ウエルＰＷと低不純物濃度のｎ型ウエルＮＷとの間にｐｎ接合が形成されるとしても、それよりも高不純物濃度のｐ型半導体領域ＰＲ２と高不純物濃度のｎ型半導体領域ＮＲ２との間にｐｎ接合は形成されないため、半導体基板ＳＢ内に形成されるｐｎ接合の耐圧を向上でき、またｐｎ接合のリーク電流を抑制することができる。従って、半導体装置の信頼性を向上させることができ、ひいては、半導体装置の性能を向上させることができる。
また、本実施の形態３でも、上記実施の形態１と同様に、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように、半導体基板ＳＢ内にｐ型ウエルＰＷが形成され、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように、半導体基板ＳＢ内にｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２が形成されている。また、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように、半導体基板ＳＢ内にｎ型ウエルＮＷが形成され、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように、半導体基板ＳＢ内にｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２が形成されている。ｐ型ウエルＰＷは、ｐ型半導体領域ＰＲ２の下に延在し、ｐ型半導体領域ＰＲ２の底面はｐ型ウエルＰＷの底面よりも浅く、ｎ型ウエルＮＷは、ｎ型半導体領域ＰＲ２の下に延在し、ｎ型半導体領域ＮＲ２の底面はｎ型ウエルＮＷの底面よりも浅い。そして、このｐ型半導体領域ＰＲ２の底面は、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴ３の底面よりも深く、ｐ型半導体領域ＰＲ２は、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴ３の下にも延在している。また、ｎ型半導体領域ＮＲ２の底面は、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴ４の底面よりも深く、ｎ型半導体領域ＮＲ２は、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴ４の下にも延在している。
これにより、上記実施の形態１と同様に、本実施の形態３においても、給電領域２Ａから半導体基板ＳＢに供給した電位（電圧）を、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲ２を経由して、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに、印加することが可能になる。このため、ｎＭＩＳ形成領域１Ａの半導体層ＳＭに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧を、所望のしきい値電圧に制御することができるとともに、寄生抵抗を低減することができる。また、給電領域２Ｂから半導体基板ＳＢに供給した電位（電圧）を、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲ２を経由して、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに絶縁層ＢＸを介して対向する部分の半導体基板ＳＢに、印加することが可能になる。このため、ｐＭＩＳ形成領域１Ｂの半導体層ＳＭに形成されたｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を、所望のしきい値電圧に制御することができるとともに、寄生抵抗を低減することができる。従って、半導体装置の性能を向上させることができる。
次に、本実施の形態３の半導体装置の製造工程について説明する。
図６８〜図８１は、本実施の形態の半導体装置の製造工程中の要部平面図または要部断面図である。図６８〜図８１のうち、図６８は上記図６６に相当する領域の平面図であり、図６９〜図８１は上記図６７に相当する領域の断面図である。
上記実施の形態１と同様に、本実施の形態３においても、上記ステップＳ１で上記ＳＯＩ基板１を用意する。それから、図６８および図６９に示されるように、ＳＯＩ基板１に素子分離領域ＳＴを形成する。
なお、図６８は、平面図であるが、素子分離領域ＳＴに太線の斜線のハッチングを付し、半導体層ＳＭにドットのハッチングを付してある。また、図６８では、深い素子分離領域ＳＴ２については、それ以外の素子分離領域ＳＴとハッチングの向きを反対にしてある。また、図６９は、図６８のＡ−Ａ線の断面図にほぼ対応している。
図６８および図６９に示されるように、ＳＯＩ基板１に形成した素子分離領域ＳＴのうちの一部の素子分離領域ＳＴが、他の部分の素子分離領域ＳＴよりも深い素子分離領域ＳＴ２となっている。
ここで、図７０〜図７７を参照して、本実施の形態３における素子分離領域ＳＴ形成工程（すなわち図６８および図６９の構造を得る工程）の一例について説明する。本実施の形態３において、素子分離領域ＳＴ形成工程は、例えば次のようにして行うことができる。
まず、図７０に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭ上に、ハードマスク用の絶縁膜Ｌ３を形成する。絶縁膜Ｌ３は窒化シリコン膜などからなる。それから、フォトリソグラフィ法を用いて、絶縁膜Ｌ３上にフォトレジストパターンＲＰ５を形成する。フォトレジストパターンＲＰ５は、素子分離領域ＳＴを形成する予定の領域を開口（露出）し、素子分離領域ＳＴを形成しない領域を覆っている。
次に、図７１に示されるように、フォトレジストパターンＲＰ５をエッチングマスクとして用いて、絶縁膜Ｌ３、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、素子分離用の溝ＴＲ１を形成する。溝ＴＲ１は、絶縁膜Ｌ３、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲ１の底部が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲ１の底部が位置している。このため、溝ＴＲ１の底部では、半導体基板ＳＢが露出される。
次に、フォトレジストパターンＲＰ５を除去してから、図７２に示されるように、ＳＯＩ基板１の主面上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ６を形成する。フォトレジストパターンＲＰ６は、深い素子分離領域ＳＴ２を形成する予定の領域を開口（露出）し、深い素子分離領域ＳＴ２を形成しない領域を覆っている。このため、深い素子分離領域ＳＴ２を形成する予定の領域の溝ＴＲ１については、その溝ＴＲ１はフォトレジストパターンＲＰ６で覆われずに露出され、一方、深い素子分離領域ＳＴ２を形成しない領域の溝ＴＲ１については、その溝ＴＲ１はフォトレジストパターンＲＰ６で覆われることになる。
ここで、深い素子分離領域ＳＴ２形成予定領域において、フォトレジストパターンＲＰ６の開口は、フォトレジストパターンＲＰ５の開口よりも（すなわち深い素子分離領域ＳＴ２を形成する予定の領域の溝ＴＲ１よりも）、少し大きめに形成することが好ましい。これにより、フォトレジストパターンＲＰ５の開口の側壁を、絶縁膜Ｌ３上に配置させることができる。そうする理由は、リソグラフィの合わせずれによってフォトレジストパターンＲＰ６の開口の位置が多少ずれたとしても、ハードマスクとしての絶縁膜Ｌ３の端部がエッチングマスクの開口端として機能できるため、後述の溝ＴＲ２形成完了時には、合わせずれは解消されているためである。これにより、フォトレジストパターンＲＰ６形成時のフォトリソグラフィの合わせずれは、ある程度許容することができるようになる。このため、フォトレジストパターンＲＰ６の形成には、フォトレジストパターンＲＰ５形成時のフォトリソグラフィ工程に比べて精度が低いフォトリソグラフィ工程を用いることが可能になり、ＢＡＲＣ（反射防止膜）などのエッチングしにくい層を形成しなくても済み、ＢＡＲＣの残存により不具合が生じるのを防止することできる。また、フォトレジストパターンＲＰ６は、フォトレジストパターンＲＰ５に比べて精度が低くてもよいため、製造コストを低減するという面でも有利である。
次に、図７３に示されるように、フォトレジストパターンＲＰ６から露出されている溝ＴＲ１の底部の半導体基板ＳＢをエッチングして、その溝ＴＲ１の深さを深くする。これにより、フォトレジストパターンＲＰ６から露出されている溝ＴＲ１は、深さが深いＴＲ２となる。このとき、フォトレジストパターンＲＰ６で覆われている溝ＴＲ１は、エッチングされないため、深さは変わらない。このため、溝ＴＲ２の深さは、フォトレジストパターンＲＰ６で覆われている溝ＴＲ１の深さよりも深くなる。
次に、フォトレジストパターンＲＰ６を除去してから、図７４に示されるように、ＳＯＩ基板１の主面上に、溝ＴＲ１，ＴＲ２を埋めるように、素子分離領域ＳＴ用の絶縁膜Ｌ４を形成する。絶縁膜Ｌ４は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜Ｌ４を形成する前に、溝ＴＲ１，ＴＲ２の側面および底面に薄い熱酸化膜を形成することもできる。
次に、図７５に示されるように、溝ＴＲ１，ＴＲ２の外部の絶縁膜Ｌ４をＣＭＰ法などを用いて除去し、溝ＴＲ１，ＴＲ２内に絶縁膜Ｌ４を埋め込む。この際、絶縁膜Ｌ３の表面が露出するまでＣＭＰ処理を行うが、実際には絶縁膜Ｌ３も多少研磨されるため、絶縁膜Ｌ３の厚みは薄くなる。
次に、図７６に示されるように、絶縁膜Ｌ３を除去する。絶縁膜Ｌ３は、ウェットエッチングなどによって除去することができ、絶縁膜Ｌ３が窒化シリコン膜の場合は、熱リン酸溶液などを用いて絶縁膜Ｌ３を除去することができる。
次に、図７７（図７７は上記図６９に対応している）に示されるように、半導体層ＳＭの上面と素子分離領域ＳＴの上面との高さの差を小さくするために、必要に応じて素子分離領域ＳＴの露出面をエッチングして素子分離領域ＳＴの高さ（上面の高さ位置）を低くする。これは、例えばフッ酸水溶液によるウェットエッチングによって行うことができる。
なお、図７６に対応する絶縁膜Ｌ３の除去工程と、図７７に対応する素子分離領域ＳＴの高さを低くする工程とは、この順序で行ってもよいし、逆の順序で行ってもよい。絶縁膜Ｌ３の除去工程や素子分離領域ＳＴの高さを低くする工程でのウェット処理では、ＳＯＩ基板１の表面や、素子分離領域ＳＴに隣接する絶縁層ＢＸに、荒れやダメージが入ったり、不都合な形状になったりしないようにする。
このようにして、図６８および図６９に示されるような素子分離領域ＳＴを形成することができる。深い素子分離領域ＳＴ２は、深い溝ＴＲ２に埋め込まれているため、溝ＴＲ１に埋め込まれた素子分離領域ＳＴよりも、深さが深くなっている。
このようにして素子分離領域ＳＴを形成した後、図７８に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成する。
本実施の形態３で用いるフォトレジストパターンＲＰ１は、上記実施の形態１で用いたフォトレジストパターンＲＰ１と同様のものである。このため、本実施の形態３で用いるフォトレジストパターンＲＰ１は、上記実施の形態１で説明したような開口部ＯＰ１を有している。
次に、フォトレジストパターンＲＰ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、半導体基板ＳＢにｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、フォトレジストパターンＲＰ１の開口部ＯＰ１に整合して形成される。
ｐ型ウエルＰＷ形成工程は、本実施の形態３も上記実施の形態１と同様である。このため、ｐ型ウエルＰＷが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態３も上記実施の形態１と同様である。但し、本実施の形態３では、深い素子分離領域ＳＴ２を形成している。ｐ型ウエルＰＷの深さ（底面の深さ）は、深い素子分離領域ＳＴ２の底面よりも深くすることができる。
次に、図７９に示されるように、フォトレジストパターンＲＰ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ２を形成する。ｐ型ウエルＰＷを形成するのに用いたフォトレジストパターンＲＰ１を用いてｐ型半導体領域ＰＲ２を形成するため、ｐ型ウエルＰＷと同様に、ｐ型半導体領域ＰＲ２も、平面視でｎＭＩＳ形成領域１Ａおよび給電領域２Ａを含むように、半導体基板ＳＢ内に形成されることになる。ｐ型ウエルＰＷとｐ型半導体領域ＰＲ２を形成すると、ｐ型半導体領域ＰＲ２の下にｐ型ウエルＰＷが延在した状態になる。
但し、本実施の形態３では、ｐ型半導体領域ＰＲ２は、溝ＴＲ２に埋め込まれた深い素子分離領域ＳＴ２よりも浅く形成し、かつ、溝ＴＲ１に埋め込まれた素子分離領域ＳＴよりも深く形成する。すなわち、ｐ型半導体領域ＰＲ２は、素子分離領域ＳＴ２よりも浅く形成し、かつ、素子分離領域ＳＴ３よりも深く形成する。ｐ型半導体領域ＰＲ２を素子分離領域ＳＴ３よりも深く形成することで、ｐ型半導体領域ＰＲ２の底面は、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴ３の底面よりも深くなり、ｐ型半導体領域ＰＲ２は、素子分離領域ＳＴ３の下にも延在している。また、ｐ型半導体領域ＰＲ２を素子分離領域ＳＴ２よりも浅く形成することで、ｐ型半導体領域ＰＲ２は、素子分離領域ＳＴ２の下には形成されない。
次に、図８０に示されるように、フォトレジストパターンＲＰ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型半導体領域ＰＲ１ａを形成する。その後、フォトレジストパターンＲＰ１を除去する。
フォトレジストパターンＲＰ３ではなくフォトレジストパターンＲＰ１を用いること以外は、ｐ型半導体領域ＰＲ１ａ形成工程は、本実施の形態３も上記実施の形態１と同様である。ｐ型半導体領域ＰＲ１ａは、溝ＴＲ１に埋め込まれた素子分離領域ＳＴよりも浅く形成される。すなわち、ｐ型半導体領域ＰＲ１ａは、素子分離領域ＳＴ３よりも浅く形成される。このため、ｐ型半導体領域ＰＲ１ａが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態３も上記実施の形態１と同様である。ｎＭＩＳ形成領域１Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａがｐ型半導体領域ＰＲ１であり、給電領域２Ａの半導体基板ＳＢに形成されたｐ型半導体領域ＰＲ１ａがｐ型半導体領域ＰＲ３である。
次に、図８１に示されるように、ＳＯＩ基板１の主面上に、マスク層として、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ２を形成する。
本実施の形態３で用いるフォトレジストパターンＲＰ２は、上記実施の形態１で用いたフォトレジストパターンＲＰ２と同様のものである。このため、本実施の形態３で用いるフォトレジストパターンＲＰ２は、上記実施の形態１で説明したような開口部ＯＰ２を有している。
次に、フォトレジストパターンＲＰ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、半導体基板ＳＢにｎ型ウエルＮＷを形成する。ｎ型ウエルＮＷは、フォトレジストパターンＲＰ２の開口部ＯＰ２に整合して形成される。それから、フォトレジストパターンＲＰ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ２を形成する。それから、フォトレジストパターンＲＰ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ型半導体領域ＮＲ１ａを形成する。これにより、図８１の構造が得られる。その後、フォトレジストパターンＲＰ２を除去する。
ｎ型ウエルＮＷ形成工程は、本実施の形態３も上記実施の形態１と同様である。このため、ｎ型ウエルＮＷが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態３も上記実施の形態１と同様である。但し、本実施の形態３では、深い素子分離領域ＳＴ２を形成している。ｎ型ウエルＮＷの深さ（底面の深さ）は、深い素子分離領域ＳＴ２の底面よりも深くすることができる。
また、ｎ型ウエルＮＷを形成するのに用いたフォトレジストパターンＲＰ２を用いてｎ型半導体領域ＮＲ２を形成するため、ｎ型ウエルＮＷと同様に、ｎ型半導体領域ＮＲ２も、平面視でｐＭＩＳ形成領域１Ｂおよび給電領域２Ｂを含むように、半導体基板ＳＢ内に形成されることになる。ｎ型ウエルＮＷとｎ型半導体領域ＮＲ２を形成すると、ｎ型半導体領域ＮＲ２の下にｎ型ウエルＮＷが延在した状態になる。
但し、本実施の形態３では、ｎ型半導体領域ＮＲ２は、溝ＴＲ２に埋め込まれた深い素子分離領域ＳＴ２よりも浅く形成し、かつ、溝ＴＲ１に埋め込まれた素子分離領域ＳＴよりも深く形成する。すなわち、ｎ型半導体領域ＮＲ２は、素子分離領域ＳＴ２よりも浅く形成し、かつ、素子分離領域ＳＴ４よりも深く形成する。ｎ型半導体領域ＮＲ２を素子分離領域ＳＴ４よりも深く形成することで、ｎ型半導体領域ＮＲ２の底面は、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴ４の底面よりも深くなり、ｎ型半導体領域ＮＲ２は、素子分離領域ＳＴ４の下にも延在している。また、ｎ型半導体領域ＮＲ２を素子分離領域ＳＴ２よりも浅く形成することで、ｎ型半導体領域ＮＲ２は、素子分離領域ＳＴ２の下には形成されない。
また、フォトレジストパターンＲＰ４ではなくフォトレジストパターンＲＰ２を用いること以外は、ｎ型半導体領域ＮＲ１ａ形成工程は、本実施の形態３も上記実施の形態１と同様である。ｎ型半導体領域ＮＲ１ａは、溝ＴＲ１に埋め込まれた素子分離領域ＳＴよりも浅く形成される。すなわち、ｎ型半導体領域ＮＲ１ａは、素子分離領域ＳＴ４よりも浅く形成される。このため、ｎ型半導体領域ＮＲ１ａが形成される範囲は、深さ（底面の深さ位置）も含めて、本実施の形態３も上記実施の形態１と同様である。ｐＭＩＳ形成領域１Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａがｎ型半導体領域ＮＲ１であり、給電領域２Ｂの半導体基板ＳＢに形成されたｎ型半導体領域ＮＲ１ａがｎ型半導体領域ＮＲ３である。
また、ここでは、ｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成してから、ｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１ａを形成した場合について説明した。他の形態として、ｎ型ウエルＮＷ、ｎ型半導体領域ＮＲ２およびｎ型半導体領域ＮＲ１ａを形成してから、ｐ型ウエルＰＷ、ｐ型半導体領域ＰＲ２およびｐ型半導体領域ＰＲ１ａを形成することもできる。
以降の工程は、本実施の形態３も、上記実施の形態１と同様である。すなわち、上記ステップＳ９〜Ｓ１６を上記実施の形態１と同様に行えばよい。また、上記実施の形態１でも説明したように、本実施の形態３においても、ステップＳ２で素子分離領域ＳＴを形成した後に、上記ステップＳ９を行ってから、ｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ｐ型半導体領域ＰＲ２、ｐ型半導体領域ＰＲ１ａ、ｎ型半導体領域ＮＲ２、およびｎ型半導体領域ＮＲ１ａをそれぞれイオン注入で形成することもできる。
本実施の形態３では、ｐ型半導体領域ＰＲ２およびｎ型半導体領域ＮＲ２よりも深い素子分離領域ＳＴ２をｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に配置しているため、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間の下でｐ型ウエルＰＷとｎ型ウエルＮＷとが隣接しても、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２とは互いに接触しないようにすることができる。このため、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２の不純物濃度を高くしても、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間にｐｎ接合が形成されることはない。従って、半導体基板ＳＢに、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間のｐｎ接合のような低耐圧のｐｎ接合が形成されるのを防止することができる。このため、半導体装置の信頼性を向上させることができ、ひいては、半導体装置の性能を向上させることができる。
更に、本実施の形態３では、ｐ型ウエルＰＷとｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ１ａ（ＰＲ１，ＰＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ１）を用いて形成することができる。また、ｎ型ウエルＮＷとｎ型半導体領域ＮＲ２とｎ型半導体領域ＮＲ１ａ（ＮＲ１，ＮＲ３）とを、同じマスク層（ここではフォトレジストパターンＲＰ２）を用いて形成することができる。これにより、イオン注入に伴うフォトリソグラフィ工程の数を低減することができる。また、フォトレジスト層を露光するのに使用するフォトマスクの必要数を低減できる。
一方、上記実施の形態１および実施の形態２では、素子分離領域ＳＴの深さをほぼ均一にすることができるため、素子分離領域ＳＴの形成工程が簡単になり、素子分離領域ＳＴを形成するのに要する工程数や時間を低減することができる。
図８２は、本実施の形態３の半導体装置の他の形態を示す要部断面図であり、ＳＯＩ基板１において、半導体層ＳＭおよび絶縁層ＢＸを除去した領域（バルク領域３Ｂ）の半導体基板ＳＢにＭＩＳＦＥＴなどの半導体素子（図８２ではＭＩＳＦＥＴＱ３）を形成した場合を示してある。
図８２に示されるように、ＳＯＩ基板１は、ＳＯＩ領域３Ａとバルク領域３Ｂとを有している。ＳＯＩ領域３Ａは、ＳＯＩ基板１の半導体層ＳＭにＭＩＳＦＥＴなどの半導体素子を形成した領域である。バルク領域３Ｂは、ＳＯＩ基板１の半導体層ＳＭおよび絶縁層ＢＸを除去して半導体基板ＳＢにＭＩＳＦＥＴなどの半導体素子を形成した領域である。ＳＯＩ領域３Ａの半導体基板ＳＢとバルク領域３Ｂの半導体基板ＳＢとは、同一の半導体基板である。
ＳＯＩ領域３Ａは、ｎＭＩＳ形成領域１Ａ、ｐＭＩＳ形成領域１Ｂおよび給電領域２Ａ，２Ｂを含んでおり、給電領域２Ａ，２Ｂでは半導体層ＳＭおよび絶縁層ＢＸが除去されているが、半導体素子を形成する領域、ここではｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂには半導体層ＳＭが残され、その半導体層にＭＩＳＦＥＴが形成されている。図８２に示されるＳＯＩ領域３Ａの構成は、上記図６７の構成と同様であるので、ここではその繰り返しの説明は省略する。
バルク領域３Ｂでは、半導体層ＳＭおよび絶縁層ＢＸが除去されている。バルク領域３Ｂで半導体層ＳＭおよび絶縁層ＢＸを除去するのは、給電領域２Ａ，２Ｂで半導体層ＳＭおよび絶縁層ＢＸを除去する工程（上記ステップＳ９に対応）で行うことができる。バルク領域３Ｂの半導体基板ＳＢには、素子分離領域ＳＴ５が埋め込まれている。素子分離領域ＳＴ５は、ＳＯＩ基板１に形成した素子分離領域ＳＴのうち、バルク領域３Ｂの半導体層ＳＭおよび絶縁層ＢＸを除去した後にバルク領域３Ｂにおいて半導体基板ＳＢに埋め込まれた状態で残存した素子分離領域ＳＴである。
バルク領域３Ｂの半導体基板ＳＢの活性領域（素子分離領域ＳＴ５で囲まれて区画された領域）には、ＭＩＳＦＥＴなどの半導体素子が形成されており、図８２では、一例としてＭＩＳＦＥＴＱ３が形成されている。すなわち、バルク領域３Ｂの半導体基板ＳＢにウエル領域ＰＷ２が形成され、ウエル領域ＰＷ２上にゲート絶縁膜ＧＩを介してＭＩＳＦＥＴＱ３のゲート電極ＧＥ３が形成され、ウエル領域ＰＷ２内には、ＭＩＳＦＥＴＱ３のソース・ドレイン領域ＳＤ３が形成されている。ソース・ドレイン領域ＳＤ３は、ＬＤＤ構造を有している。ゲート電極ＧＥ３の側壁上にはサイドウォールスペーサＳＷが形成され、サイドウォールスペーサＳＷで覆われない部分のソース・ドレイン領域ＳＤ３の上面には金属シリサイド層ＳＬ２が形成されている。ＭＩＳＦＥＴＱ３がｎチャネル型ＭＩＳＦＥＴの場合は、ウエル領域ＰＷ２はｐ型ウエルであり、かつ、ソース・ドレイン領域ＳＤ３はｎ型半導体領域であり、ＭＩＳＦＥＴＱ３がｐチャネル型ＭＩＳＦＥＴの場合は、ウエル領域ＰＷ２はｎ型ウエルであり、かつ、ソース・ドレイン領域ＳＤ３はｐ型半導体領域である。ＳＯＩ領域３ＡにＭＩＳＦＥＴ（ここではＭＩＳＦＥＴＱｎ，Ｑｐ）を形成する際に、バルク領域３ＢにＭＩＳＦＥＴＱ３を形成することができる。そして、バルク領域３Ｂでは、ゲート電極ＧＥ３を覆うように絶縁膜Ｌ１が形成され、絶縁膜Ｌ１にプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜Ｌ１上に、絶縁膜Ｌ２および絶縁膜Ｌ２に埋め込まれた配線Ｍ１が形成される。
本実施の形態３では、ＳＯＩ領域３Ａに設ける素子分離領域ＳＴのうちの一部を、上述のように、深い素子分離領域ＳＴ２としている。一方、バルク領域３Ｂでは、深い素子分離領域ＳＴ２は設けていない。すなわち、バルク領域３Ｂに設けられた素子分離領域ＳＴ５は、上記溝ＴＲ２に埋め込まれた素子分離領域ＳＴ２ではなく、上記溝ＴＲ１に埋め込まれた素子分離領域ＳＴによって構成されている。
このため、本実施の形態３では、図８２にも示されるように、ｐ型半導体領域ＰＲ２とｎ型半導体領域ＮＲ２との間に介在する部分の素子分離領域ＳＴ、すなわち素子分離領域ＳＴ２の深さ（底面の深さ位置）は、バルク領域３Ｂに設けられ素子分離領域ＳＴ５の深さ（底面の深さ位置）よりも深くなっている。そして、平面視でｎＭＩＳ形成領域１Ａと給電領域２Ａとの間に介在する部分の素子分離領域ＳＴ３の深さ（底面の深さ位置）と、平面視でｐＭＩＳ形成領域１Ｂと給電領域２Ｂとの間に介在する部分の素子分離領域ＳＴ４の深さ（底面の深さ位置）と、バルク領域３Ｂに設けられ素子分離領域ＳＴ５の深さ（底面の深さ位置）とは、ほぼ同じである。
一方、上記実施の形態１および上記実施の形態２においても、ＳＯＩ基板１にＳＯＩ領域３Ａとバルク領域３Ｂとを設けることもでき、その場合、ＳＯＩ領域３Ａは、上記実施の形態１，２で説明したのと同様な構成（上記図２の構成）となり、バルク領域３Ｂは、本実施の形態３で説明したのと同様の構成（図８２のバルク領域３Ｂの構成）となる。但し、上記実施の形態１および実施の形態２では、素子分離領域ＳＴの深さ（底面の深さ位置）はほぼ均一であったため、ＳＯＩ領域３Ａに設けられた素子分離領域ＳＴの深さ（底面の深さ位置）と、バルク領域３Ｂに設けられた素子分離領域ＳＴ５の深さ（底面の深さ位置）とは、ほぼ同じである。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２Ａ，２Ｂ 給電領域
ＢＸ 絶縁層
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＨＲ１ ｎ＋型半導体領域
ＨＲ２ ｐ＋型半導体領域
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 絶縁膜
Ｍ１ 配線
ＭＥ 金属膜
ＮＲ１，ＮＲ１ａ，ＮＲ２，ＮＲ３，ＮＲ１２ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 開口部
ＰＧ，ＰＧ１，ＰＧ２ プラグ
ＰＲ１，ＰＲ１ａ，ＰＲ２，ＰＲ３，ＰＲ１２ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑ３ ＭＩＳＦＥＴ
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ソース・ドレイン領域
ＳＬ１，ＳＬ２ 金属シリサイド層
ＳＭ 半導体層
ＳＴ，ＳＴ２，ＳＴ３，ＳＴ４ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ 素子分離溝
ＴＲ１，ＴＲ２ 溝
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２Ａ，２Ｂ 給電領域
ＢＸ 絶縁層
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＨＲ１ ｎ＋型半導体領域
ＨＲ２ ｐ＋型半導体領域
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 絶縁膜
Ｍ１ 配線
ＭＥ 金属膜
ＮＲ１，ＮＲ１ａ，ＮＲ２，ＮＲ３，ＮＲ１２ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 開口部
ＰＧ，ＰＧ１，ＰＧ２ プラグ
ＰＲ１，ＰＲ１ａ，ＰＲ２，ＰＲ３，ＰＲ１２ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑ３ ＭＩＳＦＥＴ
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ソース・ドレイン領域
ＳＬ１，ＳＬ２ 金属シリサイド層
ＳＭ 半導体層
ＳＴ，ＳＴ２，ＳＴ３，ＳＴ４ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＲ 素子分離溝
ＴＲ１，ＴＲ２ 溝
Claims (19)
- 半導体基板と、
前記半導体基板上に絶縁層を介して形成された半導体層からなり、前記半導体層および前記絶縁層を貫通する素子分離領域によってそれぞれ平面的に囲まれた第１活性領域および第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
前記素子分離領域によってそれぞれ平面的に囲まれ、かつ、前記半導体層および前記絶縁層が除去されている第１領域および第２領域と、
平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に形成された、第１導電型の第１半導体領域と、
平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に形成された、前記第１導電型で前記第１半導体領域よりも高不純物濃度の第２半導体領域と、
平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に形成された、前記第１導電型とは異なる第２導電型の第３半導体領域と、
平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に形成された、前記第２導電型で前記第３半導体領域よりも高不純物濃度の第４半導体領域と、
を有し、
前記第２半導体領域は、前記第１半導体領域に内包され、
前記第２半導体領域の底面は、前記第１半導体領域の底面よりも浅く、かつ、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第２半導体領域は、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の下にも延在し、
前記第４半導体領域は、前記第３半導体領域に内包され、
前記第４半導体領域の底面は、前記第３半導体領域の底面よりも浅く、かつ、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第４半導体領域は、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の下にも延在している、半導体装置。 - 請求項１記載の半導体装置において、
前記第１半導体領域と前記第３半導体領域とは、前記素子分離領域の下で互いに隣接し、
前記第２半導体領域は、前記第３半導体領域と前記第４半導体領域とのいずれにも接しておらず、
前記第４半導体領域は、前記第１半導体領域と前記第２半導体領域とのいずれにも接していない、半導体装置。 - 請求項２記載の半導体装置において、
前記半導体基板内に、前記第１活性領域と前記絶縁層を介して対向するように、かつ、前記素子分離領域の底面および前記第２半導体領域の底面よりも浅く形成された、前記第１導電型の第５半導体領域と、
前記半導体基板内に、前記第２活性領域と前記絶縁層を介して対向するように、かつ、前記素子分離領域の底面および前記第４半導体領域の底面よりも浅く形成された、前記第２導電型の第６半導体領域と、
を更に有し、
前記第５半導体領域は、前記第２半導体領域よりも高不純物濃度であり、
前記第５半導体領域の底面は、前記第２半導体領域に隣接し、
前記第６半導体領域は、前記第４半導体領域よりも高不純物濃度であり、
前記第６半導体領域の底面は、前記第４半導体領域に隣接している、半導体装置。 - 請求項３記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、前記第１活性領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極を有し、
前記第２ＭＩＳＦＥＴは、前記第２活性領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極を有している、半導体装置。 - 請求項４記載の半導体装置において、
前記第１領域の前記半導体基板上に、導電性の第１プラグが配置され、
前記第２領域の前記半導体基板上に、導電性の第２プラグが配置されている、半導体装置。 - 請求項５記載の半導体装置において、
前記第１プラグから、前記第２半導体領域を介して、前記第５半導体領域に、前記第１ＭＩＳＦＥＴのしきい値電圧を制御するための電圧が供給され、
前記第２プラグから、前記第４半導体領域を介して、前記第６半導体領域に、前記第２ＭＩＳＦＥＴのしきい値電圧を制御するための電圧が供給される、半導体装置。 - 請求項１記載の半導体装置において、
前記第１半導体領域の底面は、前記素子分離領域の底面よりも深く、
前記第３半導体領域の底面は、前記素子分離領域の底面よりも深い、半導体装置。 - 請求項１記載の半導体装置において、
前記第１ＭＩＳＦＥＴはｎチャネル型のＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｐチャネル型のＭＩＳＦＥＴであり、
前記第１導電型はｐ型であり、
前記第２導電型はｎ型である、半導体装置。 - 請求項１記載の半導体装置において、
前記第２半導体領域と前記第４半導体領域とは、前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域によって離間され、
前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域の底面は、前記第２半導体領域の底面および前記第４半導体領域の底面よりも深く、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の底面よりも深く、かつ、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の底面よりも深い、半導体装置。 - 半導体基板と、
前記半導体基板上に絶縁層を介して形成された半導体層からなり、前記半導体層および前記絶縁層を貫通する素子分離領域によってそれぞれ平面的に囲まれた第１活性領域および第２活性領域と、
前記第１活性領域に形成された第１ＭＩＳＦＥＴと、
前記第２活性領域に形成された第２ＭＩＳＦＥＴと、
前記素子分離領域によってそれぞれ平面的に囲まれ、かつ、前記半導体層および前記絶縁層が除去されている第１領域および第２領域と、
平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に形成された、第１導電型の第１半導体領域と、
平面視で前記第１活性領域および前記第１領域を含むように、前記半導体基板内に形成された、前記第１導電型で前記第１半導体領域よりも高不純物濃度の第２半導体領域と、
平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に形成された、前記第１導電型とは異なる第２導電型の第３半導体領域と、
平面視で前記第２活性領域および前記第２領域を含むように、前記半導体基板内に形成された、前記第２導電型で前記第３半導体領域よりも高不純物濃度の第４半導体領域と、
を有し、
前記第１半導体領域は、前記第２半導体領域の下に延在し、
前記第２半導体領域の底面は、前記第１半導体領域の底面よりも浅く、かつ、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第２半導体領域は、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の下にも延在し、
前記第３半導体領域は、前記第４半導体領域の下に延在し、
前記第４半導体領域の底面は、前記第３半導体領域の底面よりも浅く、かつ、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第４半導体領域は、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の下にも延在し、
前記第２半導体領域と前記第４半導体領域とは、前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域によって離間され、
前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域の底面は、前記第２半導体領域の底面および前記第４半導体領域の底面よりも深く、平面視で前記第１活性領域と前記第１領域との間に介在する部分の前記素子分離領域の底面よりも深く、かつ、平面視で前記第２活性領域と前記第２領域との間に介在する部分の前記素子分離領域の底面よりも深い、半導体装置。 - 請求項１０記載の半導体装置において、
前記第１半導体領域と前記第３半導体領域とは、前記素子分離領域の下で互いに隣接し、
前記第２半導体領域は、前記第３半導体領域と前記第４半導体領域とのいずれにも接しておらず、
前記第４半導体領域は、前記第１半導体領域と前記第２半導体領域とのいずれにも接していない、半導体装置。 - （ａ）主面に第１領域、第２領域、第３領域および第４領域を有する半導体基板と、前記半導体基板の前記主面上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板を用意する工程、
（ｂ）前記基板に、前記半導体層および前記絶縁層を貫通する素子分離領域を形成する工程、
ここで、前記第１領域、前記第２領域、前記第３領域および前記第４領域は、それぞれ前記素子分離領域で平面的に囲まれ、
（ｃ）前記（ｂ）工程後に、平面視で前記第１領域および前記第３領域を含むように、前記半導体基板内に、第１導電型の第１半導体領域を形成する工程、
（ｄ）前記（ｂ）工程後に、平面視で前記第１領域および前記第３領域を含むように、前記半導体基板内に、前記第１導電型の第２半導体領域を形成する工程、
（ｅ）前記（ｂ）工程後に、平面視で前記第２領域および前記第４領域を含むように、前記半導体基板内に、前記第１導電型とは反対の第２導電型の第３半導体領域を形成する工程、
（ｆ）前記（ｂ）工程後に、平面視で前記第２領域および前記第４領域を含むように、前記半導体基板内に、前記第２導電型の第４半導体領域を形成する工程、
（ｇ）前記（ｂ）工程後に、前記第１領域および前記第２領域の前記半導体基板上の前記半導体層と前記絶縁層とを除去する工程、
（ｈ）前記（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）工程後に、前記第３領域の前記半導体基板上に前記絶縁層を介して残存している前記半導体層に、第１ＭＩＳＦＥＴを形成し、前記第４領域の前記半導体基板上に前記絶縁層を介して残存している前記半導体層に、第２ＭＩＳＦＥＴを形成する工程、
を有し、
前記第２半導体領域は、前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域に内包され、かつ、前記第１半導体領域よりも浅く、
前記第４半導体領域は、前記第３半導体領域よりも高不純物濃度であり、前記第３半導体領域に内包され、かつ、前記第３半導体領域よりも浅く、
前記第２半導体領域の底面は、平面視で前記第１領域と前記第３領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第２半導体領域は、平面視で前記第１領域と前記第３領域との間に介在する部分の前記素子分離領域の下にも延在し、
前記第４半導体領域の底面は、平面視で前記第２領域と前記第４領域との間に介在する部分の前記素子分離領域の底面よりも深く、
前記第４半導体領域は、平面視で前記第２領域と前記第４領域との間に介在する部分の前記素子分離領域の下にも延在する、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記第１半導体領域と前記第３半導体領域とは、前記素子分離領域の下で互いに隣接する、半導体装置の製造方法。 - 請求項１３記載の半導体装置の製造方法において、
（ｉ）前記（ｂ）工程後で、前記（ｇ）工程前に、前記第３領域の前記半導体基板に、前記第１導電型の第５半導体領域を形成する工程、
（ｊ）前記（ｂ）工程後で、前記（ｇ）工程前に、前記第４領域の前記半導体基板に、前記第２導電型の第６半導体領域を形成する工程、
を更に有し、
前記第５半導体領域は、前記第２半導体領域よりも高不純物濃度であり、かつ、前記素子分離領域の底面および前記第２半導体領域の底面よりも浅く形成され、
前記第６半導体領域は、前記第４半導体領域よりも高不純物濃度であり、かつ、前記素子分離領域の底面および前記第４半導体領域の底面よりも浅く形成される、半導体装置の製造方法。 - 請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、イオン注入により前記第１半導体領域が形成され、
前記（ｄ）工程では、イオン注入により前記第２半導体領域が形成され、
前記（ｅ）工程では、イオン注入により前記第３半導体領域が形成され、
前記（ｆ）工程では、イオン注入により前記第４半導体領域が形成され、
前記（ｉ）工程では、イオン注入により前記第５半導体領域が形成され、
前記（ｊ）工程では、イオン注入により前記第６半導体領域が形成され、
前記（ｄ）工程と前記（ｉ）工程では、前記基板上に形成された同じ第１マスク層をイオン注入阻止マスクとして用い、
前記（ｆ）工程と前記（ｊ）工程では、前記基板上に形成された同じ第２マスク層をイオン注入阻止マスクとして用いる、半導体装置の製造方法。 - 請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、イオン注入により前記第１半導体領域が形成され、
前記（ｄ）工程では、イオン注入により前記第２半導体領域が形成され、
前記（ｅ）工程では、イオン注入により前記第３半導体領域が形成され、
前記（ｆ）工程では、イオン注入により前記第４半導体領域が形成され、
前記（ｉ）工程では、イオン注入により前記第５半導体領域が形成され、
前記（ｊ）工程では、イオン注入により前記第６半導体領域が形成され、
前記（ｃ）工程と前記（ｅ）工程では、斜めイオン注入が用いられる、半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程と前記（ｉ）工程では、前記基板上に形成された同じ第１マスク層をイオン注入阻止マスクとして用い、
前記（ｅ）工程と前記（ｆ）と前記（ｊ）工程では、前記基板上に形成された同じ第２マスク層をイオン注入阻止マスクとして用いる、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴはｎチャネル型のＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｐチャネル型のＭＩＳＦＥＴであり、
前記第１導電型はｐ型であり、
前記第２導電型はｎ型である、半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記第２半導体領域と前記第４半導体領域とは、前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域によって離間され、
前記第２半導体領域と前記第４半導体領域との間に介在する部分の前記素子分離領域の底面は、前記第２半導体領域の底面および前記第４半導体領域の底面よりも深く、平面視で前記第１領域と前記第３領域との間に介在する部分の前記素子分離領域の底面よりも深く、かつ、平面視で前記第２領域と前記第４領域との間に介在する部分の前記素子分離領域の底面よりも深い、半導体装置の製造方法。
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