CN103579348B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明的课题是提高半导体装置的性能。使用包括衬底(SB1)上的绝缘层(BX)和绝缘层(BX)上的半导体层(SM1)的SOI衬底(SUB)来制造半导体装置。半导体装置包括：隔着栅极绝缘膜形成在半导体层(SM1)上的栅极电极、形成在栅极电极的侧壁上的侧壁间隔层、在半导体层(SM1)上外延生长的源极漏极用的半导体层(EP)、形成在半导体层(EP)的侧壁(EP1)上的侧壁间隔层(SW3)。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，例如可以适合用于具备MISFET的半导体装置及其制造方法。

背景技术

在衬底上隔着栅极绝缘膜形成栅极电极，在衬底上形成源极漏极区域，从而形成MISFET。

另外，有在衬底上使源极漏极用的外延半导体层生长而形成MISFET的技术。

日本专利特开2000-223713号公报(专利文献1)中公开了一种涉及在SOI衬底的源极漏极上使外延层生长的半导体装置的技术。

专利文献1：日本专利特开2000-223713号公报

发明内容

对于在衬底上使MISFET的源极漏极用的外延半导体层生长的半导体装置，也希望尽可能地提高性能。或希望提高半导体装置的可靠性。或者希望实现这两者。

其它课题和新的特征由本说明书的记载和附图可知。

根据一实施方式，使用包括支承衬底、所述支承衬底上的绝缘层和所述绝缘层上的第一半导体层的衬底的半导体装置包括：第一侧壁绝缘膜，该第一侧壁绝缘膜形成在隔着栅极绝缘膜形成于所述第一半导体层上的栅极电极的侧壁上；第二侧壁绝缘膜，该第二侧壁绝缘膜形成在形成于所述第一半导体层上的源极漏极用的外延半导体层的侧壁上。

另外，根据一实施方式，使用包括支承衬底、所述支承衬底上的绝缘层和所述绝缘层上的第一半导体层的衬底的半导体装置的制造方法是：在隔着栅极绝缘膜形成于所述第一半导体层上的栅极电极的侧壁上形成第一侧壁绝缘膜后，使外延半导体层在所述第一半导体层上外延生长。然后，将所述第一侧壁绝缘膜的至少一部分除去后，在所述栅极电极的侧壁上形成第二侧壁绝缘膜，在所述外延半导体层的侧壁上形成第三侧壁绝缘膜。

通过一实施方式，可提高半导体装置的性能。或可提高半导体装置的可靠性。或者可实现这两者。

附图说明

图1是一实施方式的半导体装置的主要部分剖视图。

图2是一实施方式的半导体装置的主要部分剖视图。

图3是一实施方式的半导体装置的主要部分剖视图。

图4是一实施方式的半导体装置的主要部分俯视图。

图5是表示一实施方式的半导体装置的制造工序的工序流程图。

图6是一实施方式的半导体装置的制造工序中的主要部分剖视图。

图7接着图6，是半导体装置的制造工序中的主要部分剖视图。

图8是与图7同样的半导体装置的制造工序中的A-A剖视图。

图9是与图7同样的半导体装置的制造工序中的B-B剖视图。

图10接着图8，是半导体装置的制造工序中的A-A剖视图。

图11是与图10同样的半导体装置的制造工序中的B-B剖视图。

图12接着图10，是半导体装置的制造工序中的A-A剖视图。

图13是与图12同样的半导体装置的制造工序中的B-B剖视图。

图14接着图12，是半导体装置的制造工序中的A-A剖视图。

图15是与图14同样的半导体装置的制造工序中的B-B剖视图。

图16接着图14，是半导体装置的制造工序中的A-A剖视图。

图17是与图16同样的半导体装置的制造工序中的B-B剖视图。

图18接着图16，是半导体装置的制造工序中的A-A剖视图。

图19是与图18同样的半导体装置的制造工序中的B-B剖视图。

图20接着图18，是半导体装置的制造工序中的A-A剖视图。

图21是与图20同样的半导体装置的制造工序中的B-B剖视图。

图22接着图20，是半导体装置的制造工序中的A-A剖视图。

图23是与图22同样的半导体装置的制造工序中的B-B剖视图。

图24接着图22，是半导体装置的制造工序中的A-A剖视图。

图25是与图24同样的半导体装置的制造工序中的B-B剖视图。

图26接着图24，是半导体装置的制造工序中的A-A剖视图。

图27是与图26同样的半导体装置的制造工序中的B-B剖视图。

图28接着图26，是半导体装置的制造工序中的A-A剖视图。

图29是与图28同样的半导体装置的制造工序中的B-B剖视图。

图30接着图28，是半导体装置的制造工序中的A-A剖视图。

图31是与图30同样的半导体装置的制造工序中的B-B剖视图。

图32接着图30，是半导体装置的制造工序中的A-A剖视图。

图33是与图32同样的半导体装置的制造工序中的B-B剖视图。

图34接着图32，是半导体装置的制造工序中的A-A剖视图。

图35是与图34同样的半导体装置的制造工序中的B-B剖视图。

图36接着图34，是半导体装置的制造工序中的A-A剖视图。

图37是与图36同样的半导体装置的制造工序中的B-B剖视图。

图38是第一研究例的半导体装置的制造工序中的主要部分剖视图。

图39接着图38，是第一研究例的半导体装置的制造工序中的主要部分剖视图。

图40接着图39，是第一研究例的半导体装置的制造工序中的主要部分剖视图。

图41接着图40，是第一研究例的半导体装置的制造工序中的主要部分剖视图。

图42是一实施方式的半导体装置的制造工序中的主要部分剖视图。

图43是一实施方式的半导体装置的制造工序中的主要部分剖视图。

图44是一实施方式的半导体装置的制造工序中的主要部分剖视图。

图45是第二研究例的半导体装置的制造工序中的主要部分剖视图。

图46接着图45，是半导体装置的制造工序中的主要部分剖视图。

符号的说明

AR 活性区域

BX 绝缘层

CNT 接触孔

DT 凹穴

EP 半导体层

EP1 侧壁

EP2 侧面

EX n^-型半导体区域

GE 栅极电极

GI 栅极绝缘膜

IL1、IL2、IL3、IL4、IL5、IL6 绝缘膜

LM 层叠膜

M1 布线

ME、ME101 金属膜

MS、MS101、MS201 金属硅化物层

PG 插塞

RG1、RG2 区域

SB1 衬底

SD n⁺型半导体区域

SM1 半导体层

SM1a 侧面

SM2 半导体层

ST 元件分离区域

ST1 元件分离槽

SUB SOI衬底

SW1、SW2、SW3 侧壁间隔层

具体实施方式

以下实施方式中，为了方便起见，在必要时分成多个部分或实施方式进行说明，但除了有特别说明的情况以外，它们相互之间并非毫无关系，其关系是一方是另一方的一部分或全部的变形例、详情、补充说明等。另外，以下实施方式中，提及要素的数量等(包括个数、数值、量、范围等)时，除了有特别说明的情况及原理上讲明显限定于特定的数量的情况等以外，不限定于该特定的数量，可以在特定的数量以上也可以在特定的数量以下。进而，以下实施方式中，除了有特别说明的情况及原理上认为明显是必需的情况等以外，其构成要素(也包括要素步骤等)显然未必是必需的。同样地，以下实施方式中，提及构成要素等的形状、位置关系等时，除了有特别说明的情况及原理上认为明显并非如此的情况等以外，包括实质上与该形状等近似或类似的形状等。这一点对于上述数值和范围也一样。

以下，基于附图对实施方式进行详细说明。需要说明的是，用于说明实施方式的所有图中，对具有相同功能的构件标以相同符号，省略其重复说明。另外，以下实施方式中，除了特别需要时以外，原则上不重复进行相同或同样的部分的说明。

另外，实施方式中使用的附图中，即使是剖视图，为了使附图容易查看，有时也省略剖面线。另外，即使是俯视图，为了使附图容易查看，有时也标上剖面线。

(实施方式1)

＜关于半导体装置的制造＞

图1～图3是本实施方式的半导体装置的主要部分剖视图，图4是本实施方式的半导体装置的主要部分俯视图。图1和图2所示为相同区域的剖视图，均与图4的A-A线的剖视图相对应。图3所示为与图1及图2不同的区域的剖视图，与图4的B-B线的剖视图相对应。

这里，图1中，为了能容易地知道半导体层SM1和半导体层EP分别是哪个区域，将整个半导体层EP用点状的剖面线表示，将整个半导体层SM1用细斜线的剖面线表示，对于n^-型半导体区域EX及n⁺型半导体区域SD的形成区域未作图示。另外，图2中，为了能容易地知道n^-型半导体区域EX和n⁺型半导体区域SD分别是哪个区域，对整个n^-型半导体区域EX标以同样的剖面线，对整个n⁺型半导体区域SD标以另一同样的剖面线。因此，如果将图1和图2合起来看，则容易理解半导体层SM1及半导体层EP的构成以及半导体层SM1及半导体层EP中的n^-型半导体区域EX及n⁺型半导体区域SD的形成区域。另外，图4所示为元件分离区域ST、由元件分离区域ST规定的活性区域AR、栅极电极GE和侧壁间隔层SW2、SW3的平面布局，其它构件的图示省略。活性区域AR与由元件分离区域ST规定的(在平面上围成的)半导体层SM1相对应。

如图1～图4所示，本实施方式的半导体装置是具备MISFET(金属绝缘半导体场效应晶体管(Metal Insulator Semiconductor Field Effect Transistor))的半导体装置。

另外，如图1～图4所示，本实施方式的半导体装置是使用SOI(SOI：绝缘体上硅(Silicon On Insulator))衬底SUB的半导体装置。

SOI衬底SUB包括：由单晶硅等构成的衬底(半导体衬底、支承衬底)SB1、形成于衬底SB1的主面上的由氧化硅等构成的绝缘层(埋入绝缘膜、埋入氧化膜、BOX(埋入氧化物)层)BX、形成于绝缘层BX的上表面上的由单晶硅等构成的半导体层(SOI层)SM1。衬底SB1是支承衬底，支承绝缘层BX和比其更靠上方的结构。由这些衬底SB1、绝缘层BX及半导体层SM1形成SOI衬底SUB。在SOI衬底SUB的主面上形成有MISFET。这里，对MISFET是n沟道型MISFET的情况进行说明。

在SOI衬底SUB上形成有元件分离区域(元件分离结构)ST。该元件分离区域ST由埋入元件分离槽(元件分离用的槽)ST1的绝缘体(例如氧化硅)形成。元件分离槽ST1及埋在其中的元件分离区域ST贯穿半导体层SM1及绝缘层BX，其底部到达衬底SB1，元件分离区域ST的下部位于衬底SB1内。即，呈如下状态：元件分离槽ST1一直形成到半导体层SM1、绝缘层BX及衬底SB1、元件分离区域ST埋入该元件分离槽ST1中。因此，元件分离区域ST的一部分位于比绝缘层BX的下表面更靠下方的位置。

元件分离区域ST可通过如下方法形成：在SOI衬底SUB的主面上采用光刻技术及干刻技术等形成元件分离槽ST1，该元件分离槽ST1贯穿半导体层SM1及绝缘层BX，其底部到达衬底SB1(即其底部位于衬底SB1中)，在该元件分离槽ST1中采用成膜技术及CMP技术等埋入绝缘膜(例如氧化硅膜)。

SOI衬底SUB中，在由元件分离区域ST规定的(在平面上围成的)活性区域AR内，呈在衬底SB1上自下方起依次层叠有绝缘层BX及半导体层SM1的结构。

在由元件分离区域ST规定的(在平面上围成的)活性区域AR的半导体层SM1上隔着栅极绝缘膜GI形成有栅极电极GE。

栅极电极GE由导电膜形成，例如可以由多晶硅膜(多晶硅膜、掺杂多晶硅膜)之类的硅膜形成。栅极电极GE由硅膜形成的情况下，在该硅膜中导入杂质来降低电阻。作为其它形态，栅极电极GE也可以由金属膜或显示出金属传导的金属化合物膜形成，此时，栅极电极GE是金属栅极电极。

栅极绝缘膜GI例如由薄的氧化硅膜构成，但也可以是氧氮化硅膜。作为其它形态，也可以使用与氮化硅相比介电常数更高的高介电常数栅极绝缘膜(例如氧化铪膜或氧化铝膜等金属氧化物膜)作为栅极绝缘膜GI。

栅极电极GE的下部的半导体层SM1是形成MISFET的沟道的区域(沟道形成区域)。

在栅极电极GE的侧壁上隔着绝缘膜IL2形成有作为侧壁绝缘膜的侧壁间隔层(侧壁、侧壁绝缘膜)SW2。侧壁间隔层SW2由绝缘膜构成，可以视为侧壁绝缘膜。

侧壁间隔层SW2不与栅极电极GE(的侧壁)接触，在侧壁间隔层SW2和栅极电极GE(的侧壁)之间存在绝缘膜IL2。另外，侧壁间隔层SW2不与半导体层SM1接触，在侧壁间隔层SW2和半导体层SM1之间存在绝缘膜IL2。

在半导体层SM1上形成有作为外延层(外延半导体层)的半导体层EP。半导体层EP通过外延生长而形成在半导体层SM1上，例如由硅(单晶硅)构成。即，在半导体层SM1中的未被栅极电极GE及绝缘膜IL2覆盖的区域上选择性地形成半导体层EP。半导体层EP形成于栅极电极GE的两侧(栅极长度方向的两侧)。

半导体层EP形成在从绝缘膜IL2露出的部分的半导体层SM1上，半导体层EP不上到绝缘膜IL2上。另外，在形成半导体层EP后形成侧壁间隔层SW2，侧壁间隔层SW2的一部分上到半导体层EP上。即，侧壁间隔层SW2的一部分存在于(位于)半导体层EP上。

具体而言，侧壁间隔层SW2的栅极长度方向的外端部位于半导体层EP上。这里，侧壁间隔层SW2的栅极长度方向的外端部是指沿着栅极长度方向(侧壁上形成有该侧壁间隔层SW2的栅极电极GE的栅极长度方向)的(与其平行的)方向的端部，对应于与栅极电极GE相邻的一侧的相反侧的端部。换言之，侧壁间隔层SW2的与栅极电极GE相邻的一侧的相反侧的端部位于半导体层EP上。即，在侧壁间隔层SW2中，靠近栅极电极GE的一侧不位于半导体层EP上，而远离栅极电极GE的一侧上到半导体层EP上。从另一角度来看，侧壁间隔层SW2的一部分上到半导体层EP的端部(与栅极电极GE相对的一侧的端部)附近上。

在半导体层SM1上形成有半导体层EP，在元件分离区域ST上未形成半导体层EP。因此，在半导体层SM1和元件分离区域ST的边界(俯视观察时的边界)上形成有半导体层EP的侧壁(侧面)EP1。半导体层EP的侧壁(侧面)EP1是在俯视观察时与元件分离区域ST相邻的侧壁(侧面)。在该半导体层EP的侧壁EP1上形成有侧壁间隔层SW3。侧壁间隔层SW3通过与侧壁间隔层SW2相同的工序形成。因此，侧壁间隔层SW3和侧壁间隔层SW2是由相同的绝缘膜(下述的绝缘膜IL4)形成的，因此其结果是，侧壁间隔层SW3和侧壁间隔层SW2由相同材料的绝缘膜形成。例如，侧壁间隔层SW2由单层的绝缘膜构成的情况下，侧壁间隔层SW3也由相同材料的单层的绝缘膜构成，侧壁间隔层SW2由层叠的绝缘膜构成的情况下，侧壁间隔层SW3也由同样的层叠的绝缘膜构成。需要说明的是，本实施方式中，为了便于发明的理解，将侧壁间隔层SW2和侧壁间隔层SW3区分开进行了说明，但它们是一体化的膜。即，在图4的元件分离区域ST上的栅极电极GE的侧壁等处，侧壁间隔层SW2和侧壁间隔层SW3相连。

半导体层EP的侧壁EP1在俯视观察时与元件分离区域ST相邻，因此形成于半导体层EP的侧壁EP1上的侧壁间隔层SW3的底面(下表面)位于元件分离区域ST上。即，侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上。因此，侧壁间隔层SW3具有与半导体层EP的侧壁EP1相对的侧面和与元件分离区域ST相对的底面。

另外，虽然在图1等中省略，但在栅极长度方向上(图4的A-A截面的延长线上)的半导体层EP的侧壁EP1上也形成有侧壁间隔层SW3。即，侧壁间隔层SW3以将形成于活性区域AR的半导体层EP围住的方式形成。换言之，侧壁间隔层SW3在栅极长度方向及栅极宽度方向上形成于半导体层EP的侧壁EP1。

栅极电极GE的两侧(栅极长度方向的两侧)的半导体层SM1、EP上形成有MISFET的源极或漏极用的半导体区域，该源极或漏极用的半导体区域由n^-型半导体区域EX和比n^-型半导体区域EX更高的杂质浓度的n⁺型半导体区域SD形成。即，在半导体层SM1和半导体层EP的层叠结构中，在隔着沟道形成区域彼此隔开距离的区域形成有(一对)n^-型半导体区域(延长区域、LDD区域)EX，在n^-型半导体区域EX的外侧(远离沟道形成区域的一侧)形成有杂质浓度比n^-型半导体区域EX更高的源极漏极用的(一对)n⁺型半导体区域SD。源极或漏极区域用的半导体区域由于具有n^-型半导体区域EX和杂质浓度比n^-型半导体区域EX更高的n⁺型半导体区域SD，因此具有LDD(轻掺杂漏极(Lightly doped drain))结构。

n^-型半导体区域EX与沟道形成区域相邻，n⁺型半导体区域SD形成在与沟道形成区域隔开相当于n^-型半导体区域EX的距离且与n^-型半导体区域EX接触的位置。

如果沿着SOI衬底SUB的厚度方向观察，则n^-型半导体区域EX从半导体层EP形成到半导体层SM1，n⁺型半导体区域SD也从半导体层EP形成到半导体层SM1。

半导体层EP上形成有源极或漏极用的半导体区域(对应于n^-型半导体区域EX及n⁺型半导体区域SD)，因此可以将半导体层EP视为源极漏极用(源极漏极形成用)的半导体层(外延半导体层)。

在n⁺型半导体区域SD的上部(表层部)形成有金属硅化物层MS，该金属硅化物层MS是金属与n⁺型半导体区域SD(构成n⁺型半导体区域SD的半导体层EP)的反应层(化合物层)。即，在半导体层EP的上部形成有金属与构成半导体层EP的元素的化合物层、即金属硅化物层MS。金属硅化物层MS例如是硅化钴层、硅化镍层或硅化镍铂层等。另外，栅极电极GE由硅膜构成的情况下，在栅极电极GE的上部也形成有金属硅化物层MS。

在SOI衬底SUB的主面上以覆盖栅极电极GE、侧壁间隔层SW2、SW3、半导体层EP及金属硅化物层MS的方式形成有作为层间绝缘膜的绝缘膜IL5。绝缘膜IL5例如可以是氮化硅膜和该氮化硅膜上的氧化硅膜(比氮化硅膜更厚的氧化硅膜)的层叠膜、或氧化硅膜的单体膜等。作为绝缘膜IL5用的氧化硅膜，以氧化硅为主体，也可以进一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一种以上。

在绝缘膜IL5上形成有下述的接触孔CNT(这里未图示)，在接触孔CNT内形成有下述的插塞(plug)PG(这里未图示)，但这里省略其图示。另外，在绝缘膜IL5上形成有下述的绝缘膜IL6(这里未图示)及下述的布线M1(这里未图示)，但这里省略其图示。

＜关于半导体装置的制造工序＞

接着，参照附图对本实施方式的半导体装置的制造工序进行说明。图5是表示本实施方式的半导体装置的制造工序的工序流程图。图6～图37是本实施方式的半导体装置的制造工序中的主要部分剖视图。

首先，如图6所示准备SOI衬底SUB(图5的步骤S1)。

SOI衬底SUB包括：作为支承衬底的由单晶硅等构成的衬底SB1、形成于衬底SB1的主面上的由氧化硅等构成的绝缘层BX、形成于绝缘层BX的上表面上的由单晶硅等构成的半导体层SM1。

与作为支承衬底的衬底SB1的厚度相比，半导体层SM1的厚度更薄。半导体层SM1的厚度例如可以是3～20nm左右。

SOI衬底SUB可采用各种方法制造。例如，可以将表面形成有氧化膜的半导体衬底(硅衬底)和另一块半导体衬底(硅衬底)通过施加高热及压力而粘接贴合后，将一侧的硅层(硅衬底)薄膜化，从而形成SOI衬底SUB。或者可以通过SIMOX(硅注入氧化物(SiliconImplanted Oxide))法来形成SOI衬底SUB，该SIMOX方法是对由Si(硅)构成的半导体衬底的主面通过高能将O₂(氧)离子注入，通过后续的热处理使Si(硅)与氧结合，从而在比半导体衬底的表面略深的位置形成埋入氧化膜(BOX膜)。进而，也可以采用其它方法，例如采用智能剥离(Smart Cut)工艺等来制造SOI衬底SUB。

接着，如图7所示在SOI衬底SUB上形成元件分离区域ST(图5的步骤S2)。

元件分离区域ST的形成中，例如采用光刻技术及干刻技术等在SOI衬底SUB(半导体层SM1)的主面上形成贯穿半导体层SM1及绝缘层BX且底部到达衬底SB1的元件分离槽ST1。元件分离槽ST1贯穿半导体层SM1及绝缘层BX，元件分离槽ST1的底部到达衬底SB1(元件分离槽ST1的底部位于衬底SB1的厚度的中途)，因此在元件分离槽ST1的底部，衬底SB1露出。然后，可以在该元件分离槽ST1中采用成膜技术及CMP技术等埋入绝缘膜，从而形成元件分离区域ST。例如，可以在SOI衬底SUB的主面上以埋入元件分离槽ST1的方式形成绝缘膜后，将元件分离槽ST1外部的该绝缘膜通过CMP(Chemical Mechanical Po1ishing：化学机械研磨)法等除去，从而形成由埋入元件分离槽ST1中的绝缘膜构成的元件分离区域ST。在构成由元件分离区域ST在平面上围成的活性区域的半导体层SM1上，如下所述形成MISFET。

图8及图9分别是步骤S2中形成元件分离区域ST的阶段的A-A剖视图(图8)及B-B剖视图(图9)。这里，A-A剖视图是指相当于上述图1及图2的剖视图，与相当于上述图4的A-A线的位置的剖视图相对应。另外，B-B剖视图是指相当于上述图3的剖视图，与相当于上述图4的B-B线的位置的剖视图相对应。需要说明的是，图8～图46中，关于SOI衬底SUB，对于在图6及图7中由双点划线围成的区域RG1的厚度的范围(即SOI衬底SUB的表层部)有所图示，对于SOI衬底SUB的深度深的区域(比图6及图7中的区域RG1更深的区域)省略图示。

接着，对于半导体层SM1中的预定形成n沟道型MISFET的区域内的半导体层SM1，通过离子注入等导入用于形成p型阱(p型半导体区域)的p型杂质(例如硼)。

接着，如图10(A-A剖视图)及图11(B-B剖视图)所示，在SOI衬底SUB的主面上、即半导体层SM1的主面上隔着栅极绝缘膜GI形成栅极电极GE(图5的步骤S3)。

优选在栅极电极GE的上部形成有绝缘膜IL1。在栅极电极GE上形成有绝缘膜IL1的情况下，可防止通过下述的步骤S5在栅极电极GE上形成外延层。另一方面，在栅极电极GE上未形成绝缘膜IL1的情况下，如果栅极电极GE由半导体(例如多晶硅)构成，则可以通过下述的步骤S5在栅极电极GE(的上表面)上形成外延层(由与半导体层EP同种的半导体材料构成的外延半导体层)。在栅极电极GE(的上表面)上形成有外延层的情况下，在下述的步骤S11中，会在栅极电极GE上的外延层的上部(上层部)形成金属硅化物层MS。

对该步骤S3(栅极绝缘膜GI及栅极电极GE形成工序)的具体例进行说明。首先，在SOI衬底SUB的主面上、即半导体层SM1的主面上形成栅极绝缘膜GI用的绝缘膜(随后成为栅极绝缘膜GI的绝缘膜，例如氧化硅膜)后，在该绝缘膜上形成栅极电极GE用的导电膜(例如多晶硅膜)，在该导电膜上形成绝缘膜IL1(例如氮化硅膜)。在该阶段，处于在半导体层SM1上自下方起依次层叠有栅极绝缘膜GI用的绝缘膜、栅极电极GE用的导电膜和、和绝缘膜IL1的状态。然后，采用光刻技术及蚀刻技术对栅极电极GE用的导电膜和绝缘膜IL1的层叠膜进行图案形成，从而可形成由经图案形成的导电膜(栅极电极GE用的导电膜)构成的栅极电极GE。在栅极电极GE和半导体层SM1之间残存有栅极绝缘膜GI用的绝缘膜，其成为栅极绝缘膜GI。因此，栅极电极GE处于隔着栅极绝缘膜GI形成在半导体层SM1上的状态。另外，处于在栅极电极GE上图案形成为与栅极电极GE大致相同的平面形状的绝缘膜IL1的状态。即，栅极电极GE具有在上部层叠有绝缘膜IL1的层叠结构。另外，对栅极电极GE用的导电膜进行图案形成时，也可以使用绝缘膜IL1作为硬质掩模。

另外，栅极绝缘膜GI用的绝缘膜中，被栅极电极GE覆盖的部分残存下来成为栅极绝缘膜GI，而被栅极电极GE覆盖的部分以外的部分可以通过在栅极电极GE用的导电膜的图案形成工序中进行的干刻或者在该干刻后进行的湿刻而除去。

接着，在栅极电极GE的侧壁上形成作为侧壁绝缘膜的侧壁间隔层(侧壁、侧壁绝缘膜)SW1(图5的步骤S4)。

步骤S4的侧壁间隔层SW1形成工序可如下所述进行。

首先，如图12(A-A剖视图)及图13(B-B剖视图)所示，在SOI衬底SUB的主面(整个主面)上、即半导体层SM1上以覆盖栅极电极GE的方式形成绝缘膜IL2。然后，在SOI衬底SUB的主面(整个主面)上、即绝缘膜IL2上形成绝缘膜IL3。由此成为如下状态：绝缘膜IL2和绝缘膜IL2上的绝缘膜IL3的层叠膜LM以覆盖栅极电极GE的方式形成在SOI衬底SUB的主面上。然后，如图14(A-A剖视图)及图15(B-B剖视图)所示，通过各向异性蚀刻技术对层叠膜LM(绝缘膜IL2和绝缘膜IL3的层叠膜LM)进行回刻(etch back)(蚀刻、干刻、各向异性蚀刻)，从而在栅极电极GE的两个侧壁上形成侧壁间隔层SW1。该回刻工序中，通过以相当于层叠膜LM的堆积膜厚的量对层叠膜LM进行各向异性蚀刻(回刻)，从而在栅极电极GE的两个侧壁(侧面)上使层叠膜LM残留下来成为侧壁间隔层SW1，将其它区域的层叠膜LM除去。由此，由栅极电极GE的两个侧壁上残存的层叠膜LM形成侧壁间隔层SW1。

侧壁间隔层SW1由绝缘膜IL2和绝缘膜IL2上的绝缘膜IL3的层叠膜LM形成。具体而言，侧壁间隔层SW1由绝缘膜IL2和绝缘膜IL3形成，该绝缘膜IL2以几乎一样的厚度从半导体层SM1上连续地延伸到栅极电极GE的侧壁上，该绝缘膜IL3隔着绝缘膜IL2与半导体层SM1及栅极电极GE隔开(相当于绝缘膜IL2的)距离。即，在构成侧壁间隔层SW1的绝缘膜IL3和半导体层SM1之间以及在构成侧壁间隔层SW1的绝缘膜IL3和栅极电极GE之间，存在构成侧壁间隔层SW1的绝缘膜IL2。

绝缘膜IL2和绝缘膜IL3由不同的材料构成。优选绝缘膜IL2由氧化硅膜构成，绝缘膜IL3由氮化硅膜构成。作为其它形态，也可以是绝缘膜IL2为氮化硅膜，绝缘膜IL3为氧化硅膜。绝缘膜IL2、IL3例如可通过CVD法等形成。

接着，如图16(A-A剖视图)及图17(B-B剖视图)所示，通过外延生长在半导体层SM1上形成作为外延层(外延生长层、外延半导体层)的半导体层EP(图5的步骤S5)。即，使半导体层EP在半导体层SM1上外延生长。需要说明的是，图16及图17中，对半导体层EP标以点状的剖面线。

在步骤S5中，为了通过外延生长形成半导体层EP，使外延层(半导体层EP)在半导体层SM1的露出面(Si面)上选择性地生长。在绝缘膜上外延层不生长。因此，在步骤S5中，在半导体层SM1的主面(表面)中的、未被栅极电极GE及侧壁间隔层SW1覆盖的区域(露出面)上，外延层(成为半导体层EP的外延层)选择性地生长。

因此，半导体层EP形成在栅极电极GE两侧的区域(更明确地说是由栅极电极GE和形成于其侧壁上的侧壁间隔层SW1构成的结构体的两侧的区域)的半导体层SM1上。即，在半导体层SM1上，在栅极电极GE(更明确地说是由栅极电极GE和形成于其侧壁上的侧壁间隔层SW1构成的结构体)的两侧与栅极电极GE(更明确地说是由栅极电极GE和形成于其侧壁上的侧壁间隔层SW1构成的结构体)相邻地形成有半导体层EP。半导体层EP与栅极电极GE隔开(在栅极电极GE的栅极长度方向上隔开)相当于侧壁间隔层SW1的距离而形成。

半导体层EP是通过外延生长而形成的外延层(外延半导体层)，例如由硅(单晶硅)构成。半导体层EP在半导体层SM1的露出面(即未被栅极电极GE及侧壁间隔层SW1覆盖的部分的半导体层SM1的上表面)上选择性地外延生长，在侧壁间隔层SW1、绝缘膜IL1及元件分离区域ST上不形成。

使半导体层EP外延生长时，因为栅极电极GE的上表面被绝缘膜IL1覆盖、侧面(侧壁)被侧壁间隔层SW1覆盖，所以即使在由多晶硅膜形成栅极电极GE的情况下，也能防止在栅极电极GE的表面形成外延层。需要说明的是，作为其它形态，希望由半导体膜(例如多晶硅膜)形成栅极电极GE、并且在该栅极电极GE的上表面上通过步骤S5使与半导体层EP同种的半导体层外延生长的情况下，可以省略栅极电极GE上的绝缘膜IL1的形成。

因为半导体层EP形成在半导体层SM1的大致平坦的上表面上，所以半导体层EP的上表面处于比半导体层SM1的上表面更高的位置。因此，在步骤S5中形成的半导体层EP的上表面处于比栅极电极GE的正下方的半导体层SM1的上表面更高的位置。需要说明的是，提及高度时，对应的是与SOI衬底SUB的主面大致垂直的方向的高度。

另外，如果基底的半导体区域的杂质浓度高，则外延层有难以生长、生长速度慢的倾向。在进行下述的n^-型半导体区域EX形成用的离子注入工序(对应于下述的步骤S7)和下述的n⁺型半导体区域SD形成用的离子注入工序(对应于下述的步骤S9)之前通过步骤S5形成半导体层EP，由此在使半导体层EP外延生长时，可降低半导体层EP的基底(这里是半导体层SM1)的杂质浓度。由此，半导体层EP容易生长，并且可提高半导体层EP的生长速度。

另外，半导体层EP的侧壁(EP1、EP2)相对于SOI衬底SUB的主面可以有大致垂直的情况(此时，半导体层EP的侧壁和半导体层SM1的上表面所成的角度大致为直角)和倾斜的情况(此时，半导体层EP的侧壁和半导体层SM1的上表面所成的角度为锐角)。

需要说明的是，以下将由半导体层SM1和形成于半导体层SM1上的半导体层EP组合而成的层称为半导体层SM2。

接着，如图18(A-A剖视图)及图19(B-B剖视图)所示，通过蚀刻将构成侧壁间隔层SW1的绝缘膜IL3除去(图5的步骤S6)。通过步骤S6的蚀刻，构成侧壁间隔层SW1的绝缘膜IL3被除去，构成侧壁间隔层SW1的绝缘膜IL2露出。

在该步骤S6中，以绝缘膜IL3的蚀刻速度比绝缘膜IL2的蚀刻速度更大(更快)的条件(蚀刻条件)进行蚀刻。换言之，在步骤S6中，以绝缘膜IL2的蚀刻速度比绝缘膜IL3的蚀刻速度更小(更慢)的条件(蚀刻条件)进行蚀刻。即，在步骤S6中，以绝缘膜IL2比绝缘膜IL3更难被蚀刻的蚀刻条件进行蚀刻。因为绝缘膜I12和绝缘膜I13由不同的材料形成，所以可确保绝缘膜IL3相对于绝缘膜IL2的蚀刻选择比。

因此，通过步骤S6的蚀刻工序，可将构成侧壁间隔层SW1的绝缘膜IL3蚀刻除去，使构成侧壁间隔层SW1的绝缘膜IL2起到蚀刻阻挡膜的作用。由此，在步骤S6中，构成侧壁间隔层SW1的绝缘膜IL2不被除去而残存。

需要说明的是，根据步骤S6的蚀刻条件的不同，通过除去构成侧壁间隔层SW1的绝缘膜IL3而露出的绝缘膜IL2的表层部(上层部)有时也会通过蚀刻被除去，但在这种情况下，优选设定步骤S6的蚀刻条件，以使绝缘膜IL2不被完全除去，而是使绝缘膜IL2以层状残存。即，在步骤S6前后绝缘膜IL2的厚度相同，或者与步骤S6之前相比、步骤S6之后的绝缘膜IL2的厚度更薄，但优选即使进行步骤S6，绝缘膜IL2也以层状残存，以使被构成侧壁间隔层SW1的绝缘膜IL2覆盖的部分的半导体层SM1和栅极电极GE的侧壁不会露出。由此，即使通过步骤S6除去了构成侧壁间隔层SW1的绝缘膜IL3，也能维持绝缘膜IL2从栅极电极GE的侧壁上连续地(以层状)延伸到半导体层SM1上的状态。

另外，在步骤S6中，半导体层EP优选尽可能地不被蚀刻。因此，在步骤S6中，优选以半导体层EP的蚀刻速度比绝缘膜IL3的蚀刻速度更小(更慢)的条件(蚀刻条件)进行蚀刻。换言之，在步骤S6中，优选以绝缘膜IL3的蚀刻速度比半导体层EP的蚀刻速度更大(更快)的条件(蚀刻条件)进行蚀刻。即，在步骤S6中，优选以半导体层EP比绝缘膜IL3更难被蚀刻的蚀刻条件进行蚀刻。由此，在步骤S6中，可以通过蚀刻除去构成侧壁间隔层SW1的绝缘膜IL3，并且抑制或防止半导体层EP被蚀刻。

因此，在步骤S6中，优选以绝缘膜IL2及半导体层EP比绝缘膜IL3更难被蚀刻的蚀刻条件进行蚀刻。

在步骤S6中，优选采用能选择性地蚀刻绝缘膜IL3的蚀刻法，优选湿刻。氮化硅相对于氧化硅、硅等能实现高选择比的蚀刻，此时可以优选采用湿刻。因此，绝缘膜IL3由氮化硅构成、绝缘膜IL2由氧化硅构成的情况下，可以通过湿刻将绝缘膜IL3蚀刻除去，并且确实地抑制或防止绝缘膜IL2及半导体层EP的蚀刻。因此，虽然绝缘膜IL2和绝缘膜IL3由不同的材料构成，但可以优选采用绝缘膜IL2为氧化硅膜、绝缘膜IL3为氮化硅膜的组合。

即，优选选择绝缘膜IL2和绝缘膜IL3的各材料，以确保绝缘膜IL3相对于半导体层EP及绝缘膜IL2的高蚀刻选择比，从该观点来看，优选绝缘膜IL2为氧化硅膜、且绝缘膜IL3为氮化硅膜。

另外，如果预先由与绝缘膜IL3相同的材料形成栅极电极GE上的绝缘膜IL1，则在步骤S6中，可以通过蚀刻除去构成侧壁间隔层SW1的绝缘膜IL3，并且也通过蚀刻除去栅极电极GE上的绝缘膜IL1。如果预先从栅极电极GE上除去绝缘膜IL1，则能通过下述的步骤S11在栅极电极GE的上部形成金属硅化物层MS。

另外，通过步骤S5在未被栅极电极GE及侧壁间隔层SW1覆盖的部分的半导体层SM1上形成半导体层EP后，通过步骤S6将构成侧壁间隔层SW1的绝缘膜IL3除去，因此半导体层SM1不会上到步骤S6后残存的绝缘膜IL2(构成侧壁间隔层SW1的绝缘膜IL2)上。即，虽然半导体层EP的侧面与绝缘膜IL2的端部相邻(或接近)，但在半导体层SM1上延伸的部分的绝缘膜IL2上不形成半导体层EP。

另外，本实施方式中，通过步骤S6将侧壁间隔层SW1的一部分(这里是绝缘膜IL3)除去，并且使另一部分(这里是绝缘膜IL2)残留，但作为其它形态，也可以通过步骤S6将侧壁间隔层SW1全部除去。如果将两者合并表达，则为在步骤S6中将侧壁间隔层SW1的至少一部分除去。

但是，与通过步骤S6将侧壁间隔层SW1全部除去的情况相比，通过步骤S6将侧壁间隔层SW1的一部分(这里是绝缘膜IL3)除去、并且使另一部分(这里是绝缘膜IL2)残留的情况下，能得到如下优点。即，可防止半导体层SM1、栅极电极GE露出而被过度蚀刻。另外，对于侧壁间隔层SW1中未在步骤S6中被除去而残存在栅极电极GE的侧壁上的部分，在下述的步骤S7中和栅极电极GE一起起到离子注入阻止掩模的作用(即，使残存部分起到偏移间隔层的作用)，因此可控制n^-型半导体区域EX和栅极电极GE的重叠(overlap)量。通过步骤S6将侧壁间隔层SW1的一部分(这里是绝缘膜IL3)除去、并且使另一部分(这里是绝缘膜IL2)残留的情况下，优选由具有绝缘膜IL2、IL3的层叠膜LM形成侧壁间隔层SW1，由此容易确实地设定步骤S6中的侧壁间隔层SW1的除去部(绝缘膜IL3)和残存部(绝缘膜IL2)。

接着，如图20(A-A剖视图)及图21(B-B剖视图)所示，在半导体层SM2(即半导体层SM1、EP)中的栅极电极GE的两侧的区域将磷(P)或砷(As)等n型杂质进行离子注入，从而形成n^-型半导体区域(延伸区域、LDD区域)EX(图5的步骤S7)。

需要说明的是，图20及图21中用箭头示意地表示离子注入。另外，为了知道通过步骤S7的离子注入而注入了杂质(掺杂物)的区域(即n^-型半导体区域EX)，在图20及图21中，对通过步骤S7的离子注入而注入了杂质(掺杂物)的区域(即n^-型半导体区域EX)全都标以同样的剖面线。另外，在下述的图22～图25中，为了使附图容易查看，省略了表示n^-型半导体区域EX的剖面线，对整个半导体层EP标以点状的剖面线(与图16～图19的半导体层EP同样的剖面线)，对整个半导体层SM1标以斜线的剖面线(与图6～图19的半导体层SM1同样的剖面线)。但实际上，在图22～图25中，在与图20及图21大致相同的区域也形成有n^-型半导体区域EX。

通过步骤S7的离子注入(用于形成n^-型半导体区域EX的离子注入)，栅极电极GE可以起到掩模(离子注入阻止掩模)的作用。另外，绝缘膜IL2中在栅极电极GE的侧壁上延伸的部分也可以起到掩模(离子注入阻止掩模)的作用。绝缘膜IL2中在半导体层SM1上延伸的部分的厚度(与SOI衬底SUB的主面大致垂直的方向上的厚度)较薄，因此杂质离子能够通过(即，将离子注入的注入能设定为注入离子能够通过在半导体层SM1上延伸的部分的绝缘膜IL2的值)。

因此，通过步骤S7的离子注入，在半导体层SM1及半导体层EP(的层叠体)中，相对于在栅极电极GE的侧壁上延伸的部分的绝缘膜IL2进行自对准而形成n^-型半导体区域EX。

本实施方式中，因为在绝缘膜IL2形成于栅极电极GE的侧壁上的状态下进行步骤S7的离子注入而形成n^-型半导体区域EX，所以栅极电极GE的侧壁上的绝缘膜IL2可以起到偏移间隔层的作用。n^-型半导体区域EX和栅极电极GE的重叠量可通过在栅极电极GE的侧壁上延伸的部分的绝缘膜IL2的厚度来控制。这里，n^-型半导体区域EX和栅极电极GE的重叠量与n^-型半导体区域EX中位于栅极电极GE的正下方的部分的尺寸(栅极长度方向的尺寸)相对应。

接着，在栅极电极GE的侧壁上和半导体层EP的侧壁上形成作为侧壁绝缘膜的侧壁间隔层(侧壁、侧壁绝缘膜)SW2、SW3(图5的步骤S8)。

步骤S8的侧壁间隔层SW2、SW3形成工序可如下所述进行。

首先，如图22(A-A剖视图)及图23(B-B剖视图)所示，在SOI衬底SUB的主面(整个主面)上以覆盖栅极电极GE及半导体层EP的方式形成侧壁间隔层SW2、SW3形成用的绝缘膜IL4。侧壁间隔层SW2、SW3形成用的绝缘膜IL4可以是单层的绝缘膜(单层膜)或多层的绝缘膜(层叠膜)。单层的情况下，例如可使用氮化硅膜的单层膜，多层的情况下，例如可使用氧化硅膜和其上的氮化硅膜的层叠膜。然后，如图24(A-A剖视图)及图25(B-B剖视图)所示，通过各向异性蚀刻技术对绝缘膜IL4进行回刻(蚀刻、干刻、各向异性蚀刻)，从而在栅极电极GE的侧壁上形成侧壁间隔层SW2，并且在半导体层EP的侧壁上形成侧壁间隔层SW3。

该回刻工序中，通过以相当于绝缘膜IL4的堆积膜厚的量对绝缘膜IL4进行各向异性蚀刻(回刻)，在栅极电极GE的侧壁上使该绝缘膜IL4残留下来作为侧壁间隔层SW2，在半导体层EP的侧壁上使该绝缘膜IL4残留下来作为侧壁间隔层SW3，除去其它区域的绝缘膜IL4。

在即将进行步骤S8之前的阶段，在栅极电极GE的侧壁上形成有绝缘膜IL2，所以在步骤S8中，侧壁间隔层SW2隔着绝缘膜IL2形成在栅极电极GE的侧壁上。即，在侧壁间隔层SW2和栅极电极GE(的侧壁)之间存在绝缘膜IL2。另外，在侧壁间隔层SW2和半导体层SM1之间存在绝缘膜IL2。因此，形成侧壁间隔层SW2时，则绝缘膜IL2处于在半导体层SM1和侧壁间隔层SW2之间的区域以及在栅极电极GE和侧壁间隔层SW2之间的区域这两个区域内遍布延伸的状态。另外，在形成于半导体层SM2(即半导体层SM1、EP)的n^-型半导体区域EX的上方形成有侧壁间隔层SW2，而在侧壁间隔层SW2和n^-型半导体区域EX的一部分之间存在绝缘膜IL2。

步骤S8中形成的侧壁间隔层SW2的一部分上到半导体层EP上。即，侧壁间隔层SW2的一部分存在于半导体层EP上。具体而言，侧壁间隔层SW2的栅极长度方向的外端部位于半导体层EP上。换言之，侧壁间隔层SW2的与栅极电极GE相邻的一侧的相反侧的端部位于半导体层EP上。即，在侧壁间隔层SW2中，靠近栅极电极GE的一侧不位于半导体层EP上，而远离栅极电极GE的一侧上到半导体层EP上。从另一角度来看，侧壁间隔层SW2的一部分上到半导体层EP的端部(与栅极电极GE相对的一侧的端部)附近上。

为了使侧壁间隔层SW2的一部分上到半导体层EP上，步骤S8中形成的侧壁间隔层SW2的厚度T2要比构成上述侧壁间隔层SW1的绝缘膜IL3(即上述步骤S6中除去的绝缘膜IL3)的厚度T1大(厚)(即T1＜T2)。

这里，侧壁间隔层SW2的厚度T2对应于沿着栅极长度方向(与侧壁上形成有该侧壁间隔层SW2的栅极电极GE的栅极长度方向相对应)的方向上的厚度(尺寸)，示于图24。侧壁间隔层SW2的厚度T2可通过调整侧壁间隔层SW2、SW3形成用的绝缘膜IL4的成膜时的膜厚(堆积膜厚)来控制。另外，构成侧壁间隔层SW1的绝缘膜IL3的厚度T1对应于沿着栅极长度方向(与侧壁上形成有该侧壁间隔层SW1的栅极电极GE的栅极长度方向相对应)的方向上的厚度(尺寸)，示于上图14。因此，厚度T2的测定方向与厚度T1的测定方向相同。构成侧壁间隔层SW1的绝缘膜IL3的厚度T1可通过调整绝缘膜IL3的成膜时的膜厚(堆积膜厚)来控制。因此，侧壁间隔层SW2、SW3形成用的绝缘膜IL4的成膜时的膜厚(堆积膜厚)优选比绝缘膜IL3的成膜时的膜厚(堆积膜厚)大(厚)。

另外，SOI衬底SUB中，通过形成元件分离区域ST，半导体层SM1被分割成多块区域(即活性区域)，构成各活性区域的半导体层SM1处于周围被元件分离区域ST围住的状态。然后，在构成各活性区域的半导体层SM1上通过上述工序及下述工序形成MISFET。

在步骤S5中，半导体层EP在半导体层SM1上生长，在元件分离区域ST上不生长，因此在半导体层SM1和元件分离区域ST的边界(俯视观察时的边界)上形成半导体层EP的侧壁(侧面)EP1。半导体层EP的侧壁(侧面)EP1是在俯视观察时与元件分离区域ST相邻的侧壁(侧面)。然后，在步骤S8中，在半导体层EP的侧壁EP1上形成侧壁间隔层SW3。半导体层EP的侧壁EP1在俯视观察时与元件分离区域ST相邻，因此形成于半导体层EP的侧壁EP1上的侧壁间隔层SW3的底面(下表面)位于元件分离区域ST上。即，侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上。即，侧壁间隔层SW3位于元件分离区域ST上，且处于与半导体层EP的侧壁EP1相邻的状态。因此，侧壁间隔层SW3具有与半导体层EP的侧壁EP1相对的侧面和与元件分离区域ST相对的底面。

在与元件分离区域ST相邻的位置上有半导体层EP的侧壁EP1，在该半导体层EP的侧壁EP1上形成侧壁间隔层SW3，而该侧壁间隔层SW3如图25所示，形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上。然而，如下图39所示在元件分离区域ST内产生作为凹陷部的凹穴(divot)(DT)的情况下，在与该凹穴(DT)相邻的区域内，不仅是半导体层EP的侧壁EP1、半导体层SM1的侧面SM1a也处于露出的状态(对此在下文中再次说明)。此时，如果在半导体层EP的侧壁EP1上形成侧壁间隔层SW3，则在与元件分离区域ST的凹穴(DT)相邻的区域内，如下图42所示，侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上，并且也覆盖半导体层SM1的侧面SM1a。由于半导体层SM1的侧面SM1a被侧壁间隔层SW3覆盖，会阻碍下述步骤S11中的金属硅化物层MS的形成。

侧壁间隔层SW2和侧壁间隔层SW3使用相同的绝缘膜IL4通过相同的工序形成。因此，侧壁间隔层SW2例如由氮化硅膜构成的情况下，侧壁间隔层SW3也由氮化硅膜构成，侧壁间隔层SW2例如由氧化硅膜和氮化硅膜的层叠膜构成的情况下，侧壁间隔层SW3也由氧化硅膜和氮化硅膜的层叠膜构成。

接着，如图26(A-A剖视图)及图27(B-B剖视图)所示，在半导体层SM2(即半导体层SM1、EP)中的栅极电极GE及侧壁间隔层SW2的两侧的区域将磷(P)或砷(As)等n型杂质进行离子注入，从而形成n⁺型半导体区域SD(图5的步骤S9)。

需要说明的是，图26及图27中用箭头示意地表示离子注入。另外，为了知道通过步骤S9的离子注入而注入了杂质(掺杂物)的区域(即n⁺型半导体区域SD)，在图26及图27中，对通过步骤S9的离子注入而注入了杂质(掺杂物)的区域(即n⁺型半导体区域SD)全都标以同样的剖面线。另外，在图26及图27中，对在步骤S9的离子注入中未注入杂质(掺杂物)而仍为n^-型半导体区域EX的整个区域标以另一同样的剖面线(表示n^-型半导体区域EX的剖面线)。另外，在下述的图28～图37中，为了使附图容易查看，省略了表示n^-型半导体区域EX的剖面线和表示n⁺半导体区域SD的剖面线。然后，在下述的图28～图37中，对整个半导体层EP标以点状的剖面线(与图16～图19、图22～图25的半导体层EP同样的剖面线)，对整个半导体层SM1标以斜线的剖面线(与图6～图19、图22～图25的半导体层SM1同样的剖面线)。但实际上，在图28～图37中，在与图26及图27或上述图2大致相同的区域也形成有n^-型半导体区域EX和n⁺型半导体区域SD。

通过步骤S9的离子注入(用于形成n⁺型半导体区域SD的离子注入)，栅极电极GE及侧壁间隔层SW2(还有栅极电极GE和侧壁间隔层SW2之间的绝缘膜IL2也)可以起到掩模(离子注入阻止掩模)的作用。因此，通过步骤S9的离子注入，相对于侧壁间隔层SW2进行自对准而形成n⁺型半导体区域SD。n⁺型半导体区域SD与n^-型半导体区域EX相比杂质浓度更高。

通过步骤S7的离子注入(n^-型半导体区域EX形成用的离子注入)，向未被栅极电极GE覆盖的部分的半导体层SM2(SM1、EP)中注入n型杂质，通过步骤S9的离子注入(n⁺型半导体区域SD形成用的离子注入)，向未被栅极电极GE及侧壁间隔层SW2覆盖的部分的半导体层SM2(SM1、EP)中注入n型杂质。

在通过步骤S8形成侧壁间隔层SW2前，进行用于形成n^-型半导体区域EX的离子注入(步骤S7)，在通过步骤S8形成侧壁间隔层SW2后，进行离子注入用于形成n⁺型半导体区域SD(步骤S9)。因此，如果进行到步骤S9，则n^-型半导体区域EX处于形成于侧壁间隔层SW2的正下方的部分的半导体层SM2(SM1、EP)的状态。所以形成如下状态：n^-型半导体区域EX在半导体层SM2中与沟道形成区域(位于栅极电极GE的正下方的部分的半导体层SM1)相邻地形成，n⁺型半导体区域SD在半导体层SM2中形成在与沟道形成区域隔开相当于n^-型半导体区域EX的距离且与n^-型半导体区域EX接触(相邻)的位置。

接着，进行活化退火，该活化退火是用于将导入n⁺型半导体区域SD及n^-型半导体区域EX等的杂质活化的热处理(图5的步骤S10)。另外，离子注入区域无定形化的情况下，在该步骤S10的活化退火时可使其结晶化。

接着，通过自对准硅化物(Salicide：Self Aligned Silicide)技术在n⁺型半导体区域SD的表面(上层部)、即半导体层EP的表面(上层部)形成低电阻的金属硅化物层MS(图5的步骤S11)。

步骤S11的金属硅化物层MS形成工序可如下所述进行。即，首先使n⁺型半导体区域SD的表面(具体而言是未被栅极电极GE、绝缘膜IL2及侧壁间隔层SW2覆盖的部分的半导体层EP的表面)露出。然后，如图28(A-A剖视图)及图29(B-B剖视图)所示，在SOI衬底SUB的主面(整个主面)上形成金属膜ME，使其覆盖栅极电极GE、绝缘膜IL2、侧壁间隔层SW2、SW3及n⁺型半导体区域SD。金属膜ME例如由钴(Co)膜、镍(Ni)膜或镍铂合金膜等构成，可采用溅射法等形成。然后，通过热处理使金属膜ME与n⁺型半导体区域SD(构成n⁺型半导体区域SD的半导体层EP)反应。由此，如图30(A-A剖视图)及图31(B-B剖视图)所示，在n⁺型半导体区域SD的表面(即半导体层EP的表面)形成金属硅化物层MS，该金属硅化物层MS是金属膜ME与n⁺型半导体区域SD(构成n⁺型半导体区域SD的半导体层EP)的反应层(金属与半导体的反应层)。然后，除去未反应的金属膜ME，图30(A-A剖视图)及图31(B-B剖视图)所示为该阶段。

半导体层EP是硅层且金属膜ME是钴膜的情况下，金属硅化物层MS是硅化钴层，半导体层EP是硅层且金属膜ME是镍膜的情况下，金属硅化物层MS是硅化镍层，半导体层EP是硅层且金属膜ME是镍铂合金膜的情况下，金属硅化物层MS是硅化镍铂层。通过形成金属硅化物层MS，可降低n⁺型半导体区域SD的扩散电阻和接触电阻等。

金属硅化物层MS形成在n⁺型半导体区域SD的表面(上层部)，形成于n⁺型半导体区域SD的表面的金属硅化物层MS主要形成于半导体层EP。另外，因为半导体层EP的侧壁EP1被侧壁间隔层SW3覆盖，所以可防止半导体层EP的侧壁EP1上形成金属硅化物层MS。

另外，在由多晶硅膜之类的硅膜形成栅极电极GE、并且栅极电极GE的上表面露出的状态(即从栅极电极GE上除去上述绝缘膜IL1的状态)下形成上述金属膜ME的情况下，在步骤S11中，通过构成栅极电极GE的Si与金属膜ME的反应，在栅极电极GE的上部也形成金属硅化物层MS。因为栅极电极GE的侧壁被绝缘膜IL2及侧壁间隔层SW2覆盖，所以在栅极电极GE的侧壁上不形成金属硅化物层MS。

在步骤S11中，在半导体层EP上形成金属化合物层，该金属化合物层是金属与半导体层EP(的构成元素)的化合物层(反应层)，这里是金属硅化物层MS。半导体层EP是硅(Si)层的情况下，在半导体层EP上形成金属硅化物层MS，而半导体层EP是SiGe(锗化硅)层的情况下，形成金属硅锗化物层来代替金属硅化物层MS，另外，半导体层EP是Ge(锗)层的情况下，形成金属锗化物层来代替金属硅化物层MS。

接着，如图32(A-A剖视图)及图33(B-B剖视图)所示，在SOI衬底Sub的主面(整个主面)上形成作为层间绝缘膜的绝缘膜(层间绝缘膜)IL5(图5的步骤S12)。即，以覆盖栅极电极GE、半导体层EP、侧壁间隔层SW2、SW3及金属硅化物层MS的方式，在SOI衬底SUB的主面上形成绝缘膜IL5。

绝缘膜IL5例如可以是氮化硅膜和该氮化硅膜上的氧化硅膜(比氮化硅膜更厚的氧化硅膜)的层叠膜或氧化硅膜的单体膜等。作为绝缘膜IL5用的氧化硅膜，以氧化硅为主体，也可以进一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一种以上。

形成绝缘膜IL5后，根据需要也可以通过CMP法等对绝缘膜IL5的上表面进行研磨等来提高绝缘膜IL5的上表面的平坦性。

接着，如图34(A-A剖视图)及图35(B-B剖视图)所示，使用形成于绝缘膜IL5上的光致抗蚀层图案(未图示)作为蚀刻掩模对绝缘膜I15进行干刻，从而在绝缘膜IL5上形成接触孔(贯通孔、孔)CNT。接触孔CNT以贯穿绝缘膜IL5的方式形成。

接触孔CNT例如形成在n⁺型半导体区域SD的上部(即形成于半导体层EP的上层部分的金属硅化物层MS的上部)等。在形成于半导体层EP的上部的接触孔CNT的底部，半导体层EP上的金属硅化物层MS露出。

接着，在接触孔CNT内形成(埋入)作为连接用导电体部的、由钨(W)等构成的导电性的插塞PG。插塞PG可如下所述形成。

为了形成插塞PG，首先在包括接触孔CNT的内部(底部及侧壁上)在内的绝缘膜IL5上通过溅射法或等离子体CVD法等形成阻挡导体膜(例如钛膜、氮化钛膜或它们的层叠膜)。然后，通过CVD法等在阻挡导体膜上形成由钨膜等构成的主导体膜，以使其埋在接触孔CNT中。然后，通过CMP法或回刻法等除去接触孔CNT外部(绝缘膜IL5上)的不需要的主导体膜及阻挡导体膜。由此，绝缘膜IL5的上表面露出，由埋入绝缘膜IL5的接触孔CNT内而残存的阻挡导体膜及主导体膜形成插塞PG。需要说明的是，为了附图的简化，图34及图35中将构成插塞PG的阻挡导体膜和主导体膜一体化表示。

埋入形成于n⁺型半导体区域SD的上部(即半导体层EP的上部)的接触孔CNT中的插塞PG，在其底部与n⁺型半导体区域SD(半导体层EP)的表面上的金属硅化物层MS接触而电连接。因此，可以从下述的布线M1通过插塞PG对n⁺型半导体区域SD(半导体层EP)的表面上的金属硅化物层MS(因此是对金属硅化物层MS下方的n⁺型半导体区域SD、与其电连接的n^-型半导体区域EX)供给所要的电位(源极电位或漏极电位)。

另外，虽未图示，但在栅极电极GE的上部也形成有接触孔CNT及埋入其中的插塞PG的情况下，该插塞PG在该插塞PG的底部与栅极电极GE(在栅极电极GE上形成金属硅化物层MS的情况下是该金属硅化物层MS)接触而电连接。

接着，如图36(A-A剖视图)及图37(B-B剖视图)所示，在埋入有插塞PG的绝缘膜IL5上形成布线形成用的绝缘膜IL6。绝缘膜IL6可以是单体膜(单体绝缘膜)或层叠膜(层叠绝缘膜)。

接着，通过单镶嵌法形成第一层的布线。首先，通过以光致抗蚀层图案(未图示)作为掩模的干刻在绝缘膜IL6的规定区域内形成布线槽(用于埋入布线M1的槽)后，在SOI衬底SUB的主面上(即包括布线槽的底部及侧壁上在内的绝缘膜IL6上)形成阻挡导体膜(阻挡金属膜)。阻挡导体膜例如可使用氮化钛膜、钽膜或氮化钽膜等。接着，通过CVD法或溅射法等在阻挡导体膜上形成铜的种层，进而用电镀法等在种层上形成铜镀膜(主导体膜)。用铜镀膜埋入布线槽的内部。然后，通过CMP法除去布线槽以外的区域的铜镀膜、种层及阻挡金属膜，在布线槽内形成以铜作为主导体材料的第一层的布线M1。需要说明的是，为了附图的简化，图36中将构成布线M1的铜镀膜、种层及阻挡金属膜一体化表示。布线M1与插塞PG连接，通过插塞PG与n⁺型半导体区域SD等电连接。因此，可以从布线M1通过插塞PG及金属硅化物层MS(形成于n⁺型半导体区域SD上且与插塞PG接触的金属硅化物层MS)对n⁺型半导体区域SD施加规定的电压(源极电压或漏极电压)。

然后，通过双镶嵌法形成第二层以后的布线，但在此省略图示及其说明。另外，布线M1及第二层以后的布线不限于镶嵌布线，也可以进行图案形成而形成布线用的导电体膜，例如也可以是钨布线或铝布线等。

另外，本实施方式中，作为MISFET，对形成n沟道型的MISFET的情况进行了说明，但也可以将导电类型反过来，形成p沟道型的MISFET。另外，也可以在同一SOI衬底SUB上形成n沟道型的MISFET和p沟道型的MISFET这两者。

＜关于本实施方式的主要特征＞

本实施方式的半导体装置是使用下述衬底(SOI衬底SUB)的半导体装置，该衬底包括作为支承衬底的衬底SB1、衬底SB1上的绝缘层BX和绝缘层BX上的半导体层SM1，该装置具有隔着栅极绝缘膜GI形成在半导体层SM1上的栅极电极GE。而且，本实施方式的半导体装置还包括形成于栅极电极GE的侧壁上的侧壁间隔层(侧壁绝缘膜)SW2、形成于半导体层SM1上的源极漏极用的半导体层(外延半导体层)EP和形成于半导体层EP的侧壁(EP1)上的侧壁间隔层(侧壁绝缘膜)SW3。

通过在半导体层EP的侧壁(EP1)上形成侧壁间隔层(侧壁绝缘膜)SW3，可防止由半导体层EP的侧壁(EP1)露出所导致的不良情况。例如上图34所示形成接触孔CNT时，有时会因掩模错位等而导致接触孔CNT的位置横跨半导体层EP和元件分离区域ST这二者。此时，通过用于形成接触孔CNT的蚀刻，担心元件分离区域ST被挖通而到达衬底SB1。如果产生了下图38所示的凹穴DT，则这会成为更严重的问题。于是，如果像本实施方式那样预先在半导体层EP的侧壁(EP1)上形成侧壁间隔层(侧壁绝缘膜)SW3，则能以相当于侧壁间隔层SW3的膜厚的量增加蚀刻余裕量。因此可提高半导体装置的性能。

另外，本实施方式中，优选在源极漏极用的外延半导体层、即半导体层EP的上部形成金属与构成半导体层EP的元素的化合物层(这里是金属硅化物层MS)。

通过在半导体层EP的侧壁(EP1)上形成侧壁间隔层(侧壁绝缘膜)SW3、在半导体层EP的上部形成金属与构成半导体层EP的元素的化合物层(这里是金属硅化物层MS)，可抑制或防止在被侧壁间隔层SW3覆盖的半导体层EP的侧壁上的金属硅化物层MS的形成。因此，可抑制或防止因形成于半导体层EP的侧壁上的金属硅化物层MS朝绝缘层BX侧异常生长而导致的不良情况(例如半导体层SM1和衬底SB1之间通过异常生长的金属硅化物层MS而漏电或短路等)。

另外，本实施方式中，优选具有元件分离区域ST，该元件分离区域ST形成于SOI衬底SUB，贯穿半导体层SM1及绝缘层BX，其底部到达作为支承衬底的衬底SB1，侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上。

由于侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上，所以可以用侧壁间隔层SW3来覆盖与元件分离区域ST相邻的半导体层EP的侧壁(EP1)。因此，可抑制或防止下述不良情况，即，在与元件分离区域ST相邻的位置在半导体层EP的侧壁(EP1)上形成金属硅化物层MS、该金属硅化物层MS朝绝缘层BX侧异常生长而导致的不良情况(例如半导体层SM1和衬底SB1之间通过异常生长的金属硅化物层MS而漏电或短路等)。另外，即使在元件分离区域ST内产生了凹穴(凹部、凹陷部)，由于侧壁间隔层SW3的存在，也可抑制或防止由凹陷导致的不良情况。例如，即使在与元件分离区域ST的凹穴相邻的位置上半导体层SM1的侧面露出，也能用侧壁间隔层SW3来覆盖该露出侧面。因此，可防止在与元件分离区域ST的凹穴相邻的位置上在半导体层SM1的侧面形成金属硅化物层MS，可抑制或防止因为该金属硅化物层MS的异常生长而发生的半导体层SM1和衬底SB1之间的漏电或短路等。因此，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

另外，本实施方式中，优选侧壁间隔层SW3形成在半导体层EP的侧壁(EP1)上，且位于元件分离区域ST上，并且也覆盖半导体层SM1的侧面(SM1a)。

如果元件分离区域ST内产生凹穴(凹部、凹陷部)等，则在与该凹穴相邻的位置，半导体层SM1的侧面(SM1a)露出。然而，由于形成于半导体层EP的侧壁(EP1)上的侧壁间隔层SW3位于元件分离区域ST上，并且也覆盖半导体层SM1的侧面(SM1a)，所以在与元件分离区域ST相邻的位置(与凹穴相邻的位置)上，可抑制或防止半导体层EP的侧壁(EP1)及半导体层SM1的侧面(SM1a)上的金属硅化物层MS的形成。因此，可抑制或防止因为形成于半导体层EP的侧壁(EP1)及半导体层SM1的侧面(SM1a)的金属硅化物层MS朝绝缘层BX侧异常生长而导致的不良情况(例如半导体层SM1和衬底SB1之间通过异常生长的金属硅化物层MS而漏电或短路等)。因此，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

另外，本实施方式中，优选侧壁间隔层SW2的一部分位于半导体层EP上。

由于侧壁间隔层SW2的一部分位于半导体层EP上，所以在被侧壁间隔层SW2覆盖的部分的半导体层EP的表面上难以形成金属硅化物层MS。因此，可抑制或防止形成于半导体层EP的表面的金属硅化物层MS生长至半导体层SM1中、半导体层SM1中的半导体区域的有效厚度变薄的现象。因此，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

以下，参照本发明人研究的研究例，对本实施方式的特征进行更具体的说明。

＜关于研究例和本实施方式＞

使用SOI衬底来制造半导体装置时，使源极漏极用的半导体层在SOI衬底的半导体层上外延生长。由此，例如可以在减小源极·漏极扩散层的深度的同时实现电阻的减小，另外也可确保适合于通过自对准硅化物工艺形成金属硅化物层的半导体层的厚度。对于这样的半导体装置进行了研究。

图38～图41是本发明人研究的第一研究例的半导体装置的制造工序中的主要部分剖视图。图42～图44是本实施方式的半导体装置的制造工序中的主要部分剖视图。需要说明的是，图42与上述步骤S8中形成侧壁间隔层SW2、SW3的阶段(即相当于上图25的工序阶段)的B-B剖视图相对应。另外，图43与上述步骤S11中形成金属膜ME的阶段(即相当于上图29的工序阶段)的B-B剖视图相对应。另外，图44与上述步骤S11中形成金属硅化物层MS的阶段(即相当于上图31的工序阶段)的B-B剖视图相对应。

在形成有元件分离区域ST的SOI衬底SUB上形成MISFET等半导体元件的情况下，通过各种工序(例如用清洗工序、蚀刻工序等中使用的药液等)，如图38所示在元件分离区域ST上产生作为凹陷部的凹穴(凹部、凹陷部)DT。在元件分离区域ST中，如果在与半导体层SM1相邻的区域(即元件分离区域ST的上表面的外周部)产生凹穴DT，则与该凹穴DT相邻的半导体层SM1的侧面SM1a露出。如果在半导体层SM1上如上所述形成半导体层EP，则在半导体层SM1和其上的半导体层EP的层叠结构中，如图39所示，在与元件分离区域ST的凹穴DT相邻的区域内，半导体层EP的侧壁EP1和半导体层SM1的侧面(侧壁)SM1a露出。在与元件分离区域ST的凹穴DT相邻的区域内半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a露出的现象不仅在形成半导体层EP之前、在元件分离区域ST内形成凹穴DT的情况下会发生，在形成半导体层EP之后在元件分离区域ST内形成凹穴DT的情况下也会发生。

在元件分离区域ST内形成凹穴DT、在与该凹穴DT相邻的区域内半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a露出、保持该状态进行自对准硅化物工序的情况示于图40及图41。此时，如果如图40所示在SOI衬底SUB的主面上形成相当于上述金属膜ME的金属膜ME101，则在与凹穴DT相邻的区域内，金属膜ME101与半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a接触。

在该状态下进行热处理、使金属膜ME101与半导体层EP反应、形成相当于上述金属硅化物层MS的金属硅化物层MS101的状态，如图41所示(其中，在热处理后，金属膜ME101的未反应的部分被除去)。由于半导体层SM1的侧面SM1a也与金属膜ME101接触，所以如图41所示，不仅在半导体层EP的上表面、在半导体层EP的侧壁EP1及半导体层SM1的侧面SM1a上，金属膜ME101也与半导体层SM1反应，形成金属硅化物层MS101。

使用在作为支承衬底的衬底SB1上隔着绝缘膜BX形成有半导体层SM1的SOI衬底SUB来制造半导体装置的情况下，由于形成于SOI衬底SUB的元件分离区域ST的凹穴DT，担心会在衬底SB1和半导体层SM1之间发生短路或漏电(泄漏电流)。绝缘层BX的厚度越薄，越容易发生该现象(例如绝缘层BX的厚度为10nm左右以下时特别显著)。如果在元件分离区域ST内产生凹穴DT，则如图38、图39所示，在与凹穴DT相邻的区域内，半导体层SM1的侧面SM1a露出，如图40、图41所示，在自对准硅化物工序中在半导体层SM1的侧面SM1a上也形成金属硅化物层MS101，这成为衬底SB1和半导体层SM1之间发生短路或漏电的主要原因。例如，形成于半导体层SM1的侧面SM1a的金属硅化物层MS101朝绝缘层BX侧异常生长等，通过该金属硅化物层MS101，衬底SB1和半导体层SM1之间发生短路或漏电。这导致半导体装置的性能的下降。另外，也导致半导体装置的性能的下降。

与之相对，本实施方式中，在半导体层EP的侧壁EP1上形成有侧壁间隔层SW3。因此，即使如图39所示处于在与元件分离区域ST的凹穴DT相邻的区域内半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a露出的状态，通过随后如图42所示在半导体层EP的侧壁EP1上形成侧壁间隔层SW3，半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a也处于非露出状态。

即，本实施方式中，在半导体层EP的侧壁EP1上形成侧壁间隔层SW3，该侧壁间隔层SW3形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上。如图39所示在元件分离区域ST内产生凹穴DT的情况下，因为与凹穴DT相邻的区域内半导体层SM1的侧面SM1a也处于露出的状态，所以如果形成侧壁间隔层SW3，则该侧壁间隔层SW3如图42所示形成在半导体层EP的侧壁EP1上，且位于元件分离区域ST上，并且也覆盖半导体层SM1的侧面SM1a。

因此，本实施方式中，在形成侧壁间隔层SW3后，如图43所示通过自对准硅化物工序形成金属膜ME时，可防止金属膜ME与半导体层EP的侧壁EP1和半导体层SM1的侧面SM1a接触。特别是可防止金属膜ME与半导体层SM1和侧面SM1a接触。即，在与凹穴DT相邻的区域内，形成于半导体层EP的侧壁EP1上的侧壁间隔层SW3也覆盖半导体层SM1的侧面SM1a，由此在半导体层SM1的侧面SM1a和金属膜ME之间存在侧壁间隔层SW3，从而可防止半导体层SM1的侧面SM1a与金属膜ME接触。

因此，本实施方式中，如果通过进行热处理使金属膜ME与半导体层EP反应来形成金属硅化物层MS，则如图44所示，在半导体层EP的上表面形成金属硅化物层MS，但在半导体层EP的侧壁EP1及半导体层SM1的侧面SM1a，不与金属膜ME接触，因此可防止金属硅化物层MS的形成。特别是可防止在半导体层SM1的侧面SM1a上形成金属硅化物层MS。需要说明的是，图44中所示为热处理后除去了金属膜ME的未反应的部分的阶段。

因此，本实施方式中，即使在形成于SOI衬底SUB的元件分离区域ST内产生凹穴DT，也可抑制或防止由该凹穴DT导致的衬底SB1和半导体层SM1之间的短路或漏电(泄漏电流)的发生。即，即使由于在元件分离区域ST内产生凹穴DT而如图39所示在与凹穴DT相邻的区域内半导体层SM1的侧面SM1a露出，形成于半导体层EP的侧壁EP1上的侧壁间隔层SW3也如图42所示覆盖半导体层SM1的侧面SM1a。因此，如图43及图44所示，即使通过自对准硅化物工序形成金属硅化物层MS，在半导体层SM1的侧面SM1a上也不会形成金属硅化物层MS，因此可抑制或防止衬底SB1和半导体层SM1之间通过金属硅化物层MS而发生短路或漏电。另外，即使金属硅化物层MS发生异常生长，由于半导体层SM1的侧面SM1a上未形成金属硅化物层MS，所以也不会发生形成于半导体层SM1的侧面SM1a的金属硅化物层MS朝绝缘层BX侧异常生长的现象，可防止衬底SB1和半导体层SM1之间通过异常生长的金属硅化物层MS而发生短路或漏电。因此，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

另外，本实施方式中，即使在由于元件分离区域ST的凹穴DT以外的因素而使得半导体层SM1的侧面SM1a露出的情况下，也能由侧壁间隔层SW3来覆盖该半导体层SM1的露出的侧面SM1a。由此，可防止半导体层SM1的侧面SM1a上的金属硅化物层MS的形成，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

图45及图46是本发明人研究的第二研究例的半导体装置的制造工序中的主要部分剖视图。

第二研究例中，如图45所示，在栅极电极GE的侧壁上形成有侧壁间隔层SW1的状态下，形成源极漏极用的半导体层EP。然后，第二研究例中，与本实施方式不同的是，不除去侧壁间隔层SW1，并且不形成上述侧壁间隔层SW2，而是如图46所示，进行自对准硅化物工序，在半导体层EP的上部形成金属硅化物层MS201(相当于上述金属硅化物层MS)。

因此，图45及图46的第二研究例中，形成于栅极电极GE的侧壁上的侧壁间隔层SW1不上到半导体层EP上，在该状态下形成金属硅化物层MS201，因此金属硅化物层MS不仅容易形成在半导体层EP的上表面，也容易形成在半导体层EP中的半导体层EP的栅极电极GE侧的侧面(侧壁)EP2。这里，半导体层EP的侧面EP2与和栅极电极GE相对的一侧(因此是在使半导体层EP生长的阶段和侧壁间隔层SW1相对的一侧)的侧面(侧壁)相对应。

在半导体层EP的侧面EP2上形成金属硅化物层MS201的情况下，存在如下顾虑，即，形成于半导体层EP的侧面EP2的金属硅化物层MS201朝半导体层SM1侧异常生长等、产生半导体层SM1中的半导体区域的有效厚度变薄的区域。例如，在图46所示的区域RG2，由于形成于半导体层EP的侧面EP2的金属硅化物层MS201生长至半导体层SM1中，半导体层SM1的有效厚度变薄。这使得电流通路变窄，电阻成分(寄生电阻)增加，因此担心会使半导体装置的性能降低。因此，为了实现半导体装置的性能的进一步提高，希望抑制或防止半导体层EP的侧面EP2上的金属硅化物层MS201的形成。

与之相对，本实施方式中，侧壁间隔层SW2的一部分位于(上到)半导体层EP上。通过自对准硅化物工序形成金属硅化物层MS时，半导体层EP的表面中未被侧壁间隔层SW2覆盖而露出的部分与上述金属膜ME接触，从而可形成金属硅化物层MS。另一方面，半导体层EP的表面中被侧壁间隔层SW2覆盖的部分不与上述金属膜ME接触，因此难以形成金属硅化物层MS。因此，通过像本实施方式那样使侧壁间隔层SW2的一部分上到半导体层EP上，在被侧壁间隔层SW2覆盖的部分的半导体层EP的表面上难以形成金属硅化物层MS，在半导体层EP的侧面EP2(特别是侧面EP2的下部)上不易形成金属硅化物层MS。由此，可抑制或防止金属硅化物层MS形成在半导体层EP的侧面EP2上并生长至半导体层SM1中。因此，可抑制或防止半导体层SM1中的半导体区域的有效厚度变薄。因此，可提高半导体装置的性能。

另外，上述参照图45及图46(第二研究例)进行说明的课题，在半导体层EP的侧面EP2倾斜的情况下(此时，半导体层EP的侧面EP2与半导体层SM1的上表面所成的角度为锐角)更容易发生。因此，半导体层EP的侧面EP2倾斜的情况下，如果采用像本实施方式那样使侧壁间隔层SW2的一部分位于(上到)半导体层EP上的技术方案，则其效果好。另外，上述参照图40及图41(第一研究例)进行说明的课题，在半导体层EP的侧壁EP1相对于SOI衬底SUB的主面大致垂直的情况和在半导体层EP的侧壁EP1倾斜的情况下都可能发生。因此，无论是在半导体层EP的侧壁EP1相对于SOI衬底SUB的主面大致垂直的情况下还是在半导体层EP的侧壁EP1倾斜的情况下，采用向本实施方式那样在半导体层EP的侧壁EP1上形成侧壁间隔层SW3的技术方案都能得到上述效果。

另外，本实施方式中，在侧壁间隔层SW2的一部分位于(上到)半导体层EP上的状态下，进行n⁺型半导体区域SD形成用的离子注入(对应于步骤S9)。因此，即使在半导体层EP的侧面EP2倾斜的情况下，也能用侧壁间隔层SW2来覆盖因侧面EP2的倾斜而导致半导体层EP的厚度变薄的部分，可使其难以通过n⁺型半导体区域SD形成用的离子注入来注入。源极漏极用的离子注入(对应于n⁺型半导体区域SD形成用的离子注入)的剂量高，如果进行离子注入的半导体层中存在厚度薄的区域，则担心此处会因注入损伤而牢固地无定形化。与之相对，本实施方式中，由于侧壁间隔层SW2的一部分位于(上到)半导体层EP上，可以用侧壁间隔层SW2来覆盖半导体层EP的厚度变薄的部分，可抑制或防止此处因n⁺型半导体区域SD形成用的离子注入(对应于步骤S9)而受到注入损伤并无定形化。

另外，本实施方式中，侧壁间隔层SW2的一部分位于(上到)半导体层EP上。因此，在半导体层EP的侧面EP2相对于SOI衬底SUB的主面大致垂直的情况下，侧壁间隔层SW2的一部分跨过侧面EP2而位于(上到)半导体层EP的上表面上。即，侧壁间隔层SW2的栅极长度方向的外端部位于半导体层EP的上表面上。另一方面，半导体层EP的侧面EP2倾斜的情况下，侧壁间隔层SW2的栅极长度方向的外端部位于半导体层EP的侧面EP2上，或是跨过侧面EP2而位于半导体层EP的上表面上(此时整个侧面EP2都被侧壁间隔层SW2覆盖)，更优选后者，由此可提高上述效果。

另外，本实施方式中，通过步骤S8在栅极电极GE的侧壁上形成侧壁间隔层SW2，并且在半导体层EP的侧壁(EP1)上形成侧壁间隔层SW3。因为侧壁间隔层SW2和侧壁间隔层SW3使用相同的绝缘膜(IL4)通过相同的工序形成，所以可减少半导体装置的制造工序数。

另外，本实施方式中，通过步骤S4在栅极电极GE的侧壁上形成侧壁间隔层SW1后，通过步骤S5形成半导体层EP。然后，通过步骤S6将侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)除去后，通过步骤S8在栅极电极GE的侧壁上形成侧壁间隔层SW2。

与本实施方式不同、在未形成侧壁间隔层SW1的状态下形成半导体层EP的情况下，半导体层EP与栅极电极GE接近，担心半导体层EP和栅极电极GE之间产生泄漏电流或者半导体层EP与栅极电极GE接触而短路。

与之相对，本实施方式中，通过步骤S4在栅极电极GE的侧壁上形成侧壁间隔层SW1后，通过步骤S5形成半导体层EP，因此能使半导体层EP的形成位置在栅极长度方向上与栅极电极GE隔开相当于侧壁间隔层SW1的厚度(栅极长度方向上的厚度)的量。因此，可确实地防止半导体层EP和栅极电极GE之间产生泄漏电流或者半导体层EP与栅极电极GE接触而短路。因此，可提高半导体装置的性能。另外，可提高半导体装置的可靠性。

另外，在与本实施方式不同、在形成半导体层EP后不将侧壁间隔层SW1完全除去就进行侧壁间隔层SW2形成工序的情况下，n⁺型半导体区域SD的形成位置、金属硅化物层MS的形成位置与栅极电极GE(在栅极长度方向上)隔开相当于侧壁间隔层SW1和侧壁间隔层SW2的厚度之和的量。此时，担心n⁺型半导体区域SD、金属硅化物层MS的形成位置与沟道形成区域距离过远。

与之相对，本实施方式中，在形成半导体层EP后，将侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)除去后，进行侧壁间隔层SW2形成工序。因此，可优化形成位置，以使n⁺型半导体区域SD、金属硅化物层MS的形成位置不会与沟道形成区域距离过远。即，本实施方式中，可以根据侧壁间隔层SW1的厚度(栅极长度方向上的厚度)将半导体层EP的形成位置控制在最佳位置，可以在不受该侧壁间隔层SW1的厚度的影响的情况下，根据侧壁间隔层SW2的厚度(栅极长度方向上的厚度)将n⁺型半导体区域SD、金属硅化物层MS的形成位置控制在最佳位置。因此，可将半导体层EP的形成位置和n⁺型半导体区域SD、金属硅化物层MS的形成位置分别优化。

另外，本实施方式中，步骤S7的n^-型半导体区域EX形成用的离子注入工序是在通过步骤S6将侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)除去之后、并且在通过步骤S8形成侧壁间隔层SW2之前进行的。作为另一种方案，也可以在通过步骤S3形成栅极电极GE之后、并且在通过步骤S4形成侧壁间隔层SW1之前进行相当于步骤S7的n^-型半导体区域EX形成用的离子注入工序。此时，栅极电极GE起到掩模(离子注入阻止掩模)的作用，在半导体层SM1中的栅极电极GE的两侧的区域将n型杂质进行离子注入，形成n^-型半导体区域EX。

但是，与在通过步骤S4形成侧壁间隔层SW1之前进行n^-型半导体区域EX形成用的离子注入工序的情况相比，在步骤S6和步骤S8之间进行步骤S7(n^-型半导体区域EX形成用的离子注入工序)的本实施方式的情况具有如下优点。即，外延层存在如果基底的半导体区域的杂质浓度高、则不易生长、生长速度变慢的倾向。本实施方式中，并不是在通过步骤S4形成侧壁间隔层SW1之前进行n^-型半导体区域EX形成用的离子注入工序，而是在通过步骤S5形成半导体层EP之后，通过步骤S7进行n^-型半导体区域EX形成用的离子注入工序。因此，可以在未进行n^-型半导体区域EX形成用的离子注入工序的状态的半导体层SM1上，通过步骤S5使半导体层EP外延生长。因此，可降低通过步骤S5使半导体层EP外延生长时的半导体层EP的基底的半导体层SM1的杂质浓度，因此容易使半导体层EP生长，可提高半导体层EP的生长速度。由此，可更确实地形成半导体层EP，可进一步提高半导体装置的性能。另外，可缩短半导体层EP形成工序所需的时间，可提高半导体装置的生产率。

另外，与本实施方式不同、在形成半导体层EP后不将侧壁间隔层SW1完全除去就进行侧壁间隔层SW2形成工序的情况下，在栅极电极GE的侧壁上形成有侧壁间隔层SW1的状态下进行n^-型半导体区域EX形成用的离子注入工序。此时，因为侧壁间隔层SW1起到掩模(离子注入阻止掩模)的作用，所以在与沟道形成区域相邻的位置难以形成n^-型半导体区域EX。

与之相对，本实施方式中，在形成半导体层EP后，将侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)除去后，进行侧壁间隔层SW2形成工序。因此，可以在侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)已被除去的状态下进行步骤S7的n^-型半导体区域EX形成用的离子注入工序。因此，可确实地在与沟道形成区域相邻的位置形成n^-型半导体区域EX。另外，对于n^-型半导体区域EX和栅极电极GE的重叠量，可通过在步骤S6中将侧壁间隔层SW1的至少一部分(这里是构成侧壁间隔层SW1的绝缘膜IL3)除去后的残存部的厚度(这里是步骤S6后在栅极电极GE的侧壁上残存的绝缘膜IL2的厚度)来控制。

以上，基于实施方式对由本发明人完成的发明进行了具体说明，但本发明显然不限定于上述实施方式，可以在不超出其技术思想的范围内进行各种改变。

Claims (9)

1.一种半导体装置，其是具备MISFET的半导体装置，其包括：

衬底，该衬底包括支承衬底、所述支承衬底上的绝缘层以及所述绝缘层上的第一半导体层；

元件分离区域，所述元件分离区域形成于所述衬底，贯穿所述第一半导体层及所述绝缘层，所述元件分离区域的底部到达所述支承衬底；

所述MISFET的栅极电极，所述栅极电极隔着栅极绝缘膜形成在所述第一半导体层上；

第一侧壁绝缘膜，所述第一侧壁绝缘膜形成在所述栅极电极的侧壁上；

所述MISFET的源极漏极用的外延半导体层，所述外延半导体层形成在所述第一半导体层上；

第二侧壁绝缘膜，所述第二侧壁绝缘膜形成在所述外延半导体层的侧壁上，且位于所述元件分离区域上，

在所述外延半导体层的上部形成有金属与构成所述外延半导体层的元素的化合物层，

所述第一半导体层的侧面从所述元件分离区域露出，并被所述第二侧壁绝缘膜覆盖。

2.如权利要求1所述的半导体装置，其中，所述第一侧壁绝缘膜的一部分位于所述外延半导体层上。

3.一种半导体装置的制造方法，包括：

(a)准备衬底的工序，所述衬底包括支承衬底、所述支承衬底上的绝缘层以及所述绝缘层上的第一半导体层；

(b)形成元件分离区域的工序，所述元件分离区域形成于所述衬底，贯穿所述第一半导体层及所述绝缘层，其底部到达所述支承衬底；

(c)在所述第一半导体层上隔着栅极绝缘膜形成栅极电极的工序；

(d)在所述栅极电极的侧壁上形成第一侧壁绝缘膜的工序；

(e)在所述(d)工序后，在未被所述栅极电极及所述第一侧壁绝缘膜覆盖而露出的所述第一半导体层上使外延半导体层外延生长的工序；

(f)在所述(e)工序后，将所述第一侧壁绝缘膜的至少一部分除去的工序；

(g)在所述(f)工序后，分别在所述栅极电极的所述侧壁上形成第二侧壁绝缘膜、在所述元件分离区域和所述外延半导体层的侧壁上均形成第三侧壁绝缘膜的工序；

(h)在所述(g)工序后，在所述外延半导体层上形成金属与所述外延半导体层的反应层的工序，

所述外延半导体层是源极漏极用的半导体层，

在所述(g)工序中，所述第一半导体层的侧面从所述元件分离区域露出，并被所述第三侧壁绝缘膜覆盖。

4.如权利要求3所述的半导体装置的制造方法，其中，所述(g)工序中形成的所述第二侧壁绝缘膜的一部分位于所述外延半导体层上。

5.如权利要求3所述的半导体装置的制造方法，其中，在所述(f)工序后、所述(g)工序前包括如下工序：(f1)以所述栅极电极作为掩模，对所述第一半导体层及所述外延半导体层进行离子注入，从而形成第一半导体区域。

6.如权利要求5所述的半导体装置的制造方法，其中，在所述(g)工序后、所述(h)工序前包括如下工序：(g1)以所述栅极电极及所述第二侧壁绝缘膜作为掩模，对所述第一半导体层及所述外延半导体层进行离子注入，从而形成与所述第一半导体区域相同导电类型、且杂质浓度比所述第一半导体区域高的第二半导体区域。

7.如权利要求3所述的半导体装置的制造方法，其中，所述(d)工序包括如下工序：

(d1)在所述衬底上以覆盖所述栅极电极的方式形成包括第一绝缘膜及所述第一绝缘膜上的第二绝缘膜的层叠膜；

(d2)在所述(d1)工序后，对所述层叠膜进行回刻，在所述栅极电极的侧壁上形成由所述层叠膜构成的所述第一侧壁绝缘膜；

在所述(f)工序中，将构成所述第一侧壁绝缘膜的所述第二绝缘膜除去。

8.如权利要求7所述的半导体装置的制造方法，其中，在所述(f)工序中，以所述第一绝缘膜比所述第二绝缘膜更难被蚀刻的条件进行蚀刻，将构成所述第一侧壁绝缘膜的所述第二绝缘膜除去，使构成所述第一侧壁绝缘膜的所述第一绝缘膜以层状残存。

9.如权利要求3所述的半导体装置的制造方法，其中，所述(g)工序包括如下工序：

(g2)在所述衬底上以覆盖所述栅极电极及所述外延半导体层的方式形成第三绝缘膜；

(g3)在所述(g2)工序后，对所述第三绝缘膜进行回刻，分别在所述栅极电极的侧壁上形成由所述第三绝缘膜构成的所述第二侧壁绝缘膜、在所述外延半导体层的侧壁上形成由所述第三绝缘膜构成的所述第三侧壁绝缘膜。