CN104425497A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104425497A
CN104425497A CN201410429530.8A CN201410429530A CN104425497A CN 104425497 A CN104425497 A CN 104425497A CN 201410429530 A CN201410429530 A CN 201410429530A CN 104425497 A CN104425497 A CN 104425497A
Authority
CN
China
Prior art keywords
semiconductor regions
type semiconductor
region
territory
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410429530.8A
Other languages
English (en)
Other versions
CN104425497B (zh
Inventor
筱原博文
尾田秀一
岩松俊明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104425497A publication Critical patent/CN104425497A/zh
Application granted granted Critical
Publication of CN104425497B publication Critical patent/CN104425497B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，例如，能够适当地利用于具有MISFET的半导体装置及其制造方法。
背景技术
有使用SOI(Silicon On Insulator，绝缘体上硅薄膜)基板而制造半导体装置的技术。SOI基板是在支撑基板上经由绝缘层而形成了半导体层的基板，在该SOI基板的半导体层上形成MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘半导体场效应晶体管)等。
在日本特开2011-40458号公报(专利文献1)、日本特开2009-135140号公报(专利文献2)以及日本特表2001-527293号公报(专利文献3)中，记载有涉及使用了SOI基板的半导体装置的技术。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2011-40458号公报
【专利文献2】日本特开2009-135140号公报
【专利文献3】日本特表2001-527293号公报
发明内容
在SOI基板上形成了MISFET的半导体装置中，也期望尽可能提高性能。
其他的课题和新的特征会通过本说明书的记载以及附图变得清楚。
根据一实施方式，半导体装置包括：第一活性区域以及第二活性区域，由在半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别被包围；以及第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层。在所述第一活性区域中形成有第一MISFET，在所述第二活性区域中形成有第二MISFET。以在俯视时包括所述第一活性区域以及所述第一区域的方式在所述半导体基板内形成第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式在所述半导体基板内形成所述第一导电型且相比所述第一半导体区域为高杂质浓度的第二半导体区域。所述第二半导体区域内包在所述第一半导体区域中，所述第二半导体区域的底面比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深。以在俯视时包括所述第二活性区域以及所述第二区域的方式在所述半导体基板内形成第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式在所述半导体基板内形成所述第二导电型且相比所述第三半导体区域为高杂质浓度的第四半导体区域。所述第四半导体区域内包在所述第三半导体区域中，所述第四半导体区域的底面比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深。
此外，根据一实施方式，半导体装置的制造方法，在半导体基板上经由绝缘层而形成了半导体层的基板中，形成贯通所述半导体层以及所述绝缘层的元件分离区域。由此，半导体基板的第一区域、第二区域、第三区域以及第四区域分别通过所述元件分离区域以平面方式被包围。在元件分离区域的形成后，在所述半导体基板中，形成第一导电型的第一半导体区域以及第二半导体区域、第二导电型的第三半导体区域以及第四半导体区域。此外，在元件分离区域的形成后，除去所述第一区域以及所述第二区域的所述半导体基板上的所述半导体层和所述绝缘层。之后，在所述第三区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第一MISFET，在所述第四区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第二MISFET。所述第二半导体区域相比所述第一半导体区域为高杂质浓度，且内包在所述第一半导体区域中，所述第二半导体区域在俯视时包括所述第一区域以及所述第三区域，所述第二半导体区域的底面比在俯视时介于所述第一区域和所述第三区域之间的部分的所述元件分离区域的底面深。所述第四半导体区域相比所述第三半导体区域为高杂质浓度，且内包在所述第三半导体区域中，所述第四半导体区域在俯视时内包所述第二区域以及所述第四区域，所述第四半导体区域的底面比在俯视时介于所述第二区域和所述第四区域之间的部分的所述元件分离区域的底面深。
根据一实施方式，能够提高半导体装置的性能。
附图说明
图1是一实施方式的半导体装置的主要部分俯视图。
图2是一实施方式的半导体装置的主要部分剖视图。
图3是一实施方式的半导体装置的主要部分剖视图。
图4是一实施方式的半导体装置的主要部分剖视图。
图5是一实施方式的半导体装置的主要部分剖视图。
图6是表示一实施方式的半导体装置的制造工序的工序流程图。
图7是表示接着图6的半导体装置的制造工序的工序流程图。
图8是一实施方式的半导体装置的制造工序中的主要部分剖视图。
图9是接着图8的半导体装置的制造工序中的主要部分俯视图。
图10是与图8相同的半导体装置的制造工序中的主要部分剖视图。
图11是接着图9以及图10的半导体装置的制造工序中的主要部分俯视图。
图12是与图11相同的半导体装置的制造工序中的主要部分剖视图。
图13是接着图11以及图12的半导体装置的制造工序中的主要部分俯视图。
图14是与图13相同的半导体装置的制造工序中的主要部分剖视图。
图15是接着图13以及图14的半导体装置的制造工序中的主要部分俯视图。
图16是与图15相同的半导体装置的制造工序中的主要部分剖视图。
图17是接着图15以及图16的半导体装置的制造工序中的主要部分俯视图。
图18是与图17相同的半导体装置的制造工序中的主要部分剖视图。
图19是接着图17以及图18的半导体装置的制造工序中的主要部分俯视图。
图20是与图19相同的半导体装置的制造工序中的主要部分剖视图。
图21是接着图19以及图20的半导体装置的制造工序中的主要部分俯视图。
图22是与图21相同的半导体装置的制造工序中的主要部分剖视图。
图23是与图21相同的半导体装置的制造工序中的主要部分剖视图。
图24是与图21相同的半导体装置的制造工序中的主要部分剖视图。
图25是接着图21～图24的半导体装置的制造工序中的主要部分俯视图。
图26是与图25相同的半导体装置的制造工序中的主要部分剖视图。
图27是与图25相同的半导体装置的制造工序中的主要部分剖视图。
图28是与图25相同的半导体装置的制造工序中的主要部分剖视图。
图29是接着图25～图28的半导体装置的制造工序中的主要部分俯视图。
图30是与图29相同的半导体装置的制造工序中的主要部分剖视图。
图31是与图29相同的半导体装置的制造工序中的主要部分剖视图。
图32是接着图29～图31的半导体装置的制造工序中的主要部分俯视图。
图33是与图32相同的半导体装置的制造工序中的主要部分剖视图。
图34是与图32相同的半导体装置的制造工序中的主要部分剖视图。
图35是接着图32～图34的半导体装置的制造工序中的主要部分剖视图。
图36是与图35相同的半导体装置的制造工序中的主要部分剖视图。
图37是与图35相同的半导体装置的制造工序中的主要部分剖视图。
图38是接着图35～图37的半导体装置的制造工序中的主要部分俯视图。
图39是与图38相同的半导体装置的制造工序中的主要部分剖视图。
图40是与图38相同的半导体装置的制造工序中的主要部分剖视图。
图41是与图38相同的半导体装置的制造工序中的主要部分剖视图。
图42是接着图38～图41的半导体装置的制造工序中的主要部分俯视图。
图43是与图42相同的半导体装置的制造工序中的主要部分剖视图。
图44是与图42相同的半导体装置的制造工序中的主要部分剖视图。
图45是与图42相同的半导体装置的制造工序中的主要部分剖视图。
图46是第一探讨例的半导体装置的制造工序中的主要部分剖视图。
图47是第二探讨例的半导体装置的制造工序中的主要部分剖视图。
图48是第三探讨例的半导体装置的制造工序中的主要部分剖视图。
图49是其他的实施方式的半导体装置的制造工序中的主要部分俯视图。
图50是与图49相同的半导体装置的制造工序中的主要部分剖视图。
图51是接着图49以及图50的半导体装置的制造工序中的主要部分俯视图。
图52是与图51相同的半导体装置的制造工序中的主要部分剖视图。
图53是倾斜离子注入的说明图。
图54是接着图51以及图52的半导体装置的制造工序中的主要部分俯视图。
图55是与图54相同的半导体装置的制造工序中的主要部分剖视图。
图56是接着图54以及图55的半导体装置的制造工序中的主要部分俯视图。
图57是与图56相同的半导体装置的制造工序中的主要部分剖视图。
图58是接着图56以及图57的半导体装置的制造工序中的主要部分俯视图。
图59是与图58相同的半导体装置的制造工序中的主要部分剖视图。
图60是接着图58以及图59的半导体装置的制造工序中的主要部分俯视图。
图61是与图60相同的半导体装置的制造工序中的主要部分剖视图。
图62是接着图60以及图61的半导体装置的制造工序中的主要部分俯视图。
图63是与图62相同的半导体装置的制造工序中的主要部分剖视图。
图64是接着图62以及图63的半导体装置的制造工序中的主要部分俯视图。
图65是与图64相同的半导体装置的制造工序中的主要部分剖视图。
图66是其他的实施方式的半导体装置的制造工序中的主要部分俯视图。
图67是其他的实施方式的半导体装置的制造工序中的主要部分剖视图。
图68是一实施方式的半导体装置的制造工序中的主要部分俯视图。
图69是与图68相同的半导体装置的制造工序中的主要部分剖视图。
图70是用于获得图68以及图69的结构的半导体装置的制造工序中的主要部分剖视图。
图71是接着图70的半导体装置的制造工序中的主要部分剖视图。
图72是接着图71的半导体装置的制造工序中的主要部分剖视图。
图73是接着图72的半导体装置的制造工序中的主要部分剖视图。
图74是接着图73的半导体装置的制造工序中的主要部分剖视图。
图75是接着图74的半导体装置的制造工序中的主要部分剖视图。
图76是接着图75的半导体装置的制造工序中的主要部分剖视图。
图77是接着图76的半导体装置的制造工序中的主要部分剖视图。
图78是接着图68以及图69的半导体装置的制造工序中的主要部分剖视图。
图79是接着图78的半导体装置的制造工序中的主要部分剖视图。
图80是接着图79的半导体装置的制造工序中的主要部分剖视图。
图81是接着图80的半导体装置的制造工序中的主要部分剖视图。
图82是表示图67的半导体装置的其他的方式的主要部分剖视图。
具体实施方式
在以下的实施方式中，为了方便，在需要时分割为多个部分或者实施方式进行说明，但除了特别明示的情况之外，它们并不是相互没有关系的，具有一方成为另一方的一部分或者全部的变形例、细节、补充说明等的关系。此外，在以下的实施方式中，在言及元素的数目等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及在原理上明确限定为特定的数目的情况等之外，并不限定于其特定的数目，也可以是特定的数目以上或者以下。此外，在以下的实施方式中，除了特别明示的情况以及在原理上明确认为是必须的情况等之外，其结构元素(还包括元素步骤等)并不是必须的。同样地，在以下的实施方式中，在言及结构元素等的形状、位置关系等时，除了特别明示的情况以及在原理上明确认为不是那样的情况等之外，包括实质上近似于或者类似于其形状等的形状等。这对于上述数值以及范围也是同样的。
以下，基于附图详细说明本发明的实施方式。另外，在用于说明实施方式的全部附图中，对于具有相同的功能的部件赋予相同的标号，省略其重复的说明。此外，在以下的实施方式中，除了特别需要时之外，原则上不重复相同或者同样的部分的说明。
此外，在实施方式中使用的附图中，为了容易看清附图，存在即使是剖视图也省略影线的情况。此外，为了容易看清附图，存在即使是俯视图也附加影线的情况。
(实施方式1)
＜关于半导体装置的结构＞
参照附图，说明本实施方式的半导体装置。图1是本实施方式的半导体装置的主要部分俯视图，图2～5是本实施方式的半导体装置的主要部分剖视图。图2大致对应于图1的A-A线的剖视图。此外，在图3中表示了两个剖视图，图3的左侧的剖视图大致对应于图1的B-B线的剖视图，图3的右侧的剖视图大致对应于图1的C-C线的剖视图。此外，在图5中表示了两个剖视图，图5的左侧的剖视图大致对应于图1的D-D线的剖视图，图5的右侧的剖视图大致对应于图1的E-E线的剖视图。
此外，图4表示与图3相同的区域的剖视图，图4的左侧的剖视图大致对应于图1的B-B线的剖视图，图4的右侧的剖视图大致对应于图1的C-C线的剖视图。但是，在图3中，以容易看清半导体层SM是哪个区域，对半导体层SM整体附加了点的影线，且没有关于n-型半导体区域EX1、n+型半导体区域HR1、p-型半导体区域EX2以及p+型半导体区域HR2的形成区域的图示。此外，在图4中，以容易看清n-型半导体区域EX1和n+型半导体区域HR1和p-型半导体区域EX2和p+型半导体区域HR2分别是哪个区域，对n-型半导体区域EX1和n+型半导体区域HR1和p-型半导体区域EX2和p+型半导体区域HR2分别附加了斜线的影线。因此，若将图3和图4合起来看，容易理解半导体层SM的结构、半导体层SM中的n-型半导体区域EX1和n+型半导体区域HR1和p-型半导体区域EX2和p+型半导体区域HR2的形成区域。
图1～图5所示的本实施方式的半导体装置是，作为MISFET(Metal Insulator Semiconductor Field Effect Transistor，MIS型场效应晶体管)而包括n沟道型MISFETQn和p沟道型MISFETQp的半导体装置。
此外，图1～图5所示的本实施方式的半导体装置是使用了SOI(SOI：Silicon On Insulator，绝缘体上硅薄膜)基板1的半导体装置。
SOI基板1具有半导体基板(支撑基板)SB、在半导体基板SB的主面上形成的绝缘层(掩埋绝缘膜)BX、在绝缘层BX的上表面形成的半导体层SM。半导体基板SB是支撑绝缘层BX和其上方的结构的支撑基板。通过这些半导体基板SB、绝缘层BX以及半导体层SM而形成SOI基板1。在SOI基板1的主面上，形成了作为n沟道型的MISFET的MISFETQn和作为p沟道型的MISFET的MISFETQp。
半导体基板SB由单晶硅等构成。绝缘层BX例如由氧化硅构成。在绝缘层BX为氧化硅膜的情况下，绝缘层BX能够当作掩埋氧化膜、即BOX(Buried Oxide，掩埋氧化物)层。半导体层SM由单晶硅等构成。半导体层SM还能够当作SOI层。
在SOI基板1上，形成有元件分离区域(元件分离结构)ST。该元件分离区域ST通过埋入元件分离槽(元件分离用的槽)的绝缘膜(例如，氧化硅膜)而形成。元件分离槽以及埋入其中的元件分离区域ST贯通半导体层SM以及绝缘层BX，其底部到达半导体基板SB的厚度的中途，元件分离区域ST的下部位于半导体基板SB内。即，成为元件分离区域ST埋入经由半导体层SM、绝缘层BX以及半导体基板SB而形成的元件分离槽中的状态。因此，元件分离区域ST的底面(下表面)位于半导体基板SB的厚度的中途。即，元件分离区域ST的一部分比绝缘层BX的下表面还位于下方。
本实施方式的SOI基板1具有作为形成n沟道型MISFETQn的区域的nMIS形成区域1A、作为形成p沟道型MISFETQp的区域的pMIS形成区域1B、用于对nMIS形成区域1A的半导体基板SB供电的供电区域2A、用于对pMIS形成区域1B的半导体基板SB供电的供电区域2B。这些区域1A、1B、2A、2B是俯视时的区域(平面区域)。nMIS形成区域1A和pMIS形成区域1B和供电区域2A和供电区域2B分别通过元件分离区域ST而进行划分。即，在俯视时，nMIS形成区域1A和pMIS形成区域1B和供电区域2A和供电区域2B分别通过元件分离区域ST将周围包围。因此，nMIS形成区域1A和pMIS形成区域1B和供电区域2A和供电区域2B能够分别当作通过元件分离区域ST而包围的活性区域。此外，在俯视时，供电区域2A和nMIS形成区域1A之间经由元件分离区域ST而相邻，此外，在俯视时，供电区域2B和pMIS形成区域1B之间经由元件分离区域ST而相邻。
在nMIS形成区域1A的半导体层SM上形成n沟道型MISFETQn，在pMIS形成区域1B的半导体层SM上形成p沟道型MISFETQp。在SOI基板1中，nMIS形成区域1A的半导体层SM和pMIS形成区域1B的半导体层SM分别通过元件分离区域ST以平面方式包围而进行划分。即，nMIS形成区域1A的半导体层SM通过侧面与元件分离区域ST相接、底面与绝缘层BX相接，从而成为由绝缘层BX和元件分离区域ST包围的状态。此外，pMIS形成区域1B的半导体层SM通过侧面与元件分离区域ST相接、底面与绝缘层BX相接，从而成为由绝缘层BX和元件分离区域ST包围的状态。因此，nMIS形成区域1A的半导体层SM和pMIS形成区域1B的半导体层SM不连接，而是通过元件分离区域ST而分离。
n沟道型MISFETQn形成在nMIS形成区域1A的半导体层SM的主表面。该n沟道型MISFETQn具有在nMIS形成区域1A的半导体层SM上经由栅极绝缘膜GI而形成的栅极电极GE1、在栅极电极GE1的两侧(栅极长方向的两侧)的半导体层SM中形成的源极/漏极区域SD1。栅极电极GE1的正下方的半导体层SM成为形成n沟道型MISFETQn的沟道的区域(沟道形成区域)。
p沟道型MISFETQp形成在pMIS形成区域1B的半导体层SM的主表面。该p沟道型MISFETQp具有在pMIS形成区域1B的半导体层SM上经由栅极绝缘膜GI而形成的栅极电极GE2、在栅极电极GE2的两侧(栅极长方向的两侧)的半导体层SM中形成的源极/漏极区域SD2。栅极电极GE2的正下方的半导体层SM成为形成p沟道型MISFETQp的沟道的区域(沟道形成区域)。
栅极电极GE1、GE2由导电膜形成，例如，能够由如多晶硅膜(聚硅膜、掺杂聚硅膜)的硅膜形成。在由硅膜形成了栅极电极GE1、GE2的情况下，在该硅膜中导入杂质而成为低电阻。作为其他的方式，还能够由金属膜或者表示金属传导的金属化合物膜形成栅极电极GE1、GE2，此时，栅极电极GE1、GE2成为金属栅极电极。
栅极电极GE1在nMIS形成区域1A的半导体层SM上经由栅极绝缘膜GI而形成，沿着栅极宽度方向(栅极电极GE1的栅极宽度方向)延伸，但栅极电极GE1的栅极宽度方向的两端部配置在元件分离区域ST上。栅极电极GE1和半导体层SM之间介有栅极绝缘膜GI。另外，在图2中，表示了栅极电极GE1和元件分离区域ST之间介有栅极绝缘膜GI的情况，但也可以在栅极电极GE1和元件分离区域ST之间没有介有栅极绝缘膜GI。
栅极电极GE2在pMIS形成区域1B的半导体层SM上经由栅极绝缘膜GI而形成，沿着栅极宽度方向(栅极电极GE2的栅极宽度方向)延伸，但栅极电极GE2的栅极宽度方向的两端部配置在元件分离区域ST上。栅极电极GE2和半导体层SM之间介有栅极绝缘膜GI。另外，在图2中，表示了栅极电极GE2和元件分离区域ST之间介有栅极绝缘膜GI的情况，但也可以在栅极电极GE2和元件分离区域ST之间不介有栅极绝缘膜GI。
栅极绝缘膜GI例如由薄的氧化硅膜构成，但还能够使用氮氧化硅膜。作为其他的方式，还能够在栅极绝缘膜GI中使用介电常数比氮化硅高的高介电常数栅极绝缘膜(例如，氧化铪膜或者氧化铝膜等的金属氧化物膜)。
在栅极电极GE1、GE2的侧壁上，形成有阱壁间隔物(阱壁、侧壁绝缘膜)SW。阱壁间隔物SW由绝缘膜构成，能够当作侧壁绝缘膜。
源极/漏极区域SD1是n沟道型MISFETQn的源极或者漏极用的半导体区域。源极/漏极区域SD1在nMIS形成区域1A的半导体层SM中形成在栅极电极GE1的两侧(栅极长方向的两侧)，一方作为源极区域发挥作用，另一方作为漏极区域发挥作用。源极/漏极区域SD2是p沟道型MISFETQp的源极或者漏极用的半导体区域。源极/漏极区域SD2在pMIS形成区域1B的半导体层SM中形成在栅极电极GE2的两侧(栅极长方向的两侧)，一方作为源极区域发挥作用，另一方作为漏极区域发挥作用。
源极/漏极区域SD1具有LDD(Lightly Doped Drain，轻掺杂漏极)结构，且具有低杂质浓度的n-型半导体区域(扩展区域、LDD区域)EX1和比n-型半导体区域EX1为高杂质浓度的n+型半导体区域HR1。即，在nMIS形成区域1A的半导体层SM中，夹着沟道形成区域而相互隔离的区域中形成n-型半导体区域EX1，在n-型半导体区域EX1的外侧(远离沟道形成区域的侧)形成杂质浓度比n-型半导体区域EX1高的n+型半导体区域HR1。因此，n-型半导体区域EX1与沟道形成区域相邻，n+型半导体区域HR1形成在从沟道形成区域隔离n-型半导体区域EX1的距离且与n-型半导体区域EX1相接的位置。n-型半导体区域EX1形成为相对于栅极电极GE1进行自调准，n+型半导体区域HR1形成为相对于栅极电极GE1和其侧壁的阱壁间隔物SW的合成体进行自调准。
源极/漏极区域SD2具有LDD结构，且具有低杂质浓度的p-型半导体区域(扩展区域、LDD区域)EX2和相比p-型半导体区域EX2为高杂质浓度的p+型半导体区域HR2。即，在pMIS形成区域1B的半导体层SM中，夹着沟道形成区域而相互隔离的区域中形成p-型半导体区域EX2，在p-型半导体区域EX2的外侧(远离沟道形成区域的侧)形成杂质浓度比p-型半导体区域EX2高的p+型半导体区域HR2。因此，p-型半导体区域EX2与沟道形成区域相邻，p+型半导体区域HR2形成在从沟道形成区域隔离p-型半导体区域EX2的距离且与p-型半导体区域EX2相接的位置。p-型半导体区域EX2形成为相对于栅极电极GE2进行自调准，p+型半导体区域HR2形成为相对于栅极电极GE2和其侧壁的阱壁间隔物SW的合成体进行自调准。
在n+型半导体区域HR1以及p+型半导体区域HR2的上部(表层部)，形成有作为金属和n+型半导体区域HR1或者p+型半导体区域HR2(构成n+型半导体区域HR1或者p+型半导体区域HR2的半导体层SM)的反应层(化合物层)的金属硅化物层SL1。金属硅化物层SL1是例如钴硅化物层、镍硅化物层、或者镍铂硅化物层等。此外，在栅极电极GE1、GE2由硅膜构成的情况下，在栅极电极GE1、GE2的上部(表层部)也形成有金属硅化物层SL1。
在供电区域2A以及供电区域2B中，除去了半导体层SM和绝缘层BX。即，供电区域2A、2B是除去了半导体层SM和绝缘层BX的区域。因此，在供电区域2A、2B中，露出了半导体基板SB，但在供电区域2A、2B中露出的半导体基板SB的表面(表层部)，形成有作为金属和半导体基板SB的反应层(化合物层)的金属硅化物层SL2。具体而言，在供电区域2A中，在p型半导体区域PR3的上部(表层部)形成有金属硅化物层SL2，在供电区域2B中，在n型半导体区域NR3的上部(表层部)形成有金属硅化物层SL2。供电区域2A以及供电区域2B分别通过元件分离区域ST将周围包围。因此，在俯视时，在供电区域2A中露出的半导体基板SB的表面形成的金属硅化物层SL2通过元件分离区域ST将周围包围，此外，在供电区域2B中露出的半导体基板SB的表面形成的金属硅化物层SL2通过元件分离区域ST将周围包围。
在SOI基板1的主面上，以覆盖栅极电极GE1、GE2、阱壁间隔物SW以及金属硅化物层SL1、SL2的方式，作为层间绝缘膜而形成有绝缘膜L1。绝缘膜L1能够设为例如氮化硅膜和该氮化硅膜上的氧化硅膜(比氮化硅膜厚的氧化硅膜)的叠层膜或者氧化硅膜的单体膜等。作为绝缘膜L1用的氧化硅膜，能够以氧化硅为主体，进一步包括碳(C)、氟(F)、氮(N)、硼(B)以及磷(P)中的一种以上。
在绝缘膜L1上形成接触孔(开口部、孔、贯通孔)，在接触孔内形成导电性的插头(接触插头)PG。接触孔形成为贯通绝缘膜L1，插头PG形成为填埋接触孔。
接触孔和填埋该接触孔的插头PG形成在n+型半导体区域HR1、p+型半导体区域HR2以及栅极电极GE1、GE2上。在n+型半导体区域HR1上形成的插头PG的底部与该n+型半导体区域HR1或者该n+型半导体区域HR1上的金属硅化物层SL1相接而电连接。因此，在n+型半导体区域HR1上形成的插头PG与该n+型半导体区域HR1电连接。此外，在p+型半导体区域HR2上形成的插头PG的底部与该p+型半导体区域HR2或者该p+型半导体区域HR2上的金属硅化物层SL1相接而电连接。因此，在p+型半导体区域HR2上形成的插头PG与该p+型半导体区域HR2电连接。此外，在栅极电极GE1上形成的插头PG的底部与该栅极电极GE1或者该栅极电极GE1上的金属硅化物层SL1相接而电连接。因此，在栅极电极GE1上形成的插头PG与该栅极电极GE1电连接。此外，在栅极电极GE2上形成的插头PG的底部与该栅极电极GE2或者该栅极电极GE2上的金属硅化物层SL1相接而电连接。因此，在栅极电极GE2上形成的插头PG与该栅极电极GE2电连接。
此外，接触孔和填埋该接触孔的插头PG还形成在供电区域2A以及供电区域2B上。将在供电区域2A中配置的插头PG赋予标号PG1而称为插头PG1，将在供电区域2B中配置的插头PG赋予标号PG2而称为插头PG2。
在供电区域2A中配置的插头PG、即插头PG1的底部与在供电区域2A中的半导体基板SB的表面形成的金属硅化物层SL2相接而电连接。因此，插头PG1与供电区域2A的金属硅化物层SL2及其下方的p型半导体区域PR3或p型半导体区域PR2电连接。此外，在供电区域2B中配置的插头PG、即插头PG2的底部与在供电区域2B中的半导体基板SB的表面形成的金属硅化物层SL2相接而电连接。因此，插头PG2与供电区域2B的金属硅化物层SL2及其下方的n型半导体区域NR3或n型半导体区域NR2电连接。
此外，在绝缘膜L1上形成绝缘膜L2，在该绝缘膜L2中埋入布线M1。各插头PG(包括插头PG1、PG2)通过上表面与布线M1相接，与该布线M1电连接。
在半导体基板SB中，形成有p型半导体区域(背栅区域)PR1、p型半导体区域PR2、p型半导体区域PR3、p型阱(p型半导体区域)PW、n型半导体区域(背栅区域)NR1、n型半导体区域NR2、n型半导体区域NR3以及n型阱(n型半导体区域)NW。
具体而言，p型阱(p型半导体区域)PW形成在半导体基板SB内，以内包在p型阱PW中的方式形成p型半导体区域PR2。此外，n型阱(n型半导体区域)NW形成在半导体基板SB内，以内包在n型阱NW中的方式形成n型半导体区域NR2。p型阱PW和n型阱NW以相互相邻的方式形成，但p型阱PW以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成，n型阱NW以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成。即，在俯视时nMIS形成区域1A和供电区域2A与p型阱PW重叠，在俯视时pMIS形成区域1B和供电区域2B与n型阱NW重叠。优选在俯视时nMIS形成区域1A整体和供电区域2A整体与p型阱PW重叠，优选在俯视时pMIS形成区域1B整体和供电区域2B整体与n型阱NW重叠。
p型半导体区域PR2在半导体基板SB内，以内包在p型阱PW中的方式形成，并且，以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成。n型半导体区域NR2在半导体基板SB内，以内包在n型阱NW中的方式形成，并且，以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成。即，在俯视时nMIS形成区域1A和供电区域2A与p型半导体区域PR2重叠，在俯视时pMIS形成区域1B和供电区域2B与n型半导体区域NR2重叠。优选在俯视时nMIS形成区域1A整体和供电区域2A整体与p型半导体区域PR2重叠，优选在俯视时pMIS形成区域1B整体和供电区域2B整体与n型半导体区域NR2重叠。p型阱PW向p型半导体区域PR2的下方延伸，且覆盖p型半导体区域PR2的侧面(不与元件分离区域ST相接的侧面)，n型阱NW向n型半导体区域NR2的下方延伸，且覆盖n型半导体区域NR2的侧面(不与元件分离区域ST相接的侧面)。
p型半导体区域PR1形成在nMIS形成区域1A的绝缘层BX的下方的半导体基板SB上。即，p型半导体区域PR1形成在nMIS形成区域1A的绝缘层BX的下方的半导体基板SB的表层部分，p型半导体区域PR1经由绝缘层BX与nMIS形成区域1A的半导体层SM相对。n型半导体区域NR1形成在pMIS形成区域1B的绝缘层BX的下方的半导体基板SB。即，n型半导体区域NR1形成在pMIS形成区域1B的绝缘层BX的下方的半导体基板SB的表层部分，n型半导体区域NR1经由绝缘层BX与pMIS形成区域1B的半导体层SM相对。
p型半导体区域PR3形成在供电区域2A的半导体基板SB的上部(表层部分)，在该p型半导体区域PR3的表面(上表面)形成有金属硅化物层SL2。因此，在供电区域2A中，金属硅化物层SL2的下方有p型半导体区域PR3，其进一步下方有p型半导体区域PR2。此外，n型半导体区域NR3形成在供电区域2B的半导体基板SB的上部(表层部分)，在该n型半导体区域NR3的表面(上表面)形成有金属硅化物层SL2。因此，在供电区域2B中，金属硅化物层SL2的下方有n型半导体区域NR3，其进一步下方有n型半导体区域NR2。
另外，在金属硅化物层SL2的形成工序(对应于后述的步骤S13)中，p型半导体区域PR3整体与金属膜(金属硅化物层SL2形成用的金属膜)反应而形成了金属硅化物层SL2的情况下，在供电区域2A中，金属硅化物层SL2的下方不残留p型半导体区域PR3，直接存在p型半导体区域PR2。同样地，在金属硅化物层SL2的形成工序(对应于后述的步骤S13)中，n型半导体区域NR3整体与金属膜(金属硅化物层SL2形成用的金属膜)反应而形成了金属硅化物层SL2的情况下，在供电区域2B中，金属硅化物层SL2的下方不残留n型半导体区域NR3，直接存在n型半导体区域NR2。
p型半导体区域PR2的杂质浓度(p型杂质浓度)比p型阱PW的杂质浓度(p型杂质浓度)高，此外，p型半导体区域PR1的杂质浓度(p型杂质浓度)比p型半导体区域PR2的杂质浓度(p型杂质浓度)高，此外，p型半导体区域PR3的杂质浓度(p型杂质浓度)比p型半导体区域PR2的杂质浓度(p型杂质浓度)高。因此，p型半导体区域PR2的电阻率(比电阻)比p型阱PW的电阻率低，p型半导体区域PR1的电阻率比p型半导体区域PR2的电阻率低，p型半导体区域PR3的电阻率比p型半导体区域PR2的电阻率低。p型半导体区域PR1的杂质浓度(p型杂质浓度)和p型半导体区域PR3的杂质浓度(p型杂质浓度)能够设为大致相同程度。p型阱PW还能够称为p-型半导体区域(低浓度p型半导体区域)，p型半导体区域PR1、PR3还能够称为p+型半导体区域(高浓度p型半导体区域)。
此外，n型半导体区域NR2的杂质浓度(n型杂质浓度)比n型阱NW的杂质浓度(n型杂质浓度)高，此外，n型半导体区域NR1的杂质浓度(n型杂质浓度)比n型半导体区域NR2的杂质浓度(n型杂质浓度)高，此外，n型半导体区域NR3的杂质浓度(n型杂质浓度)比n型半导体区域NR2的杂质浓度(n型杂质浓度)高。因此，n型半导体区域NR2的电阻率(比电阻)比n型阱NW的电阻率低，n型半导体区域NR1的电阻率比n型半导体区域NR2的电阻率低，n型半导体区域NR3的电阻率比n型半导体区域NR2的电阻率低。n型半导体区域NR1的杂质浓度(n型杂质浓度)和n型半导体区域NR3的杂质浓度(n型杂质浓度)能够设为大致相同程度。n型阱NW还能够称为n-型半导体区域(低浓度n型半导体区域)，n型半导体区域NR1、NR3还能够称为n+型半导体区域(高浓度n型半导体区域)。
p型半导体区域PR2的深度比p型阱PW的深度浅，p型半导体区域PR1的深度比p型半导体区域PR2的深度浅。换言之，p型半导体区域PR2的深度比p型半导体区域PR1的深度深，p型阱PW的深度比p型半导体区域PR2的深度深。因此，p型半导体区域PR2的底面(下表面)的深度位置比p型阱PW的底面(下表面)的深度位置浅，p型半导体区域PR2的底面与p型阱PW相接，p型半导体区域PR1的底面(下表面)的深度位置比p型半导体区域PR2的底面(下表面)的深度位置浅，p型半导体区域PR1的底面与p型半导体区域PR2相接。此外，p型半导体区域PR1的底面的深度比元件分离区域ST的底面的深度浅。因此，在元件分离区域ST的下方没有形成p型半导体区域PR1，在俯视时p型半导体区域PR1的周围通过元件分离区域ST而包围，p型半导体区域PR1的底面与p型半导体区域PR2相接，p型半导体区域PR1的上表面与绝缘层BX相接，p型半导体区域PR1的侧面与元件分离区域ST相接。
因此，在nMIS形成区域1A中，从半导体基板SB的上表面到预定的深度形成p型半导体区域PR1，在p型半导体区域PR1的下方存在p型半导体区域PR2，在p型半导体区域PR2的下方存在p型阱PW。
另外，当称为在半导体基板SB上形成的各半导体区域(PW、PR1、PR1a、PR2、PR3、NW、NR1、NR1a、NR2、NR3)以及元件分离区域(ST)的深度时，称为沿着半导体基板SB的厚度方向看时的深度，将靠近半导体基板SB的背面的侧称为深侧，将远离半导体基板SB的背面的侧称为浅侧。
另一方面，在供电区域2A中，在半导体基板SB的表面形成金属硅化物层SL2，在金属硅化物层SL2的下方有p型半导体区域PR3，在该p型半导体区域PR3的下方有p型半导体区域PR2，在该p型半导体区域PR2的下方存在p型阱PW。p型半导体区域PR3的底面的深度比p型半导体区域PR2的底面的深度浅，并且，比元件分离区域ST的底面的深度浅。
p型半导体区域PR2的深度比元件分离区域ST的深度深。即，p型半导体区域PR2的底面的深度位置比元件分离区域ST的底面的深度位置深。即，p型半导体区域PR2以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成，且形成为比元件分离区域ST的底面深。因此，p型半导体区域PR2除了形成在nMIS形成区域1A的半导体基板SB和供电区域2A的半导体基板SB上之外，还形成在俯视时存在于nMIS形成区域1A和供电区域2A之间的元件分离区域ST的下方。此外，由于p型阱PW的底面的深度比p型半导体区域PR2的底面的深度深，所以必然也比元件分离区域ST的底面的深度深。
因此，在nMIS形成区域1A中，在绝缘层BX的下方的下方存在p型半导体区域PR1，在p型半导体区域PR1的下方存在p型半导体区域PR2，在p型半导体区域PR2的下方存在p型阱PW。此外，在供电区域2A中，在金属硅化物层SL2的下方存在p型半导体区域PR3，在p型半导体区域PR3的下方存在p型半导体区域PR2，在p型半导体区域PR2的下方存在p型阱PW。并且，在俯视时存在于nMIS形成区域1A和供电区域2A之间的元件分离区域ST的下方存在p型半导体区域PR2，其进一步下方存在p型阱PW。因此，nMIS形成区域1A的p型半导体区域PR2和供电区域2A的p型半导体区域PR2经由元件分离区域ST的下方的p型半导体区域PR2连续地连接。即，p型半导体区域PR2从nMIS形成区域1A的半导体基板SB到供电区域2A的半导体基板SB连续地形成。因此，供电区域2A的金属硅化物层SL2经由p型半导体区域PR2与nMIS形成区域1A的p型半导体区域PR1电连接。由于供电区域2A的插头PG1与供电区域2A的金属硅化物层SL2相接，所以插头PG1经由金属硅化物层SL2(供电区域2A的金属硅化物层SL2)以及p型半导体区域PR2与nMIS形成区域1A的p型半导体区域PR1电连接。另外，在p型半导体区域PR2和金属硅化物层SL2之间介入p型半导体区域PR3的情况下，插头PG1经由金属硅化物层SL2(供电区域2A的金属硅化物层SL2)和p型半导体区域PR3和p型半导体区域PR2与nMIS形成区域1A的p型半导体区域PR1电连接。
n型半导体区域NR2的深度比n型阱NW的深度浅，n型半导体区域NR1的深度比n型半导体区域NR2的深度浅。换言之，n型半导体区域NR2的深度比n型半导体区域NR1的深度深，n型阱NW的深度比n型半导体区域NR2的深度深。因此，n型半导体区域NR2的底面的深度位置比n型阱NW的底面的深度位置浅，n型半导体区域NR2的底面与n型阱NW相接，n型半导体区域NR1的底面的深度位置比n型半导体区域NR2的底面的深度位置浅，n型半导体区域NR1的底面与n型半导体区域NR2相接。此外，n型半导体区域NR1的底面的深度比元件分离区域ST的底面的深度浅。因此，在元件分离区域ST的下方没有形成n型半导体区域NR1，在俯视时n型半导体区域NR1的周围通过元件分离区域ST而包围，n型半导体区域NR1的底面与n型半导体区域NR2相接，n型半导体区域NR1的上表面与绝缘层BX相接，n型半导体区域NR1的侧面与元件分离区域ST相接。
因此，在pMIS形成区域1B中，从半导体基板SB的上表面到预定的深度形成n型半导体区域NR1，在n型半导体区域NR1的下方存在n型半导体区域NR2，在n型半导体区域NR2的下方存在n型阱NW。
另一方面，在供电区域2B中，在半导体基板SB的表面形成金属硅化物层SL2，在金属硅化物层SL2的下方有n型半导体区域NR3，在该n型半导体区域NR3的下方有n型半导体区域NR2，在该n型半导体区域NR2的下方存在n型阱NW。n型半导体区域NR3的底面的深度比n型半导体区域NR2的底面的深度浅，并且，比元件分离区域ST的底面的深度浅。
n型半导体区域NR2的深度比元件分离区域ST的深度深。即，n型半导体区域NR2的底面的深度位置比元件分离区域ST的底面的深度位置深。即，n型半导体区域NR2以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成，且形成为比元件分离区域ST的底面深。因此，n型半导体区域NR2除了形成在pMIS形成区域1B的半导体基板SB和供电区域2B的半导体基板SB上之外，还形成在俯视时存在于pMIS形成区域1B和供电区域2B之间的元件分离区域ST的下方。此外，由于n型阱NW的底面的深度比n型半导体区域NR2的底面的深度深，所以必然也比元件分离区域ST的底面的深度深。
因此，在pMIS形成区域1B中，在绝缘层BX的下方的下方存在n型半导体区域NR1，在n型半导体区域NR1的下方存在n型半导体区域NR2，在n型半导体区域NR2的下方存在n型阱NW。此外，在供电区域2B中，在金属硅化物层SL2的下方存在n型半导体区域NR3，在n型半导体区域NR3的下方存在n型半导体区域NR2，在n型半导体区域NR2的下方存在n型阱NW。并且，在俯视时存在于pMIS形成区域1B和供电区域2B之间的元件分离区域ST的下方存在n型半导体区域NR2，其进一步下方存在n型阱NW。因此，pMIS形成区域1B的n型半导体区域NR2和供电区域2B的n型半导体区域NR2经由元件分离区域ST的下方的n型半导体区域NR2连续地连接。即，n型半导体区域NR2从pMIS形成区域1B的半导体基板SB到供电区域2B的半导体基板SB连续地形成。因此，供电区域2B的金属硅化物层SL2经由n型半导体区域NR2与pMIS形成区域1B的n型半导体区域NR1电连接。由于供电区域2B的插头PG2与供电区域2B的金属硅化物层SL2相接，所以插头PG2经由金属硅化物层SL2(供电区域2B的金属硅化物层SL2)以及n型半导体区域NR2与pMIS形成区域1B的n型半导体区域NR1电连接。另外，在n型半导体区域NR2和金属硅化物层SL2之间介入n型半导体区域NR3的情况下，插头PG2经由金属硅化物层SL2(供电区域2B的金属硅化物层SL2)和n型半导体区域NR3和n型半导体区域NR2与pMIS形成区域1B的n型半导体区域NR1电连接。
此外，p型半导体区域PR2以内包在p型阱PW中的方式形成，p型半导体区域PR1以内包在p型半导体区域PR2中的方式形成。因此，在p型阱PW和p型半导体区域PR1之间介入p型半导体区域PR2。此外，n型半导体区域NR2以内包在n型阱NW中的方式形成，n型半导体区域NR1以内包在n型半导体区域NR2中的方式形成。因此，在n型阱NW和n型半导体区域NR1之间介入n型半导体区域NR2。p型半导体区域PR1、PR2、PR3分别不与n型阱NW、n型半导体区域NR1、n型半导体区域NR2以及n型半导体区域NR3中的任一个相接。此外，n型半导体区域NR1、NR2、NR3分别不与p型阱PW、p型半导体区域PR1、p型半导体区域PR2以及p型半导体区域PR3中的任一个相接。
另一方面，p型阱PW和n型阱NW相互相邻。即，p型阱PW和n型阱NW相接，从而在p型阱PW和n型阱NW之间形成pn结(pn结面)。通过p型阱PW和n型阱NW相接而形成的pn结面存在于元件分离区域的ST的下方。
p型半导体区域PR1为了对在nMIS形成区域1A的半导体层SM上形成的n沟道型MISFETQn的阈值电压进行调整(控制)而设置。因此，p型半导体区域PR1在配置了n沟道型MISFETQn的活性区域(即，nMIS形成区域1A的半导体层SM)的下方经由绝缘层BX而配置。此外，n型半导体区域NR1为了对在pMIS形成区域1B的半导体层SM上形成的p沟道型MISFETQp的阈值电压进行调整(控制)而设置。因此，n型半导体区域NR1在配置了p沟道型MISFETQp的活性区域(这里是，pMIS形成区域1B的半导体层SM)的下方经由绝缘层BX而配置。p型半导体区域PR1以及n型半导体区域NR1能够分别当作背栅区域，p型半导体区域PR1能够作为n沟道型MISFETQn的背栅发挥作用，n型半导体区域NR1能够作为p沟道型MISFETQp的背栅发挥作用。
供电区域2A是为了对nMIS形成区域1A的半导体基板SB(尤其是p型半导体区域PR1)提供期望的电位(电压)而除去了半导体层SM以及绝缘层BX的区域。在供电区域2A中，能够从插头PG1经由金属硅化物层SL2(以及p型半导体区域PR3)对p型半导体区域PR2提供期望的电位(电压)。因此，能够从供电区域2A的插头PG1经由金属硅化物层SL2(供电区域2A的金属硅化物层SL2)、p型半导体区域PR3以及p型半导体区域PR2对nMIS形成区域1A的p型半导体区域PR1提供期望的电位(电压)。通过控制p型半导体区域PR1的电位(电压)，能够对在nMIS形成区域1A的半导体层SM上形成的n沟道型MISFETQn的阈值电压进行调整(控制)。
此外，供电区域2B是为了对pMIS形成区域1B的半导体基板SB(尤其是n型半导体区域NR1)提供期望的电位(电压)而除去了半导体层SM以及绝缘层BX的区域。在供电区域2B中，能够从插头PG2经由金属硅化物层SL2(以及n型半导体区域NR3)对n型半导体区域NR2提供期望的电位(电压)。因此，能够从供电区域2B的插头PG2经由金属硅化物层SL2(供电区域2B的金属硅化物层SL2)、n型半导体区域NR3以及n型半导体区域NR2对pMIS形成区域1B的n型半导体区域NR1提供期望的电位(电压)。通过控制n型半导体区域NR1的电位(电压)，能够对在pMIS形成区域1B的半导体层SM上形成的p沟道型MISFETQp的阈值电压进行调整(控制)。
＜关于半导体装置的制造工序＞
接着，参照附图说明本实施方式的半导体装置的制造工序。图6以及图7是表示本实施方式的半导体装置的制造工序的工序流程图。图8～图45是本实施方式的半导体装置的制造工序中的主要部分俯视图或者主要部分剖视图。
在图8～图45中，图9、图11、图13、图15、图17、图19、图21、图25、图29、图32、图38以及图42是相当于上述图1的区域的俯视图，为了简化理解，对一部分部件附加影线。此外，在图8～图45中，图8、图10、图12、图14、图16、图18、图20、图22、图26、图30、图33、图35、图39以及图43是相当于上述图2的区域的剖视图，大致对应于对应的俯视图的A-A线的剖视图。此外，在图8～图45中，图23、图27、图31、图34、图36、图40以及图44是相当于上述图3的区域的剖视图，大致对应于对应的俯视图的B-B线的剖视图以及C-C线的剖视图。此外，在图8～图45中，图24、图28、图37、图41以及图45是相当于上述图5的区域的剖视图，大致对应于对应的俯视图的D-D线的剖视图以及E-E线的剖视图。
首先，如图8所示，准备SOI基板1(图6的步骤S1)。
SOI基板1具有作为支撑基板的半导体基板(支撑基板)SB、在半导体基板SB的主面上形成的绝缘层(掩埋绝缘膜)BX、在绝缘层BX的上表面形成的半导体层SM。
半导体基板SB是支撑绝缘层BX和绝缘层BX的上方的结构的支撑基板，但也是半导体基板。半导体基板SB优选是单晶硅基板，例如由p型的单晶硅构成。例如，能够由具有1～10Ωcm左右的比电阻的单晶硅形成半导体基板SB。半导体基板SB的厚度能够设为例如700～750μm左右。绝缘层BX例如是氧化硅膜，绝缘层BX的厚度能够设为例如膜厚10～50nm左右。在绝缘层BX为氧化硅膜的情况下，绝缘层BX还能够当作掩埋氧化膜、即BOX(Buried Oxide，掩埋氧化物)层。半导体层SM由单晶硅等构成。例如，能够由具有1～10Ωcm左右的比电阻的单晶硅形成半导体层SM。与作为支撑基板的半导体基板SB的厚度相比，半导体层SM的厚度薄，半导体层SM的厚度能够设为例如5～20nm左右。
在SOI基板1的制造方法中没有限制，例如能够通过SIMOX(Silicon Implanted Oxide，硅注入氧化物)法制造。在SIMOX法中，对由硅(Si)构成的半导体基板的主面以高的能量将O2(氧气)进行离子注入，并通过之后的热处理使Si(硅)和氧气结合，在比半导体基板的表面稍微深的位置形成由氧化硅构成的绝缘层BX。此时，在绝缘层BX上残留的硅(Si)的薄膜成为半导体层SM，绝缘层BX下方的半导体基板成为半导体基板SB。此外，也可以通过层压法形成SOI基板1。在层压法中，例如，将由硅(Si)构成的第一半导体基板的表面进行氧化而形成了绝缘层BX之后，将由硅(Si)构成的第二半导体基板在高温下对该第一半导体基板压焊而进行层压，之后，将第二半导体基板进行薄膜化。此时，在绝缘层BX上残留的第二半导体基板的薄膜成为半导体层SM，绝缘层BX下方的第一半导体基板成为半导体基板SB。作为进一步其他的方法，还能够使用例如智能裁切(Smart Cut)处理等制造SOI基板1。
另外，在SOI基板1中，在半导体基板SB的主面中，将与绝缘层BX相接的侧的主面称为半导体基板的上表面，将与半导体基板SB的上表面相反一侧的主面称为半导体基板SB的背面。此外，在SOI基板1中，在绝缘层BX的主面中，将与半导体基板SB相接的侧的主面称为绝缘层BX的下表面，将与半导体层SM相接的侧的主面称为绝缘层BX的上表面，绝缘层的上表面和下表面是相互为相反侧的面。此外，在半导体层SM的主面中，将与绝缘层BX相接的侧的主面称为半导体层SM的下表面，将与半导体层SM的下表面相反一侧的主面称为半导体层SM的上表面。
接着，如图9以及图10所示，在SOI基板1上形成元件分离区域ST(图6的步骤S2)。
另外，图9是俯视图，但对元件分离区域ST附加粗线的斜线的影线，对半导体层SM附加点的影线。此外，图10大致对应于图9的A-A线的剖视图。
在步骤S1中准备了SOI基板1的阶段，在半导体基板SB的上表面的整个面上经由绝缘层BX形成半导体层SM，但若在步骤S2中形成元件分离区域ST，则半导体层SM分别划分为通过元件分离区域ST包围的多个区域(活性区域)。
元件分离区域ST还能够使用STI(shallow trench isolation，浅沟道隔离)法形成。具体而言，能够如下形成元件分离区域ST。
即，首先，在SOI基板1上、即SOI基板1的半导体层SM上形成绝缘膜(例如，氮化硅膜)之后，通过使用光刻法(Photolithography)以及干蚀刻法(dry etching)对该绝缘膜进行图案形成(加工)而形成由氮化硅膜等构成的硬掩模层(未图示)。然后，通过将该硬掩模层用作蚀刻掩模，对SOI基板1进行蚀刻(优选是干蚀刻)，从而在SOI基板1上形成元件分离槽TR。元件分离槽TR是元件分离区域ST用的槽。由于元件分离槽TR贯通半导体层SM以及绝缘层BX，元件分离槽TR的底部到达半导体基板SB(即，元件分离槽TR的底部位于半导体基板SB的厚度的中途)，所以在元件分离槽TR的底部露出半导体基板SB。然后，在SOI基板1的主面上，以填埋元件分离槽TR的方式形成元件分离区域ST用的绝缘膜(例如，氧化硅膜)之后，使用CMP(Chemical Mechanical Polishing：化学机械抛光)法等除去元件分离槽TR的外部的该绝缘膜之后，除去硬掩模层。由此，能够形成由埋入元件分离槽TR的绝缘膜构成的元件分离区域ST。
元件分离区域ST为了防止各元件、这里是n沟道型MISFET(Qn)以及p沟道型MISFET(Qp)间的干扰而形成。元件分离区域ST是将SOI基板1的多个活性区域之间进行分离的惰性区域。在构成通过元件分离区域ST而以平面方式包围的活性区域的半导体层SM上，如以下说明那样形成MISFET。活性区域的俯视时的形状通过被元件分离区域ST包围而规定。
在元件分离区域ST中，从绝缘层BX的下表面突出的部分的长度T1(尺寸)例如能够设为250～350nm左右。即，元件分离区域ST的底面位于比绝缘层BX的下表面深长度T1的位置。因此，长度T1还能够当作元件分离区域ST的底面距绝缘层BX的下表面的深度。另外，长度T1在图10中表示。
在这个阶段，在nMIS形成区域1A、pMIS形成区域1B、供电区域2A以及供电区域2B中分别存在通过元件分离区域ST包围而划分的半导体层SM。nMIS形成区域1A的半导体层SM是用于形成n沟道型MISFETQn的活性区域，pMIS形成区域1B的半导体层SM是用于形成n沟道型MISFETQn的活性区域。nMIS形成区域1A的半导体层SM、pMIS形成区域1B的半导体层SM、供电区域2A的半导体层SM以及供电区域2B的半导体层SM的各自的平面形状能够设为例如矩形。另外，供电区域2A的半导体层SM以及绝缘层BX、和供电区域2B的半导体层SM以及绝缘层BX在后述的步骤S9中除去。
接着，如图11以及图12所示，在SOI基板1的半导体基板SB中通过离子注入而形成p型阱PW(图6的步骤S3)。
另外，图11是俯视图，但对光刻图案RP1附加粗线的斜线的影线，对形成p型阱PW的平面区域附加细线的斜线的影线。此外，图12大致对应于图11的A-A线的剖视图。
在步骤S3中，p型阱PW通过对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入而形成。具体而言，首先，如图11以及图12所示，在SOI基板1的主面上，作为掩模层，使用光刻法形成光刻图案(掩模层)RP1。光刻图案RP1形成为露出p型阱PW形成预定区域且覆盖其他的区域(包括n型阱NW形成预定区域)。即，光刻图案RP1具有露出p型阱PW形成预定区域的开口部OP1。开口部OP1在俯视时内包nMIS形成区域1A以及供电区域2A。然后，将光刻图案RP1用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型阱PW。p型阱PW调准光刻图案RP1的开口部OP1而形成。之后，除去光刻图案RP1。这样，在步骤S3中形成p型阱PW。p型阱PW还能够当作p型半导体区域。
此外，在步骤S3中进行形成p型阱PW的离子注入时，p型杂质还能够对nMIS形成区域1A以及供电区域2A的半导体层SM进行离子注入。由此，能够由nMIS形成区域1A的半导体层SM整体成为p型阱区域。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的p型阱PW的底面的深度T2能够设为例如2000～2500nm左右。另外，深度T2在图12中表示。这里，深度T2比上述长度T1大(T2＞T1)。此外，p型阱PW的杂质浓度(p型杂质浓度)能够设为例如1×1016～5×1017/cm3左右。
接着，如图13以及图14所示，在SOI基板1的半导体基板SB中通过离子注入而形成n型阱NW(图6的步骤S4)。
另外，图13是俯视图，但对光刻图案RP2附加粗线的斜线的影线，对形成n型阱NW的平面区域附加细线的斜线的影线。此外，图14大致对应于图13的A-A线的剖视图。
在步骤S4中，n型阱NW通过对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入而形成。具体而言，首先，如图13以及图14所示，在SOI基板1的主面上，作为掩模层，使用光刻法形成光刻图案(掩模层)RP2。光刻图案RP2形成为露出n型阱NW形成预定区域且覆盖其他的区域(包括p型阱PW形成预定区域)。即，光刻图案RP2具有露出n型阱NW形成预定区域的开口部OP2。开口部OP2在俯视时内包pMIS形成区域1B以及供电区域2B。然后，将光刻图案RP2用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型阱NW。n型阱NW调准光刻图案RP2的开口部OP2而形成。之后，除去光刻图案RP2。这样，在步骤S4中形成n型阱NW。n型阱NW还能够当作n型半导体区域。
此外，在步骤S4中进行形成n型阱NW的离子注入时，p型杂质还能够对pMIS形成区域1B以及供电区域2B的半导体层SM进行离子注入。由此，能够由pMIS形成区域1B的半导体层SM整体成为n型阱区域。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的n型阱NW的底面的深度T3能够设为例如2000～2500nm左右。另外，深度T3在图14中表示。这里，深度T3比上述长度T1大(T3＞T1)。此外，n型阱NW的杂质浓度(n型杂质浓度)能够设为例如1×1016～5×1017/cm3左右。
另外，这里，说明了先在步骤S3中通过离子注入而形成p型阱PW之后，在步骤S4中通过离子注入而形成n型阱NW的情况，但作为其他的方式，也可以先在步骤S4中通过离子注入而形成n型阱NW之后，在步骤S3中通过离子注入而形成p型阱PW。
p型阱PW以及n型阱NW分别形成在SOI基板1的半导体基板SB内，从半导体基板SB的上表面形成到预定的深度。p型阱PW以及n型阱NW的各自的深度比元件分离区域ST的深度深。即，p型阱PW以及n型阱NW的各自的底面的深度位置比元件分离区域ST的底面的深度位置深。p型阱PW以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成，n型阱NW以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成。在半导体基板SB中，p型阱PW和n型阱NW相互相邻而形成，但p型阱PW和n型阱NW的边界(即，在p型阱PW和n型阱NW之间形成的pn结面)配置在元件分离区域ST的下方。p型阱PW的深度和n型阱NW的深度能够设为大致相同。即，p型阱PW的底面的深度位置和n型阱NW的底面的深度位置能够设为大致相同。
由于p型阱PW的深度比元件分离区域ST的深度深，所以p型阱PW除了形成在nMIS形成区域1A以及供电区域2A的半导体基板SB上之外，还形成在元件分离区域ST的下方的半导体基板SB上。因此，在半导体基板SB中，在俯视时存在于nMIS形成区域1A和供电区域2A之间的元件分离区域ST的下方也形成p型阱PW。
此外，由于n型阱NW的深度比元件分离区域ST的深度深，所以n型阱NW除了形成在pMIS形成区域1B以及供电区域2B的半导体基板SB上之外，还形成在元件分离区域ST的下方的半导体基板SB上。因此，在半导体基板SB中，在俯视时存在于pMIS形成区域1B和供电区域2B之间的元件分离区域ST的下方也形成n型阱NW。
接着，如图15以及图16所示，在SOI基板1的半导体基板SB中通过离子注入而形成p型半导体区域PR2(图6的步骤S5)。
另外，图15是俯视图，但对光刻图案RP3附加粗线的斜线的影线，对形成p型半导体区域PR2的平面区域附加细线的斜线的影线。此外，图16大致对应于图15的A-A线的剖视图。
在步骤S5中，p型半导体区域PR2通过对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入而形成。具体而言，首先，如图15以及图16所示，在SOI基板1的主面上，作为掩模层，使用光刻法形成光刻图案(掩模层)RP3。光刻图案RP3形成为露出p型半导体区域PR2形成预定区域且覆盖其他的区域(包括pMIS形成区域1B以及供电区域2B)。即，光刻图案RP3具有露出p型半导体区域PR2形成预定区域的开口部OP3。开口部OP3在俯视时内包nMIS形成区域1A以及供电区域2A。然后，将光刻图案RP3用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR2。p型半导体区域PR2调准光刻图案RP3的开口部OP3而形成。
p型半导体区域PR2的杂质浓度(p型杂质浓度)比p型阱PW的杂质浓度(p型杂质浓度)高。因此，p型半导体区域PR2的电阻率(比电阻)比p型阱PW的电阻率低。
p型半导体区域PR2形成在SOI基板1的半导体基板SB内，从半导体基板SB的上表面形成到预定的深度。p型半导体区域PR2的深度比p型阱PW的深度浅，并且，比元件分离区域ST的深度深。即，p型半导体区域PR2的底面的深度位置比p型阱PW的底面的深度位置浅，并且，比元件分离区域ST的底面的深度位置深。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的p型半导体区域PR2的底面的深度T4能够设为例如1000～1500nm左右。另外，深度T4在图16中表示。这里，深度T4比上述长度T1大，并且，比上述深度T2小(T1＜T4＜T2)。此外，p型半导体区域PR2的杂质浓度(p型杂质浓度)比p型阱PW的杂质浓度(p型杂质浓度)高，能够设为例如5×1017～1×1018/cm3左右。
由于将p型半导体区域PR2的深度设为比p型阱PW的深度浅，所以在步骤S5的离子注入中，需要将注入深度设定为比步骤S3浅。这能够通过例如将步骤S5的离子注入的注入能量设为比步骤S3的离子注入的注入能量小等而实现。
由于p型半导体区域PR2的深度比p型阱PW的深度浅，并且，比元件分离区域ST的深度深，所以p型半导体区域PR2除了形成在nMIS形成区域1A以及供电区域2A的半导体基板SB上之外，还形成在元件分离区域ST的下方的半导体基板SB上。因此，在半导体基板SB中，在俯视时存在于nMIS形成区域1A和供电区域2A之间的元件分离区域ST的下方也形成p型半导体区域PR2，在该p型半导体区域PR2的下方存在p型阱PW。
p型半导体区域PR2以内包在p型阱PW中的方式形成。因此，p型半导体区域PR2的底面整体与p型阱PW相接，p型半导体区域PR2的侧面除了与元件分离区域ST相接的部分之外，与p型阱PW相接。即，p型半导体区域PR2的底面和侧面除了与元件分离区域ST相接的部分之外，通过p型阱PW包围。由于p型半导体区域PR2以内包在p型阱PW中的方式形成，所以在俯视时p型半导体区域PR2内包在p型阱PW中，且p型半导体区域PR2的底面处于比p型阱PW的底面浅的位置。但是，p型半导体区域PR2以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成。
在SOI基板1的半导体基板SB中，步骤S5中p型杂质进行离子注入而形成p型半导体区域PR2的平面区域内包在步骤S3中p型杂质进行离子注入而形成p型阱PW的平面区域中。为了实现这个，光刻图案RP3的开口部OP3的平面尺寸(面积)小于上述光刻图案RP1的开口部OP1的平面尺寸(面积)。并且，在假设了将光刻图案RP3和光刻图案RP1进行重叠的情况时，在俯视时光刻图案RP3的开口部OP3内包在光刻图案RP1的开口部OP1中。进一步，如上所示，通过将p型半导体区域PR2形成为比p型阱PW浅，p型半导体区域PR2内包在p型阱PW中。
接着，如图17以及图18所示，在SOI基板1的半导体基板SB中通过离子注入而形成p型半导体区域PR1a(图6的步骤S6)。
另外，图17是俯视图，但对光刻图案RP3附加粗线的斜线的影线，对形成p型半导体区域PR1a的平面区域附加细线的斜线的影线。此外，图18大致对应于图17的A-A线的剖视图。
p型半导体区域PR2的深度比元件分离区域ST的深度深，但p型半导体区域PR1a的深度比元件分离区域ST的深度浅。即，p型半导体区域PR2的底面的深度位置比元件分离区域ST的底面的深度位置深，但p型半导体区域PR1a的底面的深度位置比元件分离区域ST的底面的深度位置浅。因此，在步骤S6的离子注入中，需要将注入深度设定为比步骤S5的离子注入浅。这能够通过例如将步骤S6的离子注入的注入能量设为比步骤S5的离子注入的注入能量小等而实现。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的p型半导体区域PR1a的底面的深度T5能够设为例如50～150nm左右。另外，深度T5在图18中表示。这里，深度T5比上述长度T1小且比上述深度T2小且比上述深度T4小(T5＜T1、T5＜T2且T5＜T4)。此外，p型半导体区域PR1a的杂质浓度(p型杂质浓度)比p型半导体区域PR2的杂质浓度(p型杂质浓度)高，能够设为例如2×1018～1×1020/cm3左右。
在步骤S6中，p型半导体区域PR1a通过对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入而形成。具体而言，如图17以及图18所示，在SOI基板1的主面上形成有在上述步骤S5中使用的光刻图案RP3的状态下，将该光刻图案RP3用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR1a。即，能够将相同的光刻图案RP3用作掩模(离子注入阻止掩模)，进行步骤S5的离子注入和步骤S6的离子注入。在进行了步骤S5的离子注入和步骤S6的离子注入之后，除去光刻图案RP3。
如上所述，p型半导体区域PR1a和p型半导体区域PR2将相同的光刻图案RP3用作掩模，通过不同的离子注入而形成，p型半导体区域PR2形成为比元件分离区域ST深，p型半导体区域PR1a形成为比元件分离区域ST浅。因此，p型半导体区域PR1 a形成于在俯视时在形成p型半导体区域PR2的区域中、没有形成元件分离区域ST的区域。由于光刻图案RP3的开口部OP3在俯视时内包nMIS形成区域1A以及供电区域2A，所以在nMIS形成区域1A以及供电区域2A中的半导体基板SB的表层部分形成p型半导体区域PR1a。
由于p型半导体区域PR1a形成在nMIS形成区域1A以及供电区域2A中的半导体基板SB的表层部分，所以在nMIS形成区域1A中，在p型半导体区域PR2的上部(表层部)形成p型半导体区域PR1a，在供电区域2A中，在p型半导体区域PR2的上部(表层部)形成p型半导体区域PR1a。由于p型半导体区域PR1a形成为比元件分离区域ST浅，所以在元件分离区域ST的下方没有形成p型半导体区域PR1a。因此，在nMIS形成区域1A中形成的p型半导体区域PR1a和在供电区域2A中形成的p型半导体区域PR1a不连接，而通过元件分离区域ST而分离。
这里，将在nMIS形成区域1A的半导体基板SB中形成的p型半导体区域PR1a附加标号PR1而称为p型半导体区域PR1，将在供电区域2A的半导体基板SB中形成的p型半导体区域PR1a附加标号PR3而称为p型半导体区域PR3。即，在步骤S6中，通过相同的离子注入工序，在nMIS形成区域1A的半导体基板SB中形成p型半导体区域PR1，在供电区域2A的半导体基板SB中形成p型半导体区域PR3。
p型半导体区域PR1a(即，p型半导体区域PR1、PR3)的杂质浓度(p型杂质浓度)比p型半导体区域PR2的杂质浓度(p型杂质浓度)高。因此，p型半导体区域PR1a(即，p型半导体区域PR1、PR3)的电阻率比p型半导体区域PR2的电阻率低。p型半导体区域PR1的杂质浓度(p型杂质浓度)和p型半导体区域PR3的杂质浓度(p型杂质浓度)是大致相同程度。
在俯视时p型半导体区域PR1的周围通过元件分离区域ST而包围，p型半导体区域PR1的侧面与元件分离区域ST相接，p型半导体区域PR1的上表面与绝缘层BX相接，p型半导体区域PR1的底面与p型半导体区域PR2相接。即，p型半导体区域PR1的侧面通过元件分离区域ST而包围，p型半导体区域PR1的底面通过p型半导体区域PR2而覆盖。此外，在俯视时p型半导体区域PR3的周围通过元件分离区域ST而包围，p型半导体区域PR3的侧面与元件分离区域ST相接，p型半导体区域PR1的上表面与绝缘层BX相接，p型半导体区域PR3的底面与p型半导体区域PR2相接。即，p型半导体区域PR3的侧面通过元件分离区域ST而包围，p型半导体区域PR3的底面通过p型半导体区域PR2而覆盖。p型半导体区域PR1的底面的深度位置和p型半导体区域PR3的底面的深度位置大致相同，但如上所述，比元件分离区域ST的底面的深度位置浅。
若在步骤S3、S5、S6中形成p型阱PW、p型半导体区域PR2以及p型半导体区域PR1a(PR1、PR3)，则在nMIS形成区域1A中，成为在半导体基板SB的表层部分形成p型半导体区域PR1，在该p型半导体区域PR1的下方存在p型半导体区域PR2，在该p型半导体区域PR2的下方存在p型阱PW的状态。此外，在供电区域2A中，成为在半导体基板SB的表层部分形成p型半导体区域PR3，在该p型半导体区域PR3的下方存在p型半导体区域PR2，在该p型半导体区域PR2的下方存在p型阱PW的状态。此外，成为在俯视时存在于nMIS形成区域1A和供电区域2A之间的元件分离区域ST的下方存在p型半导体区域PR2，在该p型半导体区域PR2的下方存在p型阱PW的状态。
接着，如图19以及图20所示，在SOI基板1的半导体基板SB中通过离子注入而形成n型半导体区域NR2(图6的步骤S7)。
另外，图19是俯视图，但对光刻图案RP4附加粗线的斜线的影线，对形成n型半导体区域NR2的平面区域附加细线的斜线的影线。此外，图20大致对应于图19的A-A线的剖视图。
在步骤S7中，n型半导体区域NR2通过对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入而形成。具体而言，首先，如图19以及图20所示，在SOI基板1的主面上，作为掩模层，使用光刻法形成光刻图案(掩模层)RP4。光刻图案RP4形成为露出n型半导体区域NR2形成预定区域且覆盖其他的区域(包括nMIS形成区域1A以及供电区域2A)。即，光刻图案RP4具有露出n型半导体区域NR2形成预定区域的开口部OP4。开口部OP4在俯视时内包pMIS形成区域1B以及供电区域2B。并且，将光刻图案RP4用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR2。n型半导体区域NR2调准光刻图案RP4的开口部OP4而形成。
n型半导体区域NR2的杂质浓度(n型杂质浓度)比n型阱NW的杂质浓度(n型杂质浓度)高。因此，n型半导体区域NR2的电阻率(比电阻)比n型阱NW的电阻率低。
n型半导体区域NR2形成在SOI基板1的半导体基板SB内，从半导体基板SB的上表面形成到预定的深度。n型半导体区域NR2的深度比n型阱NW的深度浅，并且，比元件分离区域ST的深度深。即，n型半导体区域NR2的底面的深度位置比n型阱NW的底面的深度位置浅，并且，比元件分离区域ST的底面的深度位置深。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的n型半导体区域NR2的底面的深度T6能够设为例如1000～1500nm左右。另外，深度T6在图20中表示。这里，深度T6比上述长度T1大，且比上述深度T3小(T1＜T6＜T3)。此外，n型半导体区域NR2的杂质浓度(n型杂质浓度)比n型阱NW的杂质浓度(n型杂质浓度)高，能够设为例如5×1017～1×1018/cm3左右。
由于将n型半导体区域NR2的深度设为比n型阱NW的深度浅，所以在步骤S7的离子注入中，需要将注入深度设定为比步骤S4浅。这能够通过例如将步骤S7的离子注入的注入能量设为比步骤S4的离子注入的注入能量小等而实现。
由于n型半导体区域NR2的深度比n型阱NW的深度浅，并且，比元件分离区域ST的深度深，所以n型半导体区域NR2除了形成在pMIS形成区域1B以及供电区域2B的半导体基板SB上之外，还形成在元件分离区域ST的下方的半导体基板SB上。因此，在半导体基板SB中，在俯视时存在于pMIS形成区域1B和供电区域2B之间的元件分离区域ST的下方也形成n型半导体区域NR2，在该n型半导体区域NR2的下方存在n型阱NW。
n型半导体区域NR2以内包在n型阱NW中的方式形成。因此，n型半导体区域NR2的底面整体与n型阱NW相接，n型半导体区域NR2的侧面除了与元件分离区域ST相接的部分之外，与n型阱NW相接。即，n型半导体区域NR2的底面和侧面除了与元件分离区域ST相接的部分之外，通过n型阱NW包围。由于n型半导体区域NR2以内包在n型阱NW中的方式形成，所以在俯视时n型半导体区域NR2内包在n型阱NW中，且n型半导体区域NR2的底面处于比n型阱NW的底面浅的位置。但是，n型半导体区域NR2以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成。
在SOI基板1的半导体基板SB中，步骤S7中n型杂质进行离子注入而形成n型半导体区域NR2平面区域内包在步骤S4中n型杂质进行离子注入而形成n型阱NW的平面区域中。为了实现这个，光刻图案RP4的开口部OP4的平面尺寸(面积)小于上述光刻图案RP2的开口部OP2的平面尺寸(面积)。并且，在假设了将光刻图案RP4和光刻图案RP2进行重叠的情况时，在俯视时光刻图案RP4的开口部OP4内包在光刻图案RP2的开口部OP2中。进一步，如上所示，通过将n型半导体区域NR2形成为比n型阱NW浅，n型半导体区域NR2内包在n型阱NW中。
接着，如图21～图24所示，在SOI基板1的半导体基板SB中通过离子注入而形成n型半导体区域NR1a(图6的步骤S8)。
另外，图21是俯视图，但对光刻图案RP4附加粗线的斜线的影线，对形成n型半导体区域NR1a的平面区域附加细线的斜线的影线。此外，图22大致对应于图21的A-A线的剖视图，图23大致对应于图21的B-B线的剖视图(图23的左侧)以及图21的C-C线的剖视图(图23的右侧)，图24大致对应于图21的D-D线的剖视图(图24的左侧)以及图21的E-E线的剖视图(图24的右侧)。
n型半导体区域NR2的深度比元件分离区域ST的深度深，但n型半导体区域NR1a的深度比元件分离区域ST的深度浅。即，n型半导体区域NR2的底面的深度位置比元件分离区域ST的底面的深度位置深，但n型半导体区域NR1a的底面的深度位置比元件分离区域ST的底面的深度位置浅。因此，在步骤S8的离子注入中，需要将注入深度设定为比步骤S7的离子注入浅。这能够通过例如将步骤S8的离子注入的注入能量设为比步骤S7的离子注入的注入能量小等而实现。
从绝缘层BX的下表面(即，半导体基板SB的上表面)起的n型半导体区域NR1a的底面的深度T7能够设为例如50～150nm左右。另外，深度T7在图22中表示。这里，深度T7比上述长度T1小且比上述深度T3小且比上述深度T6小(T7＜T1、T7＜T3且T7＜T6)。此外，n型半导体区域NR1a的杂质浓度(p型杂质浓度)比n型半导体区域NR2的杂质浓度(n型杂质浓度)高，能够设为例如2×1018～1×1020/cm3左右。
在步骤S8中，n型半导体区域NR1a通过对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入而形成。具体而言，如图21～图24所示，在SOI基板1的主面上形成有在上述步骤S7中使用的光刻图案RP4的状态下，将该光刻图案RP4用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR1a。即，能够将相同的光刻图案RP4用作掩模(离子注入阻止掩模)，进行步骤S7的离子注入和步骤S8的离子注入。在进行了步骤S7的离子注入和步骤S8的离子注入之后，除去光刻图案RP4。
如上所述，n型半导体区域NR1a和n型半导体区域NR2将相同的光刻图案RP4用作掩模，通过不同的离子注入而形成，n型半导体区域NR2形成为比元件分离区域ST深，n型半导体区域NR1a形成为比元件分离区域ST浅。因此，n型半导体区域NR1a形成于在俯视时在形成n型半导体区域NR2的区域中、没有形成元件分离区域ST的区域。由于光刻图案RP4的开口部OP4在俯视时内包pMIS形成区域1B以及供电区域2B，所以在pMIS形成区域1B以及供电区域2B中的半导体基板SB的表层部分形成n型半导体区域NR1a。
由于n型半导体区域NR1a形成在pMIS形成区域1B以及供电区域2B中的半导体基板SB的表层部分，所以在pMIS形成区域1B中，在n型半导体区域NR2的上部(表层部)形成n型半导体区域NR1a，在供电区域2B中，在n型半导体区域NR2的上部(表层部)形成n型半导体区域NR1a。由于n型半导体区域NR1a形成为比元件分离区域ST浅，所以在元件分离区域ST的下方没有形成n型半导体区域NR1a。因此，在pMIS形成区域1B中形成的n型半导体区域NR1a和在供电区域2B中形成的n型半导体区域NR1a不连接，而通过元件分离区域ST而分离。
这里，将在pMIS形成区域1B的半导体基板SB中形成的n型半导体区域NR1a附加标号NR1而称为n型半导体区域NR1，将在供电区域2B的半导体基板SB中形成的n型半导体区域NR1a附加标号NR3而称为n型半导体区域NR3。即，在步骤S8中，通过相同的离子注入工序，在pMIS形成区域1B的半导体基板SB中形成n型半导体区域NR1，在供电区域2B的半导体基板SB中形成n型半导体区域NR3。
n型半导体区域NR1a(即，n型半导体区域NR1、NR3)的杂质浓度(n型杂质浓度)比n型半导体区域NR2的杂质浓度(n型杂质浓度)高。因此，n型半导体区域NR1a(即，n型半导体区域NR1、NR3)的电阻率比n型半导体区域NR2的电阻率低。n型半导体区域NR1的杂质浓度(n型杂质浓度)和n型半导体区域NR3的杂质浓度(n型杂质浓度)是大致相同程度。
在俯视时n型半导体区域NR1的周围通过元件分离区域ST而包围，n型半导体区域NR1的侧面与元件分离区域ST相接，n型半导体区域NR1的上表面与绝缘层BX相接，n型半导体区域NR1的底面与n型半导体区域NR2相接。即，n型半导体区域NR1的侧面通过元件分离区域ST而包围，n型半导体区域NR1的底面通过n型半导体区域NR2而覆盖。此外，在俯视时n型半导体区域NR3的周围通过元件分离区域ST而包围，n型半导体区域NR3的侧面与元件分离区域ST相接，n型半导体区域NR1的上表面与绝缘层BX相接，n型半导体区域NR3的底面与n型半导体区域NR2相接。即，n型半导体区域NR3的侧面通过元件分离区域ST而包围，n型半导体区域NR3的底面通过n型半导体区域NR2而覆盖。n型半导体区域NR1的底面的深度位置和n型半导体区域NR3的底面的深度位置大致相同，但如上所述，比元件分离区域ST的底面的深度位置浅。
若在步骤S4、S7、S8中形成n型阱NW、n型半导体区域NR2以及n型半导体区域NR1a(NR1、NR3)，则在pMIS形成区域1B中，成为在半导体基板SB的表层部分形成n型半导体区域NR1，在该n型半导体区域NR1的下方存在n型半导体区域NR2，在该n型半导体区域NR2的下方存在n型阱NW的状态。此外，在供电区域2B中，成为在半导体基板SB的表层部分形成n型半导体区域NR3，在该n型半导体区域NR3的下方存在n型半导体区域NR2，在该n型半导体区域NR2的下方存在n型阱NW的状态。此外，成为在俯视时存在于pMIS形成区域1B和供电区域2B之间的元件分离区域ST的下方存在n型半导体区域NR2，在该n型半导体区域NR2的下方存在n型阱NW的状态。
另外，这里，说明了在步骤S5、S6中形成了p型半导体区域PR2以及p型半导体区域PR1a之后，在步骤S7、S8中形成了n型半导体区域NR2以及n型半导体区域NR1a的情况。作为其他的方式，还能够在步骤S7、S8中形成了n型半导体区域NR2以及n型半导体区域NR1a之后，在步骤S5、S6中形成p型半导体区域PR2以及p型半导体区域PR1a。
接着，如图25～图28所示，除去供电区域2A、2B的半导体层SM以及绝缘层BX(图7的步骤S9)。
另外，图25是俯视图，但对元件分离区域ST附加粗线的斜线的影线，对半导体层SM附加点的影线，对半导体基板SB的露出区域附加细线的斜线的影线。此外，图26大致对应于图25的A-A线的剖视图，图27大致对应于图25的B-B线的剖视图(图27的左侧)以及图25的C-C线的剖视图(图27的右侧)，图28大致对应于图25的D-D线的剖视图(图28的左侧)以及图25的E-E线的剖视图(图28的右侧)。
步骤S9例如能够如下进行。即，在使用光刻法而在SOI基板1的主面上形成露出供电区域2A、2B且覆盖除此以外的区域的光刻胶层(未图示)之后，将该光刻胶层用作蚀刻掩模，对供电区域2A、2B的半导体层SM以及绝缘层BX进行蚀刻而除去。之后，除去该光刻胶层。由此，如图25～图28所示，在SOI基板1中，能够选择性地除去供电区域2A、2B的半导体层SM以及绝缘层BX。在供电区域2A、2B中，通过除去半导体层SM以及绝缘层BX而露出半导体基板SB(的上表面)。具体而言，在供电区域2A中，露出p型半导体区域PR3的表面(上表面)，在供电区域2B中，露出n型半导体区域NR3的表面(上表面)。
此外，在本实施方式中，通过离子注入而分别形成p型阱PW、n型阱NW、p型半导体区域PR2、p型半导体区域PR1a(PR1、PR3)、n型半导体区域NR2以及n型半导体区域NR1a(NR1、NR3)之后，在步骤S9中除去供电区域2A、2B的半导体层SM以及绝缘层BX。作为其他的方式，还能够在步骤S2中形成了元件分离区域ST之后，进行步骤S9而除去供电区域2A、2B的半导体层SM以及绝缘层BX之后，通过离子注入而分别形成p型阱PW、n型阱NW、p型半导体区域PR2、p型半导体区域PR1a(PR1、PR3)、n型半导体区域NR2以及n型半导体区域NR1a(NR1、NR3)。
此外，用于形成p型阱PW、n型阱NW、p型半导体区域PR2、p型半导体区域PR1a、n型半导体区域NR2以及n型半导体区域NR1a的各离子注入需要在步骤S2中形成元件分离区域ST之后且在后述的步骤S10、S11中形成MISFET(Qn、Qp)之前进行。此外，步骤S9需要在步骤S2中形成元件分离区域ST之后且在后述的步骤S10、S11中形成MISFET(Qn、Qp)之前进行。
接着，如图29～图31所示，在nMIS形成区域1A中的半导体层SM上经由栅极绝缘膜GI而形成栅极电极GE1，在pMIS形成区域1B中的半导体层SM上经由栅极绝缘膜GI而形成栅极电极GE2(图7的步骤S10)。
另外，图29是俯视图，但对栅极电极GE1、GE2附加细线的斜线的影线。此外，图30大致对应于图29的A-A线的剖视图，图31大致对应于图29的B-B线的剖视图(图31的左侧)以及图29的C-C线的剖视图(图31的右侧)。
具体而言，步骤S10例如能够如下进行。
即，通过使用了例如氢氟酸(HF)水溶液的湿蚀刻等而清洗SOI基板1的表面(主面)之后，在nMIS形成区域1A以及pMIS形成区域1B的半导体层SM的表面形成栅极绝缘膜GI用的绝缘膜。此时，在供电区域2A、2B中露出的半导体基板SB的表面上，也能够形成相当于在nMIS形成区域1A以及pMIS形成区域1B中形成的栅极绝缘膜GI用的绝缘膜的绝缘膜。栅极绝缘膜GI用的绝缘膜能够使用例如氧化硅膜，能够通过热氧化法等而形成。此外，也能够通过使用CVD法等堆积氧化硅膜而形成该栅极绝缘膜GI用的绝缘膜，此外，也可以使用氮氧化硅膜来代替氧化硅膜，或者，也可以使用介电常数比氮化硅高的高介电常数膜(high-k膜)作为栅极绝缘膜GI用的绝缘膜。
然后，在SOI基板1的主面上、即栅极绝缘膜GI用的绝缘膜上，形成栅极电极用的导电膜(例如，聚硅膜)。然后，通过使用光刻技术以及蚀刻技术对该栅极电极用的导电膜进行图案形成，形成由进行了图案形成的导电膜(栅极电极用的导电膜)构成的栅极电极GE1、GE2。栅极电极GE1形成在nMIS形成区域1A中，栅极电极GE2形成在pMIS形成区域1B中。在栅极电极GE1和半导体层SM之间残留栅极绝缘膜GI用的绝缘膜，其成为n沟道型MISFETQn用的栅极绝缘膜GI，在栅极电极GE2和半导体层SM之间残留栅极绝缘膜GI用的绝缘膜，其成为p沟道型MISFETQp用的栅极绝缘膜GI。因此，成为栅极电极GE1在半导体层SM上经由栅极绝缘膜GI而形成、栅极电极GE2在半导体层SM上经由栅极绝缘膜GI而形成的状态。这样，在步骤S10中形成栅极电极GE1、GE2。
此外，在栅极绝缘膜GI用的绝缘膜中，通过栅极电极(GE1、GE2)而覆盖的部分残留而成为栅极绝缘膜GI，除了通过栅极电极(GE1、GE2)而覆盖的部分以外，能够通过在栅极电极用的导电膜的图案形成工序中进行的干蚀刻、或者在该干蚀刻后进行湿蚀刻而除去。
此外，在对栅极电极用的导电膜进行图案形成而形成栅极电极GE1、GE2时，还能够除去在供电区域2A、2B中形成的栅极电极用的导电膜或栅极绝缘膜GI用的绝缘膜。
接着，如图32～图34所示，在nMIS形成区域1A的半导体层SM中形成n沟道型MISFETQn用的源极/漏极区域SD1，在pMIS形成区域1B的半导体层SM中形成p沟道型MISFETQp用的源极/漏极区域SD2(图7的步骤S11)。
另外，图32是俯视图，但对形成源极/漏极区域SD1、SD2的平面区域附加细线的斜线的影线。此外，图33大致对应于图32的A-A线的剖视图，图34大致对应于图32的B-B线的剖视图(图34的左侧)以及图32的C-C线的剖视图(图34的右侧)。
具体而言，步骤S11例如能够如下进行。
即，首先，通过对nMIS形成区域1A的半导体层SM进行离子注入，从而在nMIS形成区域1A的半导体层SM中形成n-型半导体区域EX1。在nMIS形成区域1A中，n-型半导体区域EX1形成在栅极电极GE1的两侧的半导体层SM。由于在用于形成n-型半导体区域EX1的离子注入时，栅极电极GE1作为阻止对半导体层SM注入杂质离子的掩模(离子注入阻止掩模)发挥作用，所以n-型半导体区域EX1调准栅极电极GE1(的侧壁)而形成，杂质不会注入到栅极电极GE1的正下方。在用于形成该n-型半导体区域EX1的离子注入时，pMIS形成区域1B以及供电区域2A、2B设为通过光刻图案(未图示)覆盖而不能进行离子注入即可。
然后，通过对pMIS形成区域1B的半导体层SM进行离子注入，从而在pMIS形成区域1B的半导体层SM中形成p-型半导体区域EX2。在pMIS形成区域1B中，p-型半导体区域EX2形成在栅极电极GE2的两侧的半导体层SM。由于在用于形成p-型半导体区域EX2的离子注入时，栅极电极GE2作为阻止对半导体层SM注入杂质离子的掩模(离子注入阻止掩模)发挥作用，所以p-型半导体区域EX2调准栅极电极GE2(的侧壁)而形成，杂质不会注入到栅极电极GE2的正下方。在用于形成该p-型半导体区域EX2的离子注入时，nMIS形成区域1A以及供电区域2A、2B设为通过光刻图案(未图示)覆盖而不能进行离子注入即可。
另外，也可以先通过离子注入而形成n-型半导体区域EX1之后，通过离子注入而形成p-型半导体区域EX2，或者也可以先通过离子注入而形成p-型半导体区域EX2之后，通过离子注入而形成n-型半导体区域EX1。
然后，在栅极电极GE1、GE2的侧壁上，形成阱壁间隔物SW作为侧壁绝缘膜。阱壁间隔物SW能够通过例如在SOI基板1的主面上以覆盖栅极电极GE1、GE2的方式堆积绝缘膜(例如，氧化硅膜或者氮化硅膜或者它们的叠层膜)，并将该绝缘膜通过RIE(Reactive IonEtching：反应性离子蚀刻)法等进行各向异性蚀刻而形成。
然后，通过对nMIS形成区域1A的半导体层SM进行离子注入，从而在nMIS形成区域1A的半导体层SM中形成n+型半导体区域HR1。在nMIS形成区域1A中，n+型半导体区域HR1形成在栅极电极GE1及其侧壁上的阱壁间隔物SW的合成体的两侧的半导体层SM。在用于形成n+型半导体区域HR1的离子注入时，栅极电极GE1及其侧壁上的阱壁间隔物SW能够作为阻止对半导体层SM注入杂质离子的掩模(离子注入阻止掩模)发挥作用。因此，n+型半导体区域HR1调准栅极电极GE1的侧壁上的阱壁间隔物SW(的侧壁)而形成，杂质不会注入到栅极电极GE1及其侧壁上的阱壁间隔物SW的合成体的正下方。在用于形成该n+型半导体区域HR1的离子注入时，pMIS形成区域1B以及供电区域2A、2B设为通过光刻图案(未图示)覆盖而不能进行离子注入即可。
然后，通过对pMIS形成区域1B的半导体层SM进行离子注入，从而在pMIS形成区域1B的半导体层SM中形成p+型半导体区域HR2。在pMIS形成区域1B中，p+型半导体区域HR2形成在栅极电极GE2及其侧壁上的阱壁间隔物SW的合成体的两侧的半导体层SM。在用于形成p+型半导体区域HR2的离子注入时，栅极电极GE2及其侧壁上的阱壁间隔物SW能够作为阻止对半导体层SM注入杂质离子的掩模(离子注入阻止掩模)发挥作用。因此，p+型半导体区域HR2调准栅极电极GE2的侧壁上的阱壁间隔物SW(的侧壁)而形成，杂质不会注入到栅极电极GE2及其侧壁上的阱壁间隔物SW的合成体的正下方。在用于形成该p+型半导体区域HR2的离子注入时，nMIS形成区域1A以及供电区域2A、2B设为通过光刻图案(未图示)覆盖而不能进行离子注入即可。
另外，也可以先通过离子注入而形成n+型半导体区域HR1之后，通过离子注入而形成p+型半导体区域HR2，或者也可以先通过离子注入而形成p+型半导体区域HR2之后，通过离子注入而形成n+型半导体区域HR1。
这样，进行步骤S11。通过步骤S11，由n-型半导体区域EX1和相比n-型半导体区域EX1为高杂质浓度的n+型半导体区域HR1构成的LDD结构的源极/漏极区域SD1形成在nMIS形成区域1A的半导体层SM。此外，由p-型半导体区域EX2和相比p-型半导体区域EX2为高杂质浓度的p+型半导体区域HR2构成的LDD结构的源极/漏极区域SD2形成在pMIS形成区域1B的半导体层SM。
此外，作为其他的方式，还能够在形成了阱壁间隔物SW之后，在没有通过栅极电极GE1、GE2以及阱壁间隔物SW覆盖而露出的半导体层SM上(即，n+型半导体区域HR1以及p+型半导体区域HR2上)形成未图示的外延层、例如硅外延层。此时，n+型半导体区域HR1在nMIS形成区域1A中的半导体层SM及其上的外延层上形成，p+型半导体区域HR2在pMIS形成区域1B中的半导体层SM及其上的外延层上形成。在不形成外延层的情况下，n+型半导体区域HR1以及p+型半导体区域HR2的各厚度被限制为半导体层SM的厚度，但在形成了外延层的情况下，能够将n+型半导体区域HR1以及p+型半导体区域HR2的各厚度设为比半导体层SM的厚度厚外延层的厚度。
接着，进行用于通过目前为止的离子注入而导入的杂质的活性化的退火处理(热处理)(图7的步骤S12)。该退火处理(热处理)能够通过例如1050℃左右的尖峰退火处理(spike anneal)而进行。
这样，在nMIS形成区域1A的半导体层SM中形成n沟道型MISFETQn，在pMIS形成区域1B的半导体层SM中形成p沟道型MISFETQp。步骤S10、S11还能够当作在nMIS形成区域1A的半导体层SM和pMIS形成区域1B的半导体层SM中形成MISFET(Qn、Qp)的工序。
接着，通过自对准硅化物(Salicide：Self Aligned Silicide，自对准硅化物)技术而形成金属硅化物层SL1、SL2(图7的步骤S13)。
金属硅化物层SL1形成在栅极电极GE1、GE2、n+型半导体区域HR1以及p+型半导体区域HR2的上部(表层部)，金属硅化物层SL2形成于在供电区域2A、2B中露出的半导体基板SB的表面(表层部)。
具体而言，步骤S13的金属硅化物层SL1、SL2形成工序能够如下进行。
即，首先，使栅极电极GE1、GE2、n+型半导体区域HR1以及p+型半导体区域HR2的表面和供电区域2A、2B中的半导体基板SB的表面(具体而言，p型半导体区域PR3以及n型半导体区域NR3的表面)露出。然后，如图35～图37所示，以覆盖栅极电极GE1、GE2、阱壁间隔物SW、n+型半导体区域HR1以及p+型半导体区域HR2的方式，在SOI基板1的主面(整个面)上形成金属膜ME。该金属膜ME与栅极电极GE1、GE2的表面、n+型半导体区域HR1的表面以及p+型半导体区域HR2的表面相接，此外，与供电区域2A、2B中的半导体基板SB的表面(具体而言，p型半导体区域PR3以及n型半导体区域NR3的表面)相接。金属膜ME例如由钴(Co)膜、镍(Ni)膜或者镍铂合金膜等构成，能够使用溅射法等而形成。
然后，进行热处理。通过该热处理，金属膜ME和n+型半导体区域HR1(构成n+型半导体区域HR1的硅)进行反应，作为反应层的金属硅化物层SL1形成在n+型半导体区域HR1的上部(表层部)，此外，金属膜ME和p+型半导体区域HR2(构成p+型半导体区域HR2的硅)进行反应，作为反应层的金属硅化物层SL1形成在p+型半导体区域HR2的上部(表层部)。此外，通过该热处理，金属膜ME和栅极电极GE1、GE2(构成栅极电极GE1、GE2硅)进行反应，作为反应层的金属硅化物层SL1形成在栅极电极GE1、GE2的上部(表层部)。此外，通过该热处理，金属膜ME和供电区域2A、2B中的半导体基板SB(构成半导体基板SB的硅)进行反应，作为反应层的金属硅化物层SL2形成在供电区域2A、2B中的半导体基板SB的上部(表层部)。之后，除去未反应的金属膜ME，图38～图41表示这个阶段。通过形成金属硅化物层SL1、SL2，能够将扩散电阻或接触电阻等进行低电阻化。
另外，图38是俯视图，但对形成金属硅化物层SL1、SL2的平面区域附加细线的斜线的影线，对阱壁间隔物SW附加粗线的斜线的影线。此外，图39大致对应于图38的A-A线的剖视图，图40大致对应于图38的B-B线的剖视图(图40的左侧)以及图38的C-C线的剖视图(图40的右侧)，图41大致对应于图38的D-D线的剖视图(图41的左侧)以及图38的E-E线的剖视图(图41的右侧)。
此外，这里，说明了在栅极电极GE1、GE2的上部形成金属硅化物层SL1的情况，但作为其他的方式，还有在栅极电极GE1、GE2的上部没有形成金属硅化物层SL1的情况。例如，在由金属膜或者金属化合物膜形成了栅极电极GE1、GE2的情况下，或者在由导电膜和该导电膜上的绝缘膜的叠层膜形成了栅极电极GE1、GE2的情况下等，在栅极电极GE1、GE2的上部没有形成金属硅化物层SL1。
在半导体层SM为硅层且金属膜ME为钴膜的情况下，金属硅化物层SL1为钴硅化物层。此外，在半导体层SM为硅层且金属膜ME为镍膜的情况下，金属硅化物层SL1为镍硅化物层。此外，在半导体层SM为硅层且金属膜ME为镍铂合金膜的情况下，金属硅化物层SL1为镍铂硅化物层。此外，在半导体基板SB为硅基板且金属膜ME为钴膜的情况下，金属硅化物层SL2为钴硅化物层。此外，在半导体基板SB为硅基板且金属膜ME为镍膜的情况下，金属硅化物层SL2为镍硅化物层。此外，在半导体基板SB为硅基板且金属膜ME为镍铂合金膜的情况下，金属硅化物层SL2为镍铂硅化物层。
在半导体层SM为硅(Si)层的情况下，形成金属硅化物层SL1，但在半导体层SM为SiGe(硅锗)层的情况下，形成金属硅锗化物层来代替金属硅化物层SL1，此外，在半导体层SM为Ge(锗)层的情况下，形成金属锗化物层来代替金属硅化物层SL1。
在供电区域2A中，由于金属硅化物层SL2形成在半导体基板SB的表面，但在半导体基板SB的上部(表层部分)没有形成p型半导体区域PR3，所以在p型半导体区域PR3的表面形成金属硅化物层SL2。此外，在供电区域2B中，由于金属硅化物层SL2形成在半导体基板SB的表面，但在半导体基板SB的上部(表层部分)没有形成n型半导体区域NR3，所以在n型半导体区域NR3的表面形成金属硅化物层SL2。因此，若在步骤S13中形成金属硅化物层SL1、SL2，则在供电区域2A中，在金属硅化物层SL2的下方有p型半导体区域PR3，在其进一步下方有p型半导体区域PR2，另一方面，在供电区域2B中，在金属硅化物层SL2的下方有n型半导体区域NR3，在其进一步下方有n型半导体区域NR2。
但是，当通过在金属膜ME形成后进行的热处理而p型半导体区域PR3整体和金属膜ME进行反应而形成了金属硅化物层SL2的情况下，在供电区域2A中，在金属硅化物层SL2的下方不残留p型半导体区域PR3，直接存在p型半导体区域PR2。同样地，当通过在金属膜ME形成后进行的热处理而n型半导体区域NR3整体和金属膜ME进行反应而形成了金属硅化物层SL2的情况下，在供电区域2B中，在金属硅化物层SL2的下方不残留n型半导体区域NR3，直接存在n型半导体区域NR2。
接着，如图42～图45所示，在SOI基板1的主面(主面整个面)上，形成绝缘膜(层间绝缘膜)L1作为层间绝缘膜(图7的步骤S14)。即，以覆盖栅极电极GE1、GE2、阱壁间隔物SW以及金属硅化物层SL1、SL2的方式，在SOI基板1的主面上形成绝缘膜L1。作为绝缘膜L1，能够使用例如氮化硅膜和该氮化硅膜上的氧化硅膜(比氮化硅膜厚的氧化硅膜)的叠层膜或者氧化硅膜的单体膜等。
另外，图42是俯视图，图43大致对应于图42的A-A线的剖视图，图44大致对应于图42的B-B线的剖视图(图44的左侧)以及图42的C-C线的剖视图(图44的右侧)，图45大致对应于图42的D-D线的剖视图(图45的左侧)以及图42的E-E线的剖视图(图45的右侧)。
在形成绝缘膜L1后，还能够根据需要，通过CMP法对绝缘膜L1的表面(上表面)进行抛光等，从而提高绝缘膜L1的上表面的平坦性。
接着，将通过使用光刻法在绝缘膜L1上形成的光刻胶层(未图示)用作蚀刻掩模，对绝缘膜L1进行干蚀刻，从而在绝缘膜L1上形成接触孔(开口部、孔、贯通孔)CT(图7的步骤S15)。接触孔CT形成为贯通绝缘膜L1。
例如，在栅极电极GE1、GE2、n+型半导体区域HR1以及p+型半导体区域HR2上分别形成接触孔CT，在该接触孔CT的底部露出金属硅化物层SL1。此外，在供电区域2A、2B上也分别形成接触孔CT，在该接触孔CT的底部露出金属硅化物层SL2。
接着，在接触孔CT内，形成由钨(W)等构成的导电性的插头(接触插头)PG，作为连接用的导电体部(图7的步骤S16)。
具体而言，插头PG能够如下形成。
为了形成插头PG，首先，在包括接触孔CT的内部(底部以及侧壁上)的绝缘膜L1上，通过溅射法或者等离子CVD法等形成阻挡导体膜。该阻挡导体膜例如由钛膜、氮化钛膜、或者它们的叠层膜构成。然后，将由钨膜等构成的主导体膜形成为通过CVD法等在阻挡导体膜上填埋接触孔CT。之后，通过CMP法或者回蚀(etch back)法等而除去接触孔CT的外部(绝缘膜L1上)的不需要的主导体膜以及阻挡导体膜。由此，绝缘膜L1的上表面露出，由埋入绝缘膜L1的接触孔CT内而残留的阻挡导体膜以及主导体膜而形成插头PG。另外，为了简化附图，在图43～图45中，将构成插头PG的阻挡导体膜和主导体膜作为一体化而表示。
埋入在n+型半导体区域HR1上形成的接触孔CT的插头PG在其底部与n+型半导体区域HR1的表面的金属硅化物层SL1相接而电连接。因此，能够从后述的布线M1通过插头PG(n+型半导体区域HR1上的插头PG)对n+型半导体区域HR1的表面的金属硅化物层SL1、进而对金属硅化物层SL1的下方的n+型半导体区域HR1和与其电连接的n-型半导体区域EX1提供期望的电位(源极电位或者漏极电位)。
此外，埋入在p+型半导体区域HR2上形成的接触孔CT的插头PG在其底部与p+型半导体区域HR2的表面的金属硅化物层SL1相接而电连接。因此，能够从后述的布线M1通过插头PG(p+型半导体区域HR2上的插头PG)对p+型半导体区域HR2的表面的金属硅化物层SL1、进而对金属硅化物层SL1的下方的p+型半导体区域HR2和与其电连接的p-型半导体区域EX2提供期望的电位(源极电位或者漏极电位)。
此外，埋入在栅极电极GE1上形成的接触孔CT的插头PG在其底部与栅极电极GE1(在栅极电极GE1上形成了金属硅化物层SL1的情况下为该金属硅化物层SL1)相接而电连接。因此，能够从后述的布线M1通过插头PG(栅极电极GE1上的插头PG)对栅极电极GE1提供期望的电位(栅极电位)。
此外，埋入在栅极电极GE2上形成的接触孔CT的插头PG在其底部与栅极电极GE2(在栅极电极GE2上形成了金属硅化物层SL1的情况下为该金属硅化物层SL1)相接而电连接。因此，能够从后述的布线M1通过插头PG(栅极电极GE2上的插头PG)对栅极电极GE2提供期望的电位(栅极电位)。
此外，埋入在供电区域2A形成的接触孔CT的插头PG(即，插头PG1)在其底部与在半导体基板SB的表面形成的金属硅化物层SL2相接而电连接。因此，能够从后述的布线M1通过插头PG1对半导体基板SB的p型半导体区域PR3、PR2、PR1提供期望的电位(背栅电位)。
此外，埋入在供电区域2B形成的接触孔CT的插头PG(即，插头PG2)在其底部与在半导体基板SB的表面形成的金属硅化物层SL2相接而电连接。因此，能够从后述的布线M1通过插头PG2对半导体基板SB的n型半导体区域NR3、NR2、NR1提供期望的电位(背栅电位)。
接着，如上述图2～图4所示，在插头PG所埋入的绝缘膜L1上形成布线形成用的绝缘膜L2。绝缘膜L2能够设为单体膜(单体绝缘膜)或者叠层膜(叠层绝缘膜)。
接着，通过单镶嵌法而形成作为第一层的布线的布线M1。具体而言，例如能够如下形成布线M1。首先，在通过将光刻胶层(未图示)作为掩模的干蚀刻而在绝缘膜L2的预定的区域形成了布线槽(用于埋入布线M1的槽)之后，在SOI基板1的主面上(即，包括布线槽的底部以及侧壁上的绝缘膜L2上)形成阻挡导体膜。作为阻挡导体膜，例如能够使用氮化钛膜、钽膜或者氮化钽膜等。接着，通过CVD法或者溅射法等在阻挡导体膜上形成铜的籽晶层(seed layer)，进一步使用电镀法等在籽晶层上形成镀铜膜(主导体膜)，通过镀铜膜而埋入布线槽的内部。然后，通过CMP法而除去布线槽以外的区域的镀铜膜、籽晶层以及阻挡金属膜，形成将埋入布线槽的铜作为主导电材料的第一层的布线M1。另外，为了简化附图，在上述图2～图4中，将构成布线M1的镀铜膜、籽晶层以及阻挡金属膜作为一体化而表示。插头PG的上表面与布线M1相接，与该布线M1电连接。布线M1与插头PG连接，经由插头PG与栅极电极GE1、栅极电极GE2、n+型半导体区域HR1、p+型半导体区域HR2、p型半导体区域PR3(或者p型半导体区域PR2)或者n型半导体区域NR3(或者n型半导体区域NR2)等电连接。
之后，通过双镶嵌法而形成第二层以后的布线，但在这里省略图示以及其说明。此外，布线M1以及第二层以后的布线并不限定于镶嵌布线，还能够对布线用的导电体膜进行图案形成而形成，例如还能够设为钨布线或者铝布线等。
以上，制造出本实施方式的半导体装置。
＜关于探讨的始末＞
通过使用在支撑基板上经由绝缘层而形成了半导体层的SOI基板，在该SOI基板的半导体层形成MISFET等，能够制造半导体装置。此时，通过在形成了MISFET的半导体层的下方的支撑基板中设置背栅用的半导体区域，对该半导体区域施加期望的电压，能够将MISFET的阈值电压控制为期望的阈值电压。其结果，半导体装置的性能提高，例如能够进行高速动作或者功耗降低。
为了对背栅用的半导体区域施加期望的电压，需要在SOI基板中设置除去了构成该SOI基板的绝缘层和半导体层的供电区域，从该供电区域经由支撑基板对背栅用的半导体区域施加期望的电压。此时，从提高半导体装置的性能的方面考虑，优选尽可能降低从供电区域经由支撑基板到达背栅用的半导体区域的路径的电阻(寄生电阻)。
此外，虽然在SOI基板的半导体层上设置n沟道型MISFET和p沟道型MISFET的双方，但形成n沟道型MISFET的半导体层和形成p沟道型MISFET的半导体层通过在SOI基板上形成的元件分离区域而以平面方式包围，相互电分离。并且，在形成了n沟道型MISFET的半导体层的下方的支撑基板中设置n沟道型MISFET的背栅用的半导体区域，在形成了p沟道型MISFET的半导体层的下方的支撑基板中设置p沟道型MISFET的背栅用的半导体区域。并且，从各个供电区域经由支撑基板对n沟道型MISFET的背栅用的半导体区域和p沟道型MISFET的背栅用的半导体区域分别施加期望的电压。由此，能够将n沟道型MISFET的阈值电压和p沟道型MISFET的阈值电压分别控制为期望的阈值电压。此时，由于用于在SOI基板的半导体层上形成的n沟道型MISFET而在支撑基板中设置的半导体区域和用于在SOI基板的半导体层上形成的p沟道型MISFET而在支撑基板中设置的半导体区域的导电型相反，所以导致在支撑基板中形成pn结面。在形成了pn结面的情况下，从提高半导体装置的性能的方面考虑，优选降低该结面上的漏电流且提高该结面的耐压。
因此，在SOI基板的半导体层中形成n沟道型MISFET以及p沟道型MISFET、在SOI基板的支撑基板中设置背栅的情况下，从提高半导体装置的性能的方面考虑，对在支撑基板中形成的半导体区域下工夫极其重要。
＜关于探讨例＞
图46是第一探讨例的半导体装置的主要部分剖视图，图47是第二探讨例的半导体装置的主要部分剖视图，图48是第三探讨例的半导体装置的主要部分剖视图，都是相当于上述图2的剖视图。
首先，说明图46的第一探讨例。图46的第一探讨例与图2的本实施方式不同点在于，在图46的第一探讨例的情况下，设置p型半导体区域PR12来代替本实施方式的p型半导体区域PR2，设置n型半导体区域NR12来代替本实施方式的n型半导体区域NR2。p型半导体区域PR12的杂质浓度和底面的深度位置与p型半导体区域PR1相同，n型半导体区域NR12的杂质浓度和底面的深度位置与n型半导体区域NR1相同。但是，相对于p型半导体区域PR2和n型半导体区域NR2不相互相邻，在图46的第一探讨例中，p型半导体区域PR12和n型半导体区域NR12在元件分离区域ST的下方相邻。
在图46的第一探讨例中，从供电区域2A的插头PG提供的电压经由从供电区域2A延伸到nMIS形成区域1A的p型半导体区域PR12，提供(施加)给nMIS形成区域1A的p型半导体区域PR1。此外，从供电区域2B的插头PG提供的电压经由从供电区域2B延伸到pMIS形成区域1B的n型半导体区域NR12，提供(施加)给pMIS形成区域1B的n型半导体区域NR1。为了降低寄生电阻，优选p型半导体区域PR12的杂质浓度(p型杂质浓度)和n型半导体区域NR12的杂质浓度(n型杂质浓度)都高。
但是，在图46的第一探讨例中，p型半导体区域PR12和n型半导体区域NR12相邻而形成pn结面。因此，若提高p型半导体区域PR12的杂质浓度(p型杂质浓度)和n型半导体区域NR12的杂质浓度(n型杂质浓度)，则p型半导体区域PR12和n型半导体区域NR12之间的pn结面中的结电场强度提高，容易导致结漏电流增加或结耐压降低等。这会降低半导体装置的可靠性，进而，导致降低半导体装置的性能。
即，在p型半导体区域和n型半导体区域形成pn结面的情况下，若该p型半导体区域的杂质浓度和n型半导体区域的杂质浓度低，则该pn结附近的电场强度比较小，pn结中的漏电流低，pn结的耐压提高。相对于此，在p型半导体区域和n型半导体区域形成pn结面的情况下，若该p型半导体区域的杂质浓度和n型半导体区域的杂质浓度中的一方或者双方高，则该pn结附近的电场强度比较大，pn结中的漏电流增大，pn结的耐压降低。
虽然如此，若将p型半导体区域PR12设为低杂质浓度，则从供电区域2A的插头PG经由p型半导体区域PR12对nMIS形成区域1A的p型半导体区域PR1提供了背栅电压时的电阻分量(寄生电阻)增加。同样地，若将n型半导体区域NR12设为低杂质浓度，则从供电区域2B的插头PG经由n型半导体区域NR12对pMIS形成区域1B的n型半导体区域NR1提供了背栅电压时的电阻分量(寄生电阻)增加。
接着，说明图47的第二探讨例。图47的第二探讨例与图2的本实施方式的不同点在于，在图47的第二探讨例的情况下，没有形成本实施方式的p型半导体区域PR2以及n型半导体区域NR2。即，将在本实施方式中形成p型半导体区域PR2的区域和形成p型阱PW的区域合起来的区域整体上，在图47的第二探讨例中形成p型阱PW。此外，将在本实施方式中形成n型半导体区域NR2的区域和形成n型阱NW的区域合起来的区域整体上，在图47的第二探讨例中形成n型阱NW。在图47的第二探讨例中，p型阱PW和n型阱NW在元件分离区域ST的下方相邻。
在图47的第二探讨例中，p型阱PW和n型阱NW在元件分离区域ST的下方相邻，但p型阱PW的杂质浓度(p型杂质浓度)和n型阱NW的杂质浓度(n型杂质浓度)都不太高。因此，在图47的第二探讨例中，由于p型阱PW和n型阱NW相邻而形成pn结面，但p型阱PW和n型阱NW的杂质浓度不态高，所以p型阱PW和n型阱NW之间的pn结面的结电场强度降低，结漏电流被抑制，能够提高结耐压。
但是，在图47的第二探讨例中，从供电区域2A的插头PG提供的电压经由从供电区域2A延伸到nMIS形成区域1A的p型阱PW，提供(施加)给nMIS形成区域1A的p型半导体区域PR1。此外，从供电区域2B的插头PG提供的电压经由从供电区域2B延伸到pMIS形成区域1B的n型阱NW，提供(施加)给pMIS形成区域1B的n型半导体区域NR1。由于p型阱PW的杂质浓度不太高，所以从供电区域2A的插头PG经由p型阱PW对nMIS形成区域1A的p型半导体区域PR1提供了背栅电压时的电阻分量(寄生电阻)增加。同样地，由于n型阱NW的杂质浓度不太高，所以从供电区域2B的插头PG经由n型阱NW对pMIS形成区域1B的n型半导体区域NR1提供了背栅电压时的电阻分量(寄生电阻)增加。
虽然如此，若提高p型阱PW的杂质浓度(p型杂质浓度)和n型阱NW的杂质浓度(n型杂质浓度)，则p型阱PW和n型阱NW之间的pn结面的结电场强度提高，容易导致结漏电流增加或结耐压降低等。
接着，说明图48的第三探讨例。图48的第三探讨例与图2的本实施方式的不同点在于，在图48的第三探讨例的情况下，没有形成本实施方式的p型阱PW以及n型阱NW。在图48的第三探讨例中，p型半导体区域PR2和n型半导体区域NR2不相邻。
在图48的第三探讨例中，从供电区域2A的插头PG提供的电压经由从供电区域2A延伸到nMIS形成区域1A的p型半导体区域PR2，提供(施加)给nMIS形成区域1A的p型半导体区域PR1。此外，从供电区域2B的插头PG提供的电压经由从供电区域2B延伸到pMIS形成区域1B的n型半导体区域NR2，提供(施加)给pMIS形成区域1B的n型半导体区域NR1。为了降低寄生电阻，优选p型半导体区域PR2的杂质浓度(p型杂质浓度)和n型半导体区域NR2的杂质浓度(n型杂质浓度)都高。
但是，在图48的第三探讨例中，由于没有形成p型阱PW以及n型阱NW，所以p型半导体区域PR2的底面以及侧面和n型半导体区域NR2的底面以及侧面通过半导体基板SB的基板区域而包围。这里，包围p型半导体区域PR2的底面以及侧面和n型半导体区域NR2的底面以及侧面的基板区域是低杂质浓度的n型的半导体基板区域或者低杂质浓度的p型的半导体基板区域。根据在上述步骤S1中准备的SOI基板1的半导体基板SB是n型还是p型来决定该基板区域是n型还是p型，在上述步骤S1中准备的SOI基板1的半导体基板SB的导电型在该基板区域中也被维持。若该基板区域是p型，则在该基板区域和n型半导体区域NR2之间形成pn结，若该基板区域是n型，则在该基板区域和p型半导体区域PR2之间形成pn结。即，在图48的第三探讨例中，由于没有形成p型阱PW以及n型阱NW，所以p型半导体区域PR2的底面以及侧面或者n型半导体区域NR2的底面以及侧面中的任一个底面以及侧面中形成pn结。因此，在图48的第三探讨例中，若提高p型半导体区域PR2的杂质浓度(p型杂质浓度)和n型半导体区域NR2的杂质浓度(n型杂质浓度)，则在p型半导体区域PR2的底面以及侧面或者n型半导体区域NR2的底面以及侧面中的任一个底面以及侧面中形成的pn结中结电场强度提高。因此，容易导致结漏电流增加或结耐压降低等。
虽然如此，若将p型半导体区域PR2设为低杂质浓度，则从供电区域2A的插头PG经由p型半导体区域PR2对nMIS形成区域1A的p型半导体区域PR1提供了背栅电压时的电阻分量(寄生电阻)增加。同样地，若将n型半导体区域NR2设为低杂质浓度，则从供电区域2B的插头PG经由n型半导体区域NR2对pMIS形成区域1B的n型半导体区域NR1提供了背栅电压时的电阻分量(寄生电阻)增加。
＜关于主要的特征和效果＞
本实施方式的半导体装置具有：半导体基板SB；第一活性区域以及第二活性区域，由在半导体基板SB上经由绝缘层BX而形成的半导体层SM构成，通过贯通半导体层SM以及绝缘层BX的元件分离区域ST而分别以平面方式包围；形成在第一活性区域的第一MISFET；以及形成在第二活性区域的第二MISFET。这里，第一活性区域对应于上述nMIS形成区域1A的半导体层SM，第二活性区域对应于上述pMIS形成区域1B的半导体层SM，第一MISFET对应于上述n沟道型MISFETQn，第二MISFET对应于上述p沟道型MISFETQp。
供电区域2A(第一区域)以及供电区域2B(第二区域)通过元件分离区域ST分别以平面方式包围，并且，除去了半导体层SM以及绝缘层BX。
在半导体基板SB中，形成p型阱PW(第一半导体区域)、相比p型阱PW为高杂质浓度的p型半导体区域PR2(第二半导体区域)、n型阱NW(第三半导体区域)、相比n型阱NW为高杂质浓度的n型半导体区域NR2(第四半导体区域)。
p型阱PW以在俯视时包括nMIS形成区域1A(第一活性区域)以及供电区域2A(第一区域)的方式形成在半导体基板SB内，p型半导体区域PR2以在俯视时包括nMIS形成区域1A(第一活性区域)以及供电区域2A(第一区域)的方式形成在半导体基板SB内。p型半导体区域PR2内包在p型阱PW中，p型半导体区域PR2的底面比p型阱PW的底面浅，并且，比在俯视时介于nMIS形成区域1A(第一活性区域)和供电区域2A(第一区域)之间的部分的元件分离区域ST的底面深。p型半导体区域PR2还向在俯视时介于nMIS形成区域1A(第一活性区域)和供电区域2A(第一区域)之间的部分的元件分离区域ST的下方延伸。
n型阱NW以在俯视时包括pMIS形成区域1B(第二活性区域)以及供电区域2B(第二区域)的方式形成在半导体基板SB内，n型半导体区域NR2以在俯视时包括pMIS形成区域1B(第二活性区域)以及供电区域2B(第二区域)的方式形成在半导体基板SB内。n型半导体区域NR2内包在n型阱NW中，n型半导体区域NR2的底面比n型阱NW的底面浅，并且，比在俯视时介于pMIS形成区域1B(第二活性区域)和供电区域2B(第二区域)之间的部分的元件分离区域ST的底面深。n型半导体区域NR2还向在俯视时介于pMIS形成区域1B(第二活性区域)和供电区域2B(第二区域)之间的部分的元件分离区域ST的下方延伸。
本实施方式的半导体装置的主要的特征中的一个特征在于，在半导体基板SB中，以在俯视时包括nMIS形成区域1A(第一活性区域)以及供电区域2A(第一区域)的方式形成p型半导体区域PR2，以在俯视时包括pMIS形成区域1B(第二活性区域)以及供电区域2B(第二区域)的方式形成p型半导体区域PR2。并且，该p型半导体区域PR2的底面比在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST的底面深，p型半导体区域PR2还向在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST的下方延伸。此外，n型半导体区域NR2的底面比在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST的底面深，n型半导体区域NR2还向在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST的下方延伸。
由此，能够将从供电区域2A提供给半导体基板SB的电位(电压)经由p型半导体区域PR2施加到经由绝缘层BX与nMIS形成区域1A的半导体层SM相对的部分的半导体基板SB。因此，能够将在nMIS形成区域1A的半导体层SM形成的n沟道型MISFETQn的阈值电压控制为期望的阈值电压。此外，能够将从供电区域2B提供给半导体基板SB的电位(电压)经由n型半导体区域NR2施加到经由绝缘层BX与pMIS形成区域1B的半导体层SM相对的部分的半导体基板SB。因此，能够将在pMIS形成区域1B的半导体层SM形成的p沟道型MISFETQp的阈值电压控制为期望的阈值电压。因此，能够提高半导体装置的性能。例如，能够进行高速动作或者降低功耗。
本实施方式的半导体装置的主要的特征中的另一个特征在于，在半导体基板SB中，p型半导体区域PR2内包在比p型半导体区域PR2为低杂质浓度的p型阱PW中，p型半导体区域PR2的底面比p型阱PW的底面浅。并且，在半导体基板SB中，n型半导体区域NR2内包在比n型半导体区域NR2为低杂质浓度的n型阱NW中，n型半导体区域NR2的底面比n型阱NW的底面浅。
由此，能够防止在p型半导体区域PR2的底面或侧面形成pn结，此外，能够防止在n型半导体区域NR2的底面或侧面形成pn结。即，由于p型半导体区域PR2内包在p型阱PW中，所以在p型半导体区域PR2的底面以及侧面中，除了与元件分离区域ST相接的部分以外，被p型阱PW所覆盖，因此，在p型半导体区域PR2的底面以及侧面没有形成pn结。此外，由于n型半导体区域NR2内包在n型阱NW中，所以在n型半导体区域NR2的底面以及侧面中，除了与元件分离区域ST相接的部分以外，被n型阱NW所覆盖，因此，在n型半导体区域NR2的底面以及侧面没有形成pn结。
在半导体基板SB中，在p型半导体区域PR2的底面以及侧面没有形成pn结，在n型半导体区域NR2的底面以及侧面也没有形成pn结，但在p型阱PW和n型阱NW相邻的情况下，在p型阱PW和n型阱NW之间形成pn结。即使在p型阱PW和n型阱NW之间形成pn结，若降低p型阱PW的杂质浓度(p型杂质浓度)和n型阱NW的杂质浓度(n型杂质浓度)，则在p型阱PW和n型阱NW之间的pn结面的结电场强度降低，结漏电流被抑制，能够提高结耐压。因此，优选p型阱PW以及n型阱NW的杂质浓度在某种程度上设得低。
此外，p型阱PW的底面和n型阱NW的底面与半导体基板SB的基板区域相接，该基板区域是低杂质浓度的n型的半导体基板区域或者低杂质浓度的p型的半导体基板区域。因此，在p型阱PW的底面或者n型阱NW的底面形成pn结面，但若降低p型阱PW的杂质浓度(p型杂质浓度)和n型阱NW的杂质浓度(n型杂质浓度)，则在p型阱PW的底面或者n型阱NW的底面形成的pn结面的结电场强度降低，结漏电流被抑制，能够提高结耐压。从这个观点出发，优选p型阱PW以及n型阱NW的杂质浓度也在某种程度上设得低。
另一方面，从供电区域2A提供给半导体基板SB的电位(电压)经由从供电区域2A到nMIS形成区域1A连续地延伸的p型半导体区域PR2，提供(施加)给经由绝缘层BX与nMIS形成区域1A的半导体层SM相对的部分的半导体基板SB。此外，从供电区域2B提供给半导体基板SB的电位(电压)经由从供电区域2B到pMIS形成区域1B连续地延伸的n型半导体区域NR2，提供(施加)给经由绝缘层BX与pMIS形成区域1B的半导体层SM相对的部分的半导体基板SB。因此，为了降低寄生电阻，优选p型半导体区域PR2的杂质浓度(p型杂质浓度)和n型半导体区域NR2的杂质浓度(n型杂质浓度)都在某种程度上设得高。
因此，在本实施方式中，将p型半导体区域PR2的杂质浓度(p型杂质浓度)设为比p型阱PW的杂质浓度(p型杂质浓度)高，并且，将n型半导体区域NR2的杂质浓度(n型杂质浓度)设为比n型阱NW的杂质浓度(n型杂质浓度)低。由此，从供电区域2A提供给半导体基板SB的电位(电压)在比p型阱PW为高杂质浓度的p型半导体区域PR2传导，能够降低电阻分量(寄生电阻)，此外，从供电区域2B提供给半导体基板SB的电位(电压)在相比n型阱NW为高杂质浓度的n型半导体区域NR2传导，能够降低电阻分量(寄生电阻)。因此，能够提高半导体装置的性能。此外，在相比p型阱PW为高杂质浓度的p型半导体区域PR2的底面以及侧面没有形成pn结，在相比n型阱NW为高杂质浓度的n型半导体区域NR2的底面以及侧面没有形成pn结。形成pn结的是比p型半导体区域PR2为低杂质浓度的p型阱PW的底面或者侧面或者比n型半导体区域NR2为低杂质浓度的n型阱NW的底面或者侧面。由此，pn结面的结电场强度降低，结漏电流被抑制，能够提高结耐压。因此，能够提高半导体装置的可靠性，进而，能够提高半导体装置的性能。
此外，在本实施方式中，在半导体基板SB内，以经由绝缘层BX与nMIS形成区域1A的半导体层SM(第一活性区域)相对的方式，形成相比p型半导体区域PR2为高杂质浓度的p型半导体区域PR1(第五半导体区域)。p型半导体区域PR1形成为比元件分离区域ST的底面以及p型半导体区域PR2的底面浅，p型半导体区域PR1的底面与p型半导体区域PR2相邻。此外，在半导体基板SB内，以经由绝缘层BX与pMIS形成区域1B的半导体层SM(第二活性区域)相对的方式，形成相相比n型半导体区域NR2为高杂质浓度的n型半导体区域NR1(第六半导体区域)。n型半导体区域NR1形成为比元件分离区域ST的底面以及n型半导体区域NR的底面浅，n型半导体区域NR1的底面与n型半导体区域NR2相邻。
p型半导体区域PR1以及n型半导体区域NR1也可以不形成，但形成的话更好。在不形成p型半导体区域PR1以及n型半导体区域NR1的情况下，形成p型半导体区域PR1的区域也成为p型半导体区域PR2，形成n型半导体区域NR1的区域也成为n型半导体区域NR2。
形成p型半导体区域PR1以及n型半导体区域NR1的话更好的理由如下所述。
即，在半导体基板SB中，通过对经由绝缘层BX与nMIS形成区域1A的半导体层SM(第一活性区域)相对的区域施加电压(背栅电压)，能够控制n沟道型MISFETQn的阈值电压。此时，在半导体基板SB中，经由绝缘层BX与nMIS形成区域1A的半导体层SM(第一活性区域)相对的区域的杂质浓度高的话，即使是小的背栅电压也能够大幅变动n沟道型MISFETQn的阈值电压。同样地，在半导体基板SB中，经由绝缘层BX与pMIS形成区域1B的半导体层SM(第二活性区域)相对的区域的杂质浓度高的话，即使是小的背栅电压也能够大幅变动p沟道型MISFETQp的阈值电压。因此，在半导体基板SB中，通过在经由绝缘层BX与nMIS形成区域1A的半导体层SM(第一活性区域)相对的区域设置相比p型半导体区域PR2为高杂质浓度的p型半导体区域PR1，即使是小的背栅电压也能够大幅变动n沟道型MISFETQn的阈值电压。此外，在半导体基板SB中，通过在经由绝缘层BX与pMIS形成区域1B的半导体层SM(第二活性区域)相对的区域设置相比n型半导体区域NR2为高杂质浓度的n型半导体区域NR1，即使是小的背栅电压也能够大幅变动p沟道型MISFETQp的阈值电压。由此，能够增大基于背栅电压的n沟道型MISFETQn以及p沟道型MISFETQp的阈值电压的变动幅度。因此，能够进一步提高半导体装置的性能。
此外，p型半导体区域PR1是高浓度的p+型半导体区域，n型半导体区域NR1是高浓度的n+型半导体区域。p型半导体区域PR1在nMIS形成区域1A的半导体基板中，形成为与绝缘层BX相邻，但在形成p型半导体区域PR1的离子注入(上述步骤S6的离子注入)时，优选尽可能不对n型半导体区域NR1的半导体层SM进行离子注入。这是为了防止杂质以高浓度注入到nMIS形成区域1A的半导体层SM。因此，优选将相比p型半导体区域PR2为高杂质浓度的p型半导体区域PR1与p型半导体区域PR2分开形成，而不是不形成p型半导体区域PR1而将厚的p型半导体区域PR2设为与p型半导体区域PR1相同程度的高杂质浓度。由此，容易防止通过在nMIS形成区域1A的半导体基板SB形成高杂质浓度区域时的离子注入而杂质以高浓度注入到nMIS形成区域1A的半导体层SM。同样地，优选将相比n型半导体区域NR2为高杂质浓度的n型半导体区域NR1与n型半导体区域NR2分开形成，而不是不形成n型半导体区域NR1而将厚的n型半导体区域NR2设为与n型半导体区域NR1相同程度的高杂质浓度。由此，容易防止通过在pMIS形成区域1B的半导体基板SB形成高杂质浓度区域时的离子注入而杂质以高浓度注入到pMIS形成区域1B的半导体层SM。
此外，在本实施方式中，p型阱PW和n型阱NW在元件分离区域ST的下方相邻，但p型半导体区域PR2不与n型阱NW和n型半导体区域NR2中的任一个相接，此外，n型半导体区域NR2不与p型阱PW和p型半导体区域PR2中的任一个相接。因此，即使是p型阱PW和n型阱NW相邻的布局，也能够防止p型半导体区域PR2形成pn结，并且，能够防止n型半导体区域NR2形成pn结。因此，提高半导体基板SB内的pn结的耐压，且由于也可以不隔离p型阱PW和n型阱NW，所以还能够实现半导体装置的平面尺寸的缩小。
此外，在本实施方式中，在供电区域2A的半导体基板SB上配置有导电性的插头PG1(第一插头)，能够从插头PG1经由p型半导体区域PR2对p型半导体区域PR1提供用于控制n沟道型MISFETQn(第一MISFET)的阈值电压的电压。此外，在供电区域2B的半导体基板SB上配置有导电性的插头PG2(第二插头)，能够从插头PG2经由n型半导体区域NR2对n型半导体区域NR1提供用于控制p沟道型MISFETQp(第一MISFET)的阈值电压的电压。由此，能够分别容易且准确地控制n沟道型MISFETQn的阈值电压和p沟道型MISFETQp的阈值电压。
此外，在本实施方式1中，优选使用相同的掩模层(这里是光刻图案RP3)形成p型半导体区域PR2和p型半导体区域PR1a(PR1、PR3)，此外，优选使用相同的掩模层(这里是光刻图案RP4)形成n型半导体区域NR2和n型半导体区域NR1a(NR1、NR3)。由此，能够降低制造工序数，此外，能够降低半导体装置的制造成本。此外，能够降低用于对光刻胶层进行曝光的光掩模的需要数目，在这一点上，也能够降低半导体装置的制造成本。
此外，通常，一般在SOI基板上混合搭载阈值电压不同的多个MISFET，所以阈值调整用的离子注入(对应于上述步骤S6的离子注入以及上述步骤S8的离子注入)重新形成阈值电压的数目个的作为离子注入阻止掩模的光刻图案后进行。因此，在本实施方式1中，与以往相比，不需要增加用于对光刻胶层进行曝光的光掩模的需要数目。
(实施方式2)
在本实施方式2中，说明制造上述实施方式1的半导体装置的其他的方法。由于本实施方式2的半导体装置的结构与上述实施方式1的半导体装置基本相同，所以这里省略其说明，参照附图说明半导体装置的制造工序。
此外，本实施方式2的p型阱PW形成工序和n型阱NW形成工序与上述实施方式1不同，除此以外与上述实施方式1的制造工序基本相同。因此，在本实施方式2中，以与上述实施方式1的不同点为中心进行说明，省略关于相同的重复的说明。
图49～图52以及图54～图65是本实施方式2的半导体装置的制造工序中的主要部分俯视图或者主要部分剖视图。图53是倾斜离子注入的说明图。
在图49～图52以及图54～图65中，图49、图51、图54、图56、图58、图60、图62以及图64是相当于上述图1的区域的俯视图，为了简化理解，对一部分部件附加影线。此外，在图49～图52以及图54～图65中，图50、图52、图55、图57、图59、图61、图63以及图65是相当于上述图2的区域的剖视图，大致对应于对应的俯视图的A-A线的剖视图。
由于在上述步骤S2中形成元件分离区域ST而获得上述图9以及图10的结构为止，本实施方式2的制造工序也与上述实施方式1的制造工序相同，所以这里省略其重复的说明。
在上述步骤S2中形成元件分离区域ST而获得上述图9以及图10的结构之后，在本实施方式2中，如图49以及图50所示，在SOI基板1的主面上使用光刻法形成光刻图案RP3作为掩模层。
另外，图49是俯视图，但对光刻图案RP3附加粗线的斜线的影线。此外，图50大致对应于图49的A-A线的剖视图。
在本实施方式2中使用的光刻图案RP3是与在上述实施方式1中使用的光刻图案RP3相同的。因此，在本实施方式2中使用的光刻图案RP3具有如在上述实施方式1中说明的开口部OP3。
接着，如图51以及图52所示，将光刻图案RP3用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而在半导体基板SB形成p型阱PW。但是，在本实施方式2中，在形成p型阱PW的离子注入中使用倾斜离子注入。
另外，图51是俯视图，但对光刻图案RP3附加粗线的斜线的影线，对形成p型阱PW的平面区域附加细线的斜线的影线。此外，图52大致对应于图51的A-A线的剖视图。在图52中，用箭头示意性地表示倾斜离子注入。
本实施方式2的p型阱PW形成工序与上述实施方式1的p型阱PW形成工序的不同点在于，作为离子注入阻止掩模而使用光刻图案RP3而不是上述光刻图案RP1以及使用倾斜离子注入而不是垂直离子注入。除此以外，本实施方式2的p型阱PW形成工序与上述实施方式1的p型阱PW形成工序基本相同。
在本实施方式2中，由于使用倾斜离子注入而形成p型阱PW，所以p型阱PW形成为具有比开口部OP3大的平面尺寸(面积)而不是调准光刻图案RP3的开口部OP3而形成。p型阱PW的深度(底面的深度位置)在本实施方式2中也与上述实施方式1相同。
这里，倾斜离子注入是指，对基板的主面，以从相对于该基板的法线(基板的主面的法线)倾斜的方向入射杂质离子的方式进行离子注入。因此，在倾斜离子注入中，杂质离子相对于基板的主面的入射角小于90°。另一方面，在通常的离子注入、即垂直离子注入中，对基板的主面，以从该基板的法线(基板的主面的法线)方向入射杂质离子的方式进行离子注入。因此，在通常的离子注入、即垂直离子注入中，相对于基板的主面的杂质离子的入射角大致为90°。这里所称的基板的主面在本实施方式2中对应于SOI基板1的主面(或者半导体基板SB的主面)。
在本实施方式2中，在形成p型阱PW的离子注入工序中，例如在SOI基板1停止的状态下进行倾斜离子注入能够通过在每次使SOI基板1旋转90°时进行(合计进行4次)或者不使SOI基板1旋转而进行倾斜离子注入等而执行。这对于后述的形成n型阱NW的离子注入工序也是相同的。
图53是关于将形成p型阱PW的倾斜离子注入工序通过在每次使SOI基板1旋转90°时进行倾斜离子注入(合计进行4次)而实施的情况，示意性地表示了所形成的p型阱PW中的剂量的分布的俯视图。在图53中，用双点划线表示光刻图案RP3的开口部OP3的位置。图53中表示的数字表示在4次离子注入的合计的剂量中，注入了什么程度的剂量。在所形成的p型阱PW中，俯视时的周边部比内侧成为低杂质浓度。因此，若分别通过倾斜离子注入而形成p型阱PW和n型阱NW，则还能够获得在p型阱PW和n型阱NW相邻的情况下，能够进一步提高在p型阱PW和n型阱NW之间形成的pn结的耐压的效果。
接着，如图54以及图55所示，将光刻图案RP3用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR2。
但是，在形成p型半导体区域PR2的离子注入中使用垂直离子注入。由此，p型半导体区域PR2调准光刻图案RP3的开口部OP3而形成。
p型半导体区域PR2形成工序在本实施方式2中也与上述实施方式1相同。因此，形成p型半导体区域PR2的范围还包括深度(底面的深度位置)，在本实施方式2中也与上述实施方式1相同。
另外，图54是俯视图，但对光刻图案RP3附加粗线的斜线的影线，对形成p型半导体区域PR2的平面区域附加细线的斜线的影线。此外，图55大致对应于图54的A-A线的剖视图。在图55中，用箭头示意性地表示垂直离子注入。
在本实施方式2中，将相同的光刻图案RP3用作掩模，通过倾斜离子注入而形成p型阱PW，通过垂直离子注入而形成p型半导体区域PR2。由此，p型半导体区域PR2以内包在p型阱PW中的方式形成。因此，p型半导体区域PR2是相比p型阱PW为高杂质浓度，内包在p型阱PW中，并且，形成为比p型半导体区域PR2浅。p型半导体区域PR2的底面和侧面除了与元件分离区域ST相接的部分之外与p型阱PW相接(即，被p型阱PW包围)。另外，与上述实施方式1相同地，在本实施方式2中，p型半导体区域PR2和p型阱PW也都在俯视时包括nMIS形成区域1A以及供电区域2A。
接着，如图56以及图57所示，将光刻图案RP3用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR1a。但是，在形成p型半导体区域PR1a的离子注入中使用垂直离子注入。之后，除去光刻图案RP3。
p型半导体区域PR1a形成工序在本实施方式2中也与上述实施方式1相同。因此，形成p型半导体区域PR1a的范围还包括深度(底面的深度位置)，在本实施方式2中也与上述实施方式1相同。在nMIS形成区域1A的半导体基板SB形成的p型半导体区域PR1a是p型半导体区域PR1，在供电区域2A的半导体基板SB形成的p型半导体区域PR1a是p型半导体区域PR3。
另外，图56是俯视图，但对光刻图案RP3附加粗线的斜线的影线，对形成p型半导体区域PR1a的平面区域附加细线的斜线的影线。此外，图57大致对应于图56的A-A线的剖视图。在图57中，用箭头示意性地表示垂直离子注入。
接着，如图58以及图59所示，在SOI基板1的主面上使用光刻法形成光刻图案RP4作为掩模层。
另外，图58是俯视图，但对光刻图案RP4附加粗线的斜线的影线。此外，图59大致对应于图58的A-A线的剖视图。
在本实施方式2中使用的光刻图案RP4与在上述实施方式1中使用的光刻图案RP4相同。因此，在本实施方式2中使用的光刻图案RP4具有如在上述实施方式1中说明的开口部OP4。
接着，如图60以及图61所示，将光刻图案RP4用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而在半导体基板SB形成n型阱NW。但是，在本实施方式2中，在形成n型阱NW的离子注入中使用倾斜离子注入。
另外，图60是俯视图，但对光刻图案RP4附加粗线的斜线的影线，对形成n型阱NW的平面区域附加细线的斜线的影线。此外，图61大致对应于图60的A-A线的剖视图。在图61中，用箭头示意性地表示倾斜离子注入。
本实施方式2的n型阱NW形成工序与上述实施方式1的n型阱NW形成工序的不同点在于，作为离子注入阻止掩模而使用光刻图案RP4而不是上述光刻图案RP2以及使用倾斜离子注入而不是垂直离子注入。除此以外，本实施方式2的n型阱NW形成工序与上述实施方式1的n型阱NW形成工序基本相同。
在本实施方式2中，由于使用倾斜离子注入而形成n型阱NW，所以n型阱NW形成为具有比开口部OP4大的平面尺寸而不是调准光刻图案RP4的开口部OP4而形成。n型阱NW的深度(底面的深度位置)在本实施方式2中也与上述实施方式1相同。
接着，如图62以及图63所示，将光刻图案RP4用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR2。
但是，在形成n型半导体区域NR2的离子注入中使用垂直离子注入。由此，n型半导体区域NR2调准光刻图案RP4的开口部OP4而形成。
n型半导体区域NR2形成工序在本实施方式2中也与上述实施方式1相同。因此，形成n型半导体区域NR2的范围还包括深度(底面的深度位置)，在本实施方式2中也与上述实施方式1相同。
另外，图62是俯视图，但对光刻图案RP4附加粗线的斜线的影线，对形成n型半导体区域NR2的平面区域附加细线的斜线的影线。此外，图63大致对应于图62的A-A线的剖视图。在图63中，用箭头示意性地表示垂直离子注入。
在本实施方式2中，将相同的光刻图案RP4用作掩模，通过倾斜离子注入而形成n型阱NW，通过垂直离子注入而形成n型半导体区域NR2。由此，n型半导体区域NR2以内包在n型阱NW中的方式形成。因此，n型半导体区域NR2是相比n型阱NW为高杂质浓度，内包在n型阱NW中，并且，形成为比n型半导体区域NR2浅。n型半导体区域NR2的底面和侧面除了与元件分离区域ST相接的部分之外与n型阱NW相接(即，被n型阱NW包围)。另外，与上述实施方式1相同地，在本实施方式2中，n型半导体区域NR2和n型阱NW也都在俯视时包括pMIS形成区域1B以及供电区域2B。
接着，如图64以及图65所示，将光刻图案RP4用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR1a。但是，在形成n型半导体区域NR1a的离子注入中使用垂直离子注入。之后，除去光刻图案RP4。
n型半导体区域NR1a形成工序在本实施方式2中也与上述实施方式1相同。因此，形成n型半导体区域NR1a的范围还包括深度(底面的深度位置)，在本实施方式2中也与上述实施方式1相同。在pMIS形成区域1B的半导体基板SB形成的n型半导体区域NR1a是n型半导体区域NR1，在供电区域2B的半导体基板SB形成的n型半导体区域NR1a是n型半导体区域NR3。
另外，图64是俯视图，但对光刻图案RP4附加粗线的斜线的影线，对形成n型半导体区域NR1a的平面区域附加细线的斜线的影线。此外，图65大致对应于图64的A-A线的剖视图。在图65中，用箭头示意性地表示垂直离子注入。
此外，这里，说明了形成p型阱PW、p型半导体区域PR2以及p型半导体区域PR1a之后，形成n型阱NW、n型半导体区域NR2以及n型半导体区域NR1的情况。作为其他的方式，还能够在形成n型阱NW、n型半导体区域NR2以及n型半导体区域NR1之后，形成p型阱PW、p型半导体区域PR2以及p型半导体区域PR1a。
以后的工序在本实施方式2中也与上述实施方式1相同。即，只要将上述步骤S9～S16与上述实施方式1相同地进行即可。此外，如在上述实施方式1中也说明那样，在本实施方式2中，也能够在步骤S2中形成元件分离区域ST之后，进行上述步骤S9之后，分别通过离子注入而形成p型阱PW、n型阱NW、p型半导体区域PR2、p型半导体区域PR1a、n型半导体区域NR2以及n型半导体区域NR1a。
在本实施方式2中，还能够获得与上述实施方式大致相同的效果。
在本实施方式2中，还能够进一步获得如下的效果。即，在本实施方式2中，在形成p型阱PW的离子注入和形成n型阱NW的离子注入中分别采用倾斜离子注入。因此，能够使用相同的掩模层(这里是光刻图案RP3)而形成内包在p型阱PW和p型阱PW中的p型半导体区域PR2。此外，能够使用相同的掩模层(这里是光刻图案RP4)而形成n型阱NW和内包在n型阱NW中的n型半导体区域NR2。由此，能够降低制造工序数，此外，能够降低半导体装置的制造成本。此外，能够降低用于对光刻胶层进行曝光的光掩模的需要数目，在这一点上，也能够降低半导体装置的制造成本。
此外，在本实施方式2以及上述实施方式1中，优选使用相同的掩模层(这里是光刻图案RP3)形成p型半导体区域PR2和p型半导体区域PR1a(PR1、PR3)，此外，优选使用相同的掩模层(这里是光刻图案RP4)形成n型半导体区域NR2和n型半导体区域NR1a(NR1、NR3)。由此，能够降低制造工序数，此外，能够降低半导体装置的制造成本。此外，能够降低用于对光刻胶层进行曝光的光掩模的需要数目，在这一点上，也能够降低半导体装置的制造成本。
因此，在本实施方式2中，能够使用相同的掩模层(这里是光刻图案RP3)而形成p型阱PW和p型半导体区域PR2和p型半导体区域PR1a(PR1、PR3)。此外，能够使用相同的掩模层(这里是光刻图案RP4)而形成n型阱NW和n型半导体区域NR2和n型半导体区域NR1a(NR1、NR3)。由此，能够降低制造工序数，此外，能够降低半导体装置的制造成本。
(实施方式3)
图66是本实施方式3的半导体装置的主要部分俯视图，对应于上述实施方式1的上述图1，图67是本实施方式3的半导体装置的主要部分剖视图，对应于上述实施方式1的上述图2。另外，图67大致对应于图66的A-A线的剖视图。
图66以及图67所示的本实施方式3的半导体装置与上述实施方式1的不同点在于，将介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST(即，元件分离区域ST2)变深，除此以外，与上述实施方式1的半导体装置基本相同。因此，在本实施方式3中，以与上述实施方式1的不同点为中心进行说明，省略关于相同的重复的说明。
这里，在元件分离区域ST中，对将深度(底面的深度位置)变深的部分的元件分离区域ST附加标号ST2，并称为元件分离区域ST2或者深的元件分离区域ST2。深的元件分离区域ST2的深度(底面的深度位置)比除了深的元件分离区域ST2以外的元件分离区域ST的深度(底面的深度位置)深。
此外，对在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST附加标号ST3并称为元件分离区域ST3，此外，对在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST附加标号ST4并称为元件分离区域ST4。元件分离区域ST3以及元件分离区域ST4不成为深的元件分离区域ST2，元件分离区域ST3的深度(底面的深度位置)和元件分离区域ST4的深度(底面的深度位置)比深的元件分离区域ST2的深度(底面的深度位置)浅。另一方面，介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST由深的元件分离区域ST2构成。
另外，在后述的图68中表示深的元件分离区域ST2的形成区域，参照图66～图68可知，介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST由深的元件分离区域ST2构成。
因此，在本实施方式3中，介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST成为深的元件分离区域ST2，该深的元件分离区域ST2的底面比元件分离区域ST3的底面深，并且，比元件分离区域ST4的底面深。并且，p型半导体区域PR2的底面比元件分离区域ST3的底面深但比深的元件分离区域ST2的底面浅，此外，n型半导体区域NR2的底面比元件分离区域ST4的底面深但比深的元件分离区域ST2的底面浅。因此，p型半导体区域PR2还向元件分离区域ST3的下方延伸，但没有形成在元件分离区域ST2的下方，此外，n型半导体区域NR2还向元件分离区域ST4的下方延伸，但没有形成在元件分离区域ST2的下方。
在本实施方式3中，在介于p型半导体区域PR2和n型半导体区域NR2之间的深的元件分离区域ST2的下方，p型阱PW和n型阱NW相邻。但是，由于相比p型阱PW为高杂质浓度的p型半导体区域PR2和相比n型阱NW为高杂质浓度的n型半导体区域NR2形成为比深的元件分离区域ST2浅，所以在p型半导体区域PR2和n型半导体区域NR2之间介有深的元件分离区域ST2，p型半导体区域PR2和n型半导体区域NR2不会接触。即，p型半导体区域PR2和n型半导体区域NR2通过介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST而隔离。因此，p型半导体区域PR2不与n型阱NW和n型半导体区域NR2中的任一个接触，此外，n型半导体区域NR2不与p型阱PW和p型半导体区域PR2中的任一个接触。由此，即使在低杂质浓度的p型阱PW和低杂质浓度的n型阱NW之间形成pn结，也因在相比它们为高杂质浓度的p型半导体区域PR2和高杂质浓度的n型半导体区域NR2之间没有形成pn结，所以能够提高在半导体基板SB内形成的pn结的耐压，此外，能够抑制pn结的漏电流。因此，能够提高半导体装置的可靠性，进而，能够提高半导体装置的性能。
此外，在本实施方式3中，也与上述实施方式1相同地，以在俯视时包括nMIS形成区域1A以及供电区域2A的方式在半导体基板SB内形成p型阱PW，以在俯视时包括nMIS形成区域1A以及供电区域2A的方式在半导体基板SB内形成相比p型阱PW为高杂质浓度的p型半导体区域PR2。此外，以在俯视时包括pMIS形成区域1B以及供电区域2B的方式在半导体基板SB内形成n型阱NW，以在俯视时包括pMIS形成区域1B以及供电区域2B的方式在半导体基板SB内形成相比n型阱NW为高杂质浓度的n型半导体区域NR2。p型阱PW向p型半导体区域PR2的下方延伸，p型半导体区域PR2的底面比p型阱PW的底面浅，n型阱NW向n型半导体区域PR2的下方延伸，n型半导体区域NR2的底面比n型阱NW的底面浅。并且，该p型半导体区域PR2的底面比在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST3的底面深，p型半导体区域PR2还向在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST3的下方延伸。此外，n型半导体区域NR2的底面比在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST4的底面深，n型半导体区域NR2还向在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST4的下方延伸。
由此，与上述实施方式1相同地，在本实施方式3中，也能够将从供电区域2A提供给半导体基板SB的电位(电压)经由相比p型阱PW为高杂质浓度的p型半导体区域PR2，施加到经由绝缘层BX与nMIS形成区域1A的半导体层SM相对的部分的半导体基板SB。因此，能够将在nMIS形成区域1A的半导体层SM形成的n沟道型MISFETQn的阈值电压控制为期望的阈值电压，且能够降低寄生电阻。此外，能够将从供电区域2B提供给半导体基板SB的电位(电压)经由相比n型阱NW为高杂质浓度的n型半导体区域NR2，施加到经由绝缘层BX与pMIS形成区域1B的半导体层SM相对的部分的半导体基板SB。因此，能够将在pMIS形成区域1B的半导体层SM形成的p沟道型MISFETQp的阈值电压控制为期望的阈值电压，且能够降低寄生电阻。因此，能够提高半导体装置的性能。
接着，说明本实施方式3的半导体装置的制造工序。
图68～图81是本实施方式的半导体装置的制造工序中的主要部分俯视图或者主要部分剖视图。在图68～图81中，图68是相当于上述图66的区域的俯视图，图69～图81是相当于上述图67的区域的剖视图。
与上述实施方式1相同地，在本实施方式3中，也在上述步骤S1中准备上述SOI基板1。然后，如图68以及图69所示，在SOI基板1中形成元件分离区域ST。
另外，图68是俯视图，但对元件分离区域ST附加粗线的斜线的影线，对半导体层SM附加点的影线。此外，在图68中，深的元件分离区域ST2与除此以外的元件分离区域ST的影线的朝向相反。此外，图69大致对应于图68的A-A线的剖视图。
如图68以及图69所示，在SOI基板1形成的元件分离区域ST中的一部分的元件分离区域ST成为比其他的部分的元件分离区域ST深的元件分离区域ST2。
这里，参照图70～图77说明本实施方式3中的元件分离区域ST形成工序(即，获得图68以及图69的结构的工序)的一例。在本实施方式3中，元件分离区域ST形成工序例如能够如下进行。
首先，如图70所示，在SOI基板1的主面上、即半导体层SM上形成硬掩模用的绝缘膜L3。绝缘膜L3由氮化硅膜等形成。然后，使用光刻法，在绝缘膜L3上形成光刻图案RP5。光刻图案RP5将形成元件分离区域ST的预定的区域进行开口(露出)且覆盖没有形成元件分离区域ST的区域。
接着，如图71所示，将光刻图案RP5用作蚀刻掩模，对绝缘膜L3、半导体层SM、绝缘层BX以及半导体基板SB进行蚀刻(优选是干蚀刻)，从而形成元件分离用的槽TR1。槽TR1贯通绝缘膜L3、半导体层SM以及绝缘层BX，槽TR1的底部到达半导体基板SB。即，槽TR1的底部位于半导体基板SB的厚度的中途。因此，在槽TR1的底部，半导体基板SB露出。
接着，除去光刻图案RP5之后，如图72所示，在SOI基板1的主面上使用光刻法而形成光刻图案RP6。光刻图案RP6将形成深的元件分离区域ST2的预定的区域进行开口(露出)且覆盖没有形成深的元件分离区域ST2的区域。因此，关于形成深的元件分离区域ST2的预定的区域的槽TR1，该槽TR1不被光刻图案RP6覆盖而露出，另一方面，关于没有形成深的元件分离区域ST2的区域的槽TR1，该槽TR1被光刻图案RP6覆盖。
这里，在深的元件分离区域ST2形成预定区域中，光刻图案RP6的开口优选形成为比光刻图案RP5的开口(即，比形成深的元件分离区域ST2的预定的区域的槽TR1)稍微大。由此，能够将光刻图案RP5的开口的侧壁配置在绝缘膜L3上。这样的理由在于，即使通过平板印刷术(Lithography)的对准偏离而光刻图案RP6的开口的位置稍微偏离，作为硬掩模的绝缘膜L3的端部也能够作为蚀刻掩模的开口端发挥作用，所以在后述的槽TR2形成完成时消除了对准偏离。由此，能够在某种程度上允许光刻图案RP6形成时的光刻的对准偏离。因此，在光刻图案RP6的形成中，能够使用与光刻图案RP5形成时的光刻工序相比精度低的光刻工序，也可以不形成BARC(反射防止膜)等的难以进行蚀刻的层，能够防止因BARC的残留而产生不合适的情况。此外，由于光刻图案RP6也可以与光刻图案RP5相比精度低，所以在降低制造成本的方面也是有利的。
接着，如图73所示，对从光刻图案RP6露出的槽TR1的底部的半导体基板SB进行蚀刻，将该槽TR1的深度变深。由此，从光刻图案RP6露出的槽TR1成为深度深的TR2。此时，由于被光刻图案RP6覆盖的槽TR1不进行蚀刻，所以深度不变。因此，槽TR2的深度比被光刻图案RP6覆盖的槽TR1的深度深。
接着，除去光刻图案RP6之后，如图74所示，在SOI基板1的主面上，以填埋槽TR1、TR2的方式形成元件分离区域ST用的绝缘膜L4。绝缘膜L4由氧化硅膜等构成，能够使用CVD法等而形成。还能够在形成绝缘膜L4之前，在槽TR1、TR2的侧面以及底面形成薄的热氧化膜。
接着，如图75所示，使用CMP法等而除去槽TR1、TR2的外部的绝缘膜L4，对槽TR1、TR2内埋入绝缘膜L4。此时，直到绝缘膜L3的表面露出为止进行CMP处理，但实际上绝缘膜L3也稍微被抛光，所以绝缘膜L3的厚度变薄。
接着，如图76所示，除去绝缘膜L3。绝缘膜L3能够通过湿蚀刻等而除去，在绝缘膜L3为氮化硅膜的情况下，能够使用热磷酸溶液等而除去绝缘膜L3。
接着，如图77(图77对应于上述图69)所示，为了减小半导体层SM的上表面和元件分离区域ST的上表面的高度差，根据需要，对元件分离区域ST的露出面进行蚀刻而降低元件分离区域ST的高度(上表面的高度位置)。这能够通过例如氢氟酸水溶液的湿蚀刻而进行。
另外，对应于图76的绝缘膜L3的除去工序和对应于图77的降低元件分离区域ST的高度的工序既可以按照这个顺序进行，也可以按照相反的顺序进行。在绝缘膜L3的除去工序或降低元件分离区域ST的高度的工序中的湿处理中，不对SOI基板1的表面或与元件分离区域ST相邻的绝缘层BX带来风波或损坏或者不会使其成为不合适的形状。
这样，能够形成如图68以及图69所示的元件分离区域ST。由于深的元件分离区域ST2埋入深的槽TR2，所以与埋入槽TR1的元件分离区域ST相比，深度变深。
在这样形成了元件分离区域ST之后，如图78所示，在SOI基板1的主面上，使用光刻法形成光刻图案RP1作为掩模层。
在本实施方式3中使用的光刻图案RP1与在上述实施方式1中使用的光刻图案RP1相同。因此，在本实施方式3中使用的光刻图案RP1具有如在上述实施方式1中所说明的开口部OP1。
接着，将光刻图案RP1用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而在半导体基板SB形成p型阱PW。p型阱PW调准光刻图案RP1的开口部OP1而形成。
p型阱PW形成工序在本实施方式3中也与上述实施方式1相同。因此，形成p型阱PW的范围还包括深度(底面的深度位置)，在本实施方式3中也与上述实施方式1相同。但是，在本实施方式3中，形成深的元件分离区域ST2。p型阱PW的深度(底面的深度)能够比深的元件分离区域ST2的底面更深。
接着，如图79所示，将光刻图案RP1用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR2。由于使用用于形成p型阱PW的光刻图案RP1而形成p型半导体区域PR2，所以与p型阱PW相同地，p型半导体区域PR2也以在俯视时包括nMIS形成区域1A以及供电区域2A的方式形成在半导体基板SB内。若形成p型阱PW和p型半导体区域PR2，则成为在p型半导体区域PR2的下方p型阱PW延伸的状态。
但是，在本实施方式3中，p型半导体区域PR2形成为比埋入槽TR2的深的元件分离区域ST2浅，并且，形成为比埋入槽TR1的元件分离区域ST深。即，p型半导体区域PR2形成为比元件分离区域ST2浅，并且，形成为比元件分离区域ST3深。通过将p型半导体区域PR2形成为比元件分离区域ST3深，p型半导体区域PR2的底面比在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST3的底面深，p型半导体区域PR2还向元件分离区域ST3的下方延伸。此外，通过将p型半导体区域PR2形成为比元件分离区域ST2浅，p型半导体区域PR2没有形成在元件分离区域ST2的下方。
接着，如图80所示，将光刻图案RP1用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将p型杂质(例如，硼)进行离子注入，从而形成p型半导体区域PR1a。之后，除去光刻图案RP1。
除了使用光刻图案RP1而不是光刻图案RP3以外，p型半导体区域PR1a形成工序在本实施方式3中也与上述实施方式1相同。p型半导体区域PR1a形成为比埋入槽TR1的元件分离区域ST浅。即，p型半导体区域PR1a形成为比元件分离区域ST3浅。因此，形成p型半导体区域PR1a的范围还包括深度(底面的深度位置)，在本实施方式3中也与上述实施方式1相同。在nMIS形成区域1A的半导体基板SB形成的p型半导体区域PR1a是p型半导体区域PR1，在供电区域2A的半导体基板SB形成的p型半导体区域PR1a是p型半导体区域PR3。
接着，如图81所示，在SOI基板1的主面上，使用光刻法形成光刻图案RP2作为掩模层。
在本实施方式3中使用的光刻图案RP2与在上述实施方式1中使用的光刻图案RP2相同。因此，在本实施方式3中使用的光刻图案RP2具有如在上述实施方式1中所说明的开口部OP2。
接着，将光刻图案RP2用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而在半导体基板SB形成n型阱NW。n型阱NW调准光刻图案RP2的开口部OP2而形成。然后，将光刻图案RP2用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR2。然后，将光刻图案RP2用作掩模(离子注入阻止掩模)，对SOI基板1的半导体基板SB将n型杂质(例如，磷或者砷)进行离子注入，从而形成n型半导体区域NR1a。由此，获得图81的结构。之后，除去光刻图案RP2。
n型阱NW形成工序在本实施方式3中也与上述实施方式1相同。因此，形成n型阱NW的范围还包括深度(底面的深度位置)，在本实施方式3中也与上述实施方式1相同。但是，在本实施方式3中，形成深的元件分离区域ST2。n型阱NW的深度(底面的深度)能够比深的元件分离区域ST2的底面更深。
此外，由于使用用于形成n型阱NW的光刻图案RP2而形成n型半导体区域NR2，所以与n型阱NW相同地，n型半导体区域NR2也以在俯视时包括pMIS形成区域1B以及供电区域2B的方式形成在半导体基板SB内。若形成n型阱NW和n型半导体区域NR2，则成为在n型半导体区域NR2的下方n型阱NW延伸的状态。
但是，在本实施方式3中，n型半导体区域NR2形成为比埋入槽TR2的深的元件分离区域ST2浅，并且，形成为比埋入槽TR1的元件分离区域ST深。即，n型半导体区域NR2形成为比元件分离区域ST2浅，并且，形成为比元件分离区域ST4深。通过将n型半导体区域NR2形成为比元件分离区域ST4深，n型半导体区域NR2的底面比在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST4的底面深，n型半导体区域NR2还向元件分离区域ST4的下方延伸。此外，通过将n型半导体区域NR2形成为比元件分离区域ST2浅，n型半导体区域NR2没有形成在元件分离区域ST2的下方。
此外，除了使用光刻图案RP2而不是光刻图案RP4以外，n型半导体区域NR1a形成工序在本实施方式3中也与上述实施方式1相同。n型半导体区域NR1a形成为比埋入槽TR1的元件分离区域ST浅。即，n型半导体区域NR1a形成为比元件分离区域ST4浅。因此，形成n型半导体区域NR1a的范围还包括深度(底面的深度位置)，在本实施方式3中也与上述实施方式1相同。在pMIS形成区域1B的半导体基板SB形成的n型半导体区域NR1a是n型半导体区域NR1，在供电区域2B的半导体基板SB形成的n型半导体区域NR1a是n型半导体区域NR3。
此外，这里，说明了在形成p型阱PW、p型半导体区域PR2以及p型半导体区域PR1a之后，形成n型阱NW、n型半导体区域NR2以及n型半导体区域NR1a的情况。作为其他的方式，还能够在形成n型阱NW、n型半导体区域NR2以及n型半导体区域NR1a之后，形成p型阱PW、p型半导体区域PR2以及p型半导体区域PR1a。
以后的工序在本实施方式3中也与上述实施方式1相同。即，只要将上述步骤S9～S16与上述实施方式1相同地进行即可。此外，如在上述实施方式1中也说明那样，在本实施方式3中，也能够在步骤S2中形成元件分离区域ST之后，进行上述步骤S9之后，分别通过离子注入而形成p型阱PW、n型阱NW、p型半导体区域PR2、p型半导体区域PR1a、n型半导体区域NR2以及n型半导体区域NR1a。
在本实施方式3中，由于将比p型半导体区域PR2以及n型半导体区域NR2深的元件分离区域ST2配置在p型半导体区域PR2和n型半导体区域NR2之间，所以即使在p型半导体区域PR2和n型半导体区域NR2之间的下方p型阱PW和n型阱NW相邻，p型半导体区域PR2和n型半导体区域NR2也不会相互接触。因此，即使提高p型半导体区域PR2和n型半导体区域NR2的杂质浓度，在p型半导体区域PR2和n型半导体区域NR2之间也不会形成pn结。因此，能够防止在半导体基板SB形成如p型半导体区域PR2和n型半导体区域NR2之间的pn结那样的低耐压的pn结。因此，能够提高半导体装置的可靠性，进而，能够提高半导体装置的性能。
进一步，在本实施方式3中，能够使用相同的掩模层(这里是光刻图案RP1)形成p型阱PW和p型半导体区域PR2和p型半导体区域PR1a(PR1、PR3)。此外，能够使用相同的掩模层(这里是光刻图案RP2)形成n型阱NW和n型半导体区域NR2和n型半导体区域NR1a(NR1、NR3)。由此，能够降低伴随离子注入的光刻工序的数目。此外，能够降低用于对光刻胶层进行曝光的光掩模的需要数目。
另一方面，在上述实施方式1以及实施方式2中，由于能够将元件分离区域ST的深度设为大致均匀，所以元件分离区域ST的形成工序变得简单，能够降低用于形成元件分离区域ST所需的工序数或时间。
图82是表示本实施方式3的半导体装置的其他的方式的主要部分剖视图，表示在SOI基板1中，在除去了半导体层SM以及绝缘层BX的区域(散装区域3B)的半导体基板SB形成了MISFET等的半导体元件(图82中为MISFETQ3)的情况。
如图82所示，SOI基板1具有SOI区域3A和散装区域3B。SOI区域3A是在SOI基板1的半导体层SM形成了MISFET等的半导体元件的区域。散装区域3B是除去SOI基板1的半导体层SM以及绝缘层BX而在半导体基板SB形成了MISFET等的半导体元件的区域。SOI区域3A的半导体基板SB和散装区域3B的半导体基板SB是同一个半导体基板。
SOI区域3A包括nMIS形成区域1A、pMIS形成区域1B以及供电区域2A、2B，在供电区域2A、2B中除去了半导体层SM以及绝缘层BX，但在形成半导体元件的区域、这里是nMIS形成区域1A以及pMIS形成区域1B中残留半导体层SM，在该半导体层形成MISFET。由于图82所示的SOI区域3A的结构与上述图67的结构相同，所以在这里省略其重复的说明。
在散装区域3B中，除去了半导体层SM以及绝缘层BX。在散装区域3B中除去半导体层SM以及绝缘层BX的工序能够通过在供电区域2A、2B中除去半导体层SM以及绝缘层BX的工序(对应于上述步骤S9)来进行。在散装区域3B的半导体基板SB中埋入元件分离区域ST5。元件分离区域ST5是，在SOI基板1形成的元件分离区域ST中、除去了散装区域3B的半导体层SM以及绝缘层BX之后在散装区域3B中以埋入半导体基板SB的状态残留的元件分离区域ST。
在散装区域3B的半导体基板SB的活性区域(通过元件分离区域ST5包围而划分的区域)形成MISFET等的半导体元件，在图82中，作为一例而形成MISFETQ3。即，在散装区域3B的半导体基板SB形成阱区域PW2，在阱区域PW2上经由栅极绝缘膜GI而形成MISFETQ3的栅极电极GE3，在阱区域PW2内形成MISFETQ3的源极/漏极区域SD3。源极/漏极区域SD3具有LDD结构。在栅极电极GE3的侧壁上形成阱壁间隔物SW，在没有通过阱壁间隔物SW覆盖的部分的源极/漏极区域SD3的上表面形成金属硅化物层SL2。在MISFETQ3是n沟道型MISFET的情况下，阱区域PW2是p型阱，并且，源极/漏极区域SD3是n型半导体区域，在MISFETQ3是p沟道型MISFET的情况下，阱区域PW2是n型阱，并且，源极/漏极区域SD3是p型半导体区域。在SOI区域3A形成MISFET(这里是MISFETQn、Qp)时，能够在散装区域3B形成MISFETQ3。并且，在散装区域3B中，以覆盖栅极电极GE3的方式形成绝缘膜L1，插头PG埋入绝缘膜L1，在插头PG所埋入的绝缘膜L1上形成绝缘膜L2以及埋入绝缘膜L2的布线M1。
在本实施方式3中，如上所述，将在SOI区域3A中设置的元件分离区域ST中的一部分设为深的元件分离区域ST2。另一方面，在散装区域3B中，没有设置深的元件分离区域ST2。即，在散装区域3B中设置的元件分离区域ST5由埋入上述槽TR1的元件分离区域ST构成而不是埋入上述槽TR2的元件分离区域ST2。
因此，在本实施方式3中，如图82也所示，介于p型半导体区域PR2和n型半导体区域NR2之间的部分的元件分离区域ST、即元件分离区域ST2的深度(底面的深度位置)比在散装区域3B中设置的元件分离区域ST5的深度(底面的深度位置)深。并且，在俯视时介于nMIS形成区域1A和供电区域2A之间的部分的元件分离区域ST3的深度(底面的深度位置)、和在俯视时介于pMIS形成区域1B和供电区域2B之间的部分的元件分离区域ST4的深度(底面的深度位置)、和在散装区域3B中设置的元件分离区域ST5的深度(底面的深度位置)大致相同。
另一方面，在上述实施方式1以及上述实施方式2中，也能够在SOI基板1中设置SOI区域3A和散装区域3B，此时，SOI区域3A成为与在上述实施方式1、2中说明的结构相同的结构(上述图2的结构)，散装区域3B成为与在本实施方式3中说明的结构相同的结构(图82的散装区域3B的结构)。但是，在上述实施方式1以及实施方式2中，由于元件分离区域ST的深度(底面的深度位置)大致均匀，所以在SOI区域3A中设置的元件分离区域ST的深度(底面的深度位置)和在散装区域3B中设置的元件分离区域ST5的深度(底面的深度位置)大致相同。
以上，将由本发明人而进行的发明基于其实施方式具体地进行了说明，但本发明并不限定于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

Claims (19)

1.一种半导体装置，包括：
半导体基板；
第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围；
第一MISFET，形成于所述第一活性区域；
第二MISFET，形成于所述第二活性区域；
第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层；
第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内；
第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度；
第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及
第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度，
所述第二半导体区域内包在所述第一半导体区域中，
所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，
所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸，
所述第四半导体区域内包在所述第三半导体区域中，
所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深，
所述第四半导体区域还向在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的下方延伸。
2.如权利要求1所述的半导体装置，其中，
所述第一半导体区域和所述第三半导体区域在所述元件分离区域的下方相互相邻，
所述第二半导体区域不与所述第三半导体区域和所述第四半导体区域中的任一个相接，
所述第四半导体区域不与所述第一半导体区域和所述第二半导体区域中的任一个相接。
3.如权利要求2所述的半导体装置，其中，还包括：
所述第一导电型的第五半导体区域，形成为在所述半导体基板内经由所述绝缘层与所述第一活性区域相对，并且比所述元件分离区域的底面以及所述第二半导体区域的底面浅；以及
所述第二导电型的第六半导体区域，形成为在所述半导体基板内经由所述绝缘层与所述第二活性区域相对，并且比所述元件分离区域的底面以及所述第四半导体区域的底面浅，
所述第五半导体区域相比所述第二半导体区域为高杂质浓度，
所述第五半导体区域的底面与所述第二半导体区域相邻，
所述第六半导体区域相比所述第四半导体区域为高杂质浓度，
所述第六半导体区域的底面与所述第四半导体区域相邻。
4.如权利要求3所述的半导体装置，其中，
所述第一MISFET具有在所述第一活性区域上经由第一栅极绝缘膜而形成的第一栅极电极，
所述第二MISFET具有在所述第二活性区域上经由第二栅极绝缘膜而形成的第二栅极电极。
5.如权利要求4所述的半导体装置，其中，
在所述第一区域的所述半导体基板上配置有导电性的第一插头，
在所述第二区域的所述半导体基板上配置有导电性的第二插头。
6.如权利要求5所述的半导体装置，其中，
从所述第一插头经由所述第二半导体区域对所述第五半导体区域提供用于控制所述第一MISFET的阈值电压的电压，
从所述第二插头经由所述第四半导体区域对所述第六半导体区域提供用于控制所述第二MISFET的阈值电压的电压。
7.如权利要求1所述的半导体装置，其中，
所述第一半导体区域的底面比所述元件分离区域的底面深，
所述第三半导体区域的底面比所述元件分离区域的底面深。
8.如权利要求1所述的半导体装置，其中，
所述第一MISFET是n沟道型的MISFET，
所述第二MISFET是p沟道型的MISFET，
所述第一导电型是p型，
所述第二导电型是n型。
9.如权利要求1所述的半导体装置，其中，
所述第二半导体区域和所述第四半导体区域通过介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域而隔离，
介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域的底面比所述第二半导体区域的底面以及所述第四半导体区域的底面深，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深。
10.一种半导体装置，包括：
半导体基板；
第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围；
第一MISFET，形成于所述第一活性区域；
第二MISFET，形成于所述第二活性区域；
第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层；
第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内；
第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度；
第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及
第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度，
所述第一半导体区域向所述第二半导体区域的下方延伸，
所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，
所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸，
所述第三半导体区域向所述第四半导体区域的下方延伸，
所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深，
所述第四半导体区域还向在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的下方延伸，
所述第二半导体区域和所述第四半导体区域通过介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域而隔离，
介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域的底面比所述第二半导体区域的底面以及所述第四半导体区域的底面深，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深。
11.如权利要求10所述的半导体装置，其中，
所述第一半导体区域和所述第三半导体区域在所述元件分离区域的下方相互相邻，
所述第二半导体区域不与所述第三半导体区域和所述第四半导体区域中的任一个相接，
所述第四半导体区域不与所述第一半导体区域和所述第二半导体区域中的任一个相接。
12.一种半导体装置的制造方法，包括：
(a)准备基板的工序，该基板具有在主面具有第一区域、第二区域、第三区域以及第四区域的半导体基板，在所述半导体基板的所述主面上形成的绝缘层，以及在所述绝缘层上形成的半导体层；
(b)在所述基板中形成贯通所述半导体层以及所述绝缘层的元件分离区域的工序，
这里，所述第一区域、所述第二区域、所述第三区域以及所述第四区域分别通过所述元件分离区域以平面方式被包围；
(c)在所述(b)工序后，以在俯视时包括所述第一区域以及所述第三区域的方式在所述半导体基板内形成第一导电型的第一半导体区域的工序；
(d)在所述(b)工序后，以在俯视时包括所述第一区域以及所述第三区域的方式在所述半导体基板内形成所述第一导电型的第二半导体区域的工序；
(e)在所述(b)工序后，以在俯视时包括所述第二区域以及所述第四区域的方式在所述半导体基板内形成与所述第一导电型相反的第二导电型的第三半导体区域的工序；
(f)在所述(b)工序后，以在俯视时包括所述第二区域以及所述第四区域的方式在所述半导体基板内形成所述第二导电型的第四半导体区域的工序；
(g)在所述(b)工序后，除去所述第一区域以及所述第二区域的所述半导体基板上的所述半导体层和所述绝缘层的工序；以及
(h)在所述(b)、(c)、(d)、(e)、(f)以及(g)工序后，在所述第三区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第一MISFET，在所述第四区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第二MISFET的工序，
所述第二半导体区域相比所述第一半导体区域为高杂质浓度，且内包在所述第一半导体区域中，并且，比所述第一半导体区域浅，
所述第四半导体区域相比所述第三半导体区域为高杂质浓度，且内包在所述第三半导体区域中，并且，比所述第三半导体区域浅，
所述第二半导体区域的底面比在俯视时介于所述第一区域和所述第三区域之间的部分的所述元件分离区域的底面深，
所述第二半导体区域还向在俯视时介于所述第一区域和所述第三区域之间的部分的所述元件分离区域的下方延伸，
所述第四半导体区域的底面比在俯视时介于所述第二区域和所述第四区域之间的部分的所述元件分离区域的底面深，
所述第四半导体区域还向在俯视时介于所述第二区域和所述第四区域之间的部分的所述元件分离区域的下方延伸。
13.如权利要求12所述的半导体装置的制造方法，其中，
所述第一半导体区域和所述第三半导体区域在所述元件分离区域的下方相互相邻。
14.如权利要求13所述的半导体装置的制造方法，其中，还包括：
(i)在所述(b)工序后且所述(g)工序前，在所述第三区域的所述半导体基板上形成所述第一导电型的第五半导体区域的工序；以及
(j)在所述(b)工序后且所述(g)工序前，在所述第四区域的所述半导体基板上形成所述第二导电型的第六半导体区域的工序，
所述第五半导体区域相比所述第二半导体区域为高杂质浓度，并且，形成为比所述元件分离区域的底面以及所述第二半导体区域的底面浅，
所述第六半导体区域相比所述第四半导体区域为高杂质浓度，并且，形成为比所述元件分离区域的底面以及所述第四半导体区域的底面浅。
15.如权利要求14所述的半导体装置的制造方法，其中，
在所述(c)工序中，通过离子注入而形成所述第一半导体区域，
在所述(d)工序中，通过离子注入而形成所述第二半导体区域，
在所述(e)工序中，通过离子注入而形成所述第三半导体区域，
在所述(f)工序中，通过离子注入而形成所述第四半导体区域，
在所述(i)工序中，通过离子注入而形成所述第五半导体区域，
在所述(j)工序中，通过离子注入而形成所述第六半导体区域，
在所述(d)工序和所述(i)工序中，将在所述基板上形成的相同的第一掩模层用作离子注入阻止掩模，
在所述(f)工序和所述(j)工序中，将在所述基板上形成的相同的第二掩模层用作离子注入阻止掩模。
16.如权利要求14所述的半导体装置的制造方法，其中，
在所述(c)工序中，通过离子注入而形成所述第一半导体区域，
在所述(d)工序中，通过离子注入而形成所述第二半导体区域，
在所述(e)工序中，通过离子注入而形成所述第三半导体区域，
在所述(f)工序中，通过离子注入而形成所述第四半导体区域，
在所述(i)工序中，通过离子注入而形成所述第五半导体区域，
在所述(j)工序中，通过离子注入而形成所述第六半导体区域，
在所述(c)工序和所述(e)工序中，使用倾斜离子注入。
17.如权利要求16所述的半导体装置的制造方法，其中，
在所述(c)工序和所述(d)工序和所述(i)工序中，将在所述基板上形成的相同的第一掩模层用作离子注入阻止掩模，
在所述(e)工序和所述(f)和所述(j)工序中，将在所述基板上形成的相同的第二掩模层用作离子注入阻止掩模。
18.如权利要求12所述的半导体装置的制造方法，其中，
所述第一MISFET是n沟道型的MISFET，
所述第二MISFET是p沟道型的MISFET，
所述第一导电型是p型，
所述第二导电型是n型。
19.如权利要求12所述的半导体装置的制造方法，其中，
所述第二半导体区域和所述第四半导体区域通过介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域而隔离，
介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域的底面比所述第二半导体区域的底面以及所述第四半导体区域的底面深，比在俯视时介于所述第一区域和所述第三区域之间的部分的所述元件分离区域的底面深，并且，比在俯视时介于所述第二区域和所述第四区域之间的部分的所述元件分离区域的底面深。
CN201410429530.8A 2013-09-05 2014-08-27 半导体装置及其制造方法 Active CN104425497B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013184502A JP6076224B2 (ja) 2013-09-05 2013-09-05 半導体装置およびその製造方法
JP2013-184502 2013-09-05

Publications (2)

Publication Number Publication Date
CN104425497A true CN104425497A (zh) 2015-03-18
CN104425497B CN104425497B (zh) 2018-04-06

Family

ID=52582001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410429530.8A Active CN104425497B (zh) 2013-09-05 2014-08-27 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US9166041B2 (zh)
JP (1) JP6076224B2 (zh)
CN (1) CN104425497B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505067A (zh) * 2015-09-08 2017-03-15 鸿富锦精密工业（深圳）有限公司 互补金属氧化物半导体装置及制造方法
CN107833856A (zh) * 2016-09-16 2018-03-23 瑞萨电子株式会社 半导体装置的制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583616B2 (en) 2015-03-10 2017-02-28 Globalfoundries Inc. Semiconductor structure including backgate regions and method for the formation thereof
US9748270B2 (en) * 2015-06-25 2017-08-29 Globalfoundries Inc. Tunable capacitor for FDSOI applications
TWI844482B (zh) * 2015-10-30 2024-06-01 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
FR3048304B1 (fr) * 2016-02-25 2019-03-15 Stmicroelectronics Sa Puce electronique a transistors a grilles avant et arriere
US9716138B1 (en) * 2016-03-21 2017-07-25 Globalfoundries Inc. Devices and methods for dynamically tunable biasing to backplates and wells
FR3049389A1 (fr) 2016-03-22 2017-09-29 St Microelectronics Crolles 2 Sas Mur d'isolement et son procede de fabrication
JP6817796B2 (ja) * 2016-11-28 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10043826B1 (en) * 2017-07-26 2018-08-07 Qualcomm Incorporated Fully depleted silicon on insulator integration
US20190273169A1 (en) * 2018-03-01 2019-09-05 Semiconductor Components Industries, Llc Electronic device including a junction field-effect transistor having a gate within a well region and a process of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155102A (zh) * 1994-11-25 1997-07-23 佳能株式会社 生产电子源基片以及带有该基片的图像形成设备的方法
KR20000047907A (ko) * 1998-12-03 2000-07-25 마찌다 가쯔히꼬 Ｓｏｉ 구조를 갖는 반도체장치 및 그의 제조방법
US6524928B1 (en) * 1999-03-04 2003-02-25 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same
JP3886855B2 (ja) * 2002-07-01 2007-02-28 富士通株式会社 半導体装置及びその製造方法
CN102655150A (zh) * 2011-03-04 2012-09-05 富士通半导体股份有限公司 半导体器件以及半导体器件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0191446A (ja) * 1987-10-02 1989-04-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO1999033115A1 (en) 1997-12-19 1999-07-01 Advanced Micro Devices, Inc. Silicon-on-insulator configuration which is compatible with bulk cmos architecture
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
JP5406583B2 (ja) * 2009-04-10 2014-02-05 株式会社日立製作所 半導体装置
JP2011040458A (ja) 2009-08-07 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP5661445B2 (ja) * 2010-12-14 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US8525292B2 (en) * 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
JP5944149B2 (ja) * 2011-12-05 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155102A (zh) * 1994-11-25 1997-07-23 佳能株式会社 生产电子源基片以及带有该基片的图像形成设备的方法
KR20000047907A (ko) * 1998-12-03 2000-07-25 마찌다 가쯔히꼬 Ｓｏｉ 구조를 갖는 반도체장치 및 그의 제조방법
CN1155102C (zh) * 1998-12-03 2004-06-23 夏普公司 “绝缘体上的硅”结构的半导体装置
US6524928B1 (en) * 1999-03-04 2003-02-25 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same
JP3886855B2 (ja) * 2002-07-01 2007-02-28 富士通株式会社 半導体装置及びその製造方法
CN102655150A (zh) * 2011-03-04 2012-09-05 富士通半导体股份有限公司 半导体器件以及半导体器件的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505067A (zh) * 2015-09-08 2017-03-15 鸿富锦精密工业（深圳）有限公司 互补金属氧化物半导体装置及制造方法
CN106505067B (zh) * 2015-09-08 2019-10-25 鸿富锦精密工业（深圳）有限公司 互补金属氧化物半导体装置及制造方法
CN107833856A (zh) * 2016-09-16 2018-03-23 瑞萨电子株式会社 半导体装置的制造方法
CN107833856B (zh) * 2016-09-16 2023-03-21 瑞萨电子株式会社 半导体装置的制造方法

Also Published As

Publication number Publication date
US20160005765A1 (en) 2016-01-07
US9443870B2 (en) 2016-09-13
JP6076224B2 (ja) 2017-02-08
CN104425497B (zh) 2018-04-06
US9166041B2 (en) 2015-10-20
JP2015053345A (ja) 2015-03-19
US20150061006A1 (en) 2015-03-05

Similar Documents

Publication Publication Date Title
CN104425497A (zh) 半导体装置及其制造方法
US11424244B2 (en) Integrated circuit having a vertical power MOS transistor
US9548385B1 (en) Self-aligned contacts for vertical field effect transistors
CN103022126B (zh) 具有由高k保护金属层诱导的应变沟道的半导体器件
US6642575B1 (en) MOS transistor with vertical columnar structure
US11996448B2 (en) Manufacturing method of semiconductor device including field-effect transistor comprising buried oxide (BOX) film and silicon layer
JP5944285B2 (ja) 半導体装置およびその製造方法
CN103050525B (zh) Mosfet及其制造方法
CN105185785A (zh) 半导体装置及其制造方法
KR20080114608A (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN102668093A (zh) 用于鳍式fet和三栅极器件的环绕式接触
KR20150013117A (ko) 반도체 장치 및 그 제조 방법
US20190051565A1 (en) Cmos devices and manufacturing method thereof
JP2016018936A (ja) 半導体装置およびその製造方法
JP4044446B2 (ja) 半導体装置およびその製造方法
CN103050526B (zh) Mosfet及其制造方法
CN103579314A (zh) 半导体器件及其制造方法
CN102856201B (zh) Mosfet及其制造方法
KR20090020847A (ko) 스트레인드 채널을 갖는 모스 트랜지스터의 제조 방법 및그에 의해 제조된 모스 트랜지스터
CN102867750A (zh) Mosfet及其制造方法
CN102956703B (zh) 半导体器件及其制造方法
JP2009266868A (ja) Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
JP5185061B2 (ja) Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法
CN104282748A (zh) 半导体器件及其制造方法
JP2017163170A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant