JP2016018936A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＣＭＯＳを構成するＭＯＳＦＥＴのしきい値電圧を高めつつ、当該しきい値電圧の過度な上昇を抑えて素子の省電力化を実現し、かつ、素子同士の間での性能ばらつきの発生を抑える。
【解決手段】ＮＭＯＳＱ１のゲート電極Ｇ１をＰ型の半導体膜により構成し、ＮＭＯＳＱ１のゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設け、かつ、ＮＭＯＳＱ１のチャネル領域に不純物が導入されることを防ぐ。また、ＰＭＯＳＱ２のゲート絶縁膜ＧＦ内にも高誘電率膜ＨＫを設ける。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物を導入することなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。
特許文献１（特開２００４−１４６５５０号公報）には、ＳＯＩ基板上のＮチャネル型ＭＯＳＦＥＴのゲート電極を、Ｐ型の半導体膜により構成することが記載されている。ここでは、Ｐチャネル型ＭＯＳＦＥＴについての記載はなく、また、ゲート電極の膜厚は２００ｎｍ程度であることが記載されている。
特開２００４−１４６５５０号公報
Ｎチャネル型ＭＯＳＦＥＴにおいては、オフ状態でのリーク電流の発生を防ぐために、特許文献１に記載されているように、ゲート電極の導電型をＰ型とすることで、ゲートの仕事関数を上げ、しきい値電圧を上昇させることが考えられる。しかし、この場合、Ｎチャネル型ＭＯＳＦＥＴのしきい値電圧が過度に上昇するため、ＭＯＳＦＥＴを動作させるために高い電源電圧が必要となる問題がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、Ｐ型のゲート電極を有するＮＭＯＳのゲート絶縁膜内に高誘電率膜を設け、チャネル領域のＳＯＩ層を真性半導体層により構成するものである。
また、一実施の形態である半導体装置の製造方法は、ゲート絶縁膜内に高誘電率膜を設け、ＮＭＯＳのゲート電極をＰ型の半導体膜により形成した後、ＮＭＯＳのソース・ドレイン領域の形成工程においてゲート電極にＮ型不純物が導入されることを防ぐことで、当該ゲート電極の導電型をＰ型に保つものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、ＭＯＳＦＥＴのオフ状態でのリーク電流を低減し、かつＭＯＳＦＥＴの省電力化を実現することができる。
本発明の一実施の形態である半導体装置を示す断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。 図２に続く半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 比較例である半導体装置の断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、本願では、半導体基板と、その上に順に積層したＢＯＸ膜および半導体層を含む基板をＳＯＩ基板と呼ぶ。また、ＢＯＸ膜上の当該半導体層を、ＳＯＩ層と呼ぶ場合がある。また、Ｎチャネル型ＭＯＳＦＥＴ、およびＰチャネル型ＭＯＳＦＥＴを、それぞれ単にＮＭＯＳ、およびＰＭＯＳと呼ぶ場合がある。
本実施の形態では、ＳＯＩ基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成する場合において、ＮＭＯＳのゲート電極をＰ型の半導体膜により構成し、かつ、高誘電率膜を含むゲート絶縁膜を形成することで、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の性能を向上させることについて説明する。
以下では、本実施の形態におけるＳＯＩ基板上のＣＭＯＳの構造を、図１を用いて説明する。図１は、本実施の形態の半導体装置を構成するＣＭＯＳの断面図である。図１では、図の左側にＮＭＯＳ領域（第１領域）１Ａを示し、図の右側にＰＭＯＳ領域（第２領域）１Ｂを示している。ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１ＢはＳＯＩ基板の主面に沿って並ぶ２つの領域である。
図１に示すように、本実施の形態の半導体装置は、支持基板である半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、およびＢＯＸ膜ＢＸ上の半導体層であるＳＯＩ層ＳＬからなるＳＯＩ基板を有している。半導体基板ＳＢは、例えば５００μｍ〜７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。
ＢＯＸ膜ＢＸは、例えば酸化シリコン膜からなり、その膜厚は５〜１００ｎｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は５０ｎｍである。ＳＯＩ層ＳＬは、単結晶シリコンからなる半導体層であり、その膜厚は３〜１５ｎｍである。ここでは、ＳＯＩ層ＳＬの膜厚は１５ｎｍである。半導体基板ＳＢは、グランド電位に接続されていてもよい。なお、半導体基板ＳＢには、ＮＭＯＳＱ１のソース電極またはＰＭＯＳＱ２のソース電極とは別の電位が供給される。
ＳＯＩ基板上のＮＭＯＳ領域１ＡにはＮＭＯＳＱ１が形成されており、ＰＭＯＳ領域１ＢにはＰＭＯＳＱ２が形成されている。ＮＭＯＳ領域１ＡとＰＭＯＳ領域１Ｂとの境界のＳＯＩ基板の上面には溝が形成され、当該溝内には、ＮＭＯＳＱ１とＰＭＯＳＱ２とを電気的に分離する素子分離領域ＳＴＩが形成されている。ＮＭＯＳＱ１は、ＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１を有している。ゲート絶縁膜ＧＦは、ＳＯＩ層ＳＬ上に順に積層された絶縁膜ＩＦおよび高誘電率膜ＨＫからなる。ゲート電極Ｇ１の両側の側壁のそれぞれは、オフセットスペーサＯＦを介して形成されたサイドウォールＳＷにより覆われている。
絶縁膜ＩＦは、例えば酸窒化シリコン（ＳｉＯＮ）膜からなる。高誘電率膜ＨＫは、酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばＨｆＯ２、ＨｆＯＮまたはＨＦＳｉＯＮなどの誘電率の高い材料を含むｈｉｇｈ−ｋ膜である。高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度は、例えば１×１０１３〜５×１０１４／ｃｍ２である。ただし、高誘電率膜ＨＫを構成する材料は、Ｈｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物ではない。
ゲート電極Ｇ１は例えばポリシリコン（Ｓｉ）膜からなるＰ型の半導体膜により構成されている。つまり、ゲート電極Ｇ１には、Ｐ型の不純物（例えばＢ（ホウ素））が導入されている。ＳＯＩ基板の主面に対して垂直な方向におけるゲート電極Ｇ１の高さ、つまり、ゲート電極Ｇ１の膜厚は１５０ｎｍ以下である。ここでは、ゲート電極Ｇ１の高さは例えば１００ｎｍである。
オフセットスペーサＯＦはゲート絶縁膜ＧＦおよびゲート電極Ｇ１の側壁に接しており、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。素子分離領域ＳＴＩは、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、例えば主に酸化シリコン膜により構成されている。素子分離領域ＳＴＩはＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで達している。なお、素子分離領域ＳＴＩのＳＯＩ層ＳＬの上面からの形成深さは、ＢＯＸ膜ＢＸの上面までであってもよい。
サイドウォールＳＷはゲート電極Ｇ１の横に自己整合的に形成された絶縁膜であり、例えば酸化シリコン膜Ｏ１と、その上の窒化シリコン膜Ｎ２との積層膜により構成されている。つまり、サイドウォールＳＷを構成する酸化シリコン膜Ｏ１は、オフセットスペーサＯＦの側壁とＳＯＩ層ＳＬの上面とのそれぞれに接して延在している。つまり、酸化シリコン膜Ｏ１は、オフセットスペーサＯＦの側壁に沿う部分と、ＳＯＩ層ＳＬの上面に沿う部分とが一体となった膜であり、Ｌ字型の断面を有する膜である。酸化シリコン膜Ｏ１の膜厚は例えば５ｎｍであり、ＳＯＩ基板の上面に沿う方向、つまり横方向における窒化シリコン膜Ｎ２の膜厚は例えば４０ｎｍである。つまり、横方向におけるサイドウォールＳＷの厚さは例えば４５ｎｍである。
ゲート電極Ｇ１の直下のＳＯＩ層ＳＬ、つまりシリコン層は、ＮＭＯＳＱ１の駆動時に電流が流れるチャネル領域を含むチャネル層である。当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層ＳＬ内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、Ｎ型の半導体領域であり比較的不純物濃度が低いエクステンション領域ＥＸ１と、Ｎ型の半導体領域でありエクステンション領域ＥＸ１よりも不純物濃度が高い拡散領域Ｄ１とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むＬＤＤ（Lightly Doped Drain）構造を有している。
エクステンション領域ＥＸ１および拡散領域Ｄ１にはＮ型、つまり第２導電型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が打ち込まれている。エクステンション領域ＥＸ１は拡散領域Ｄ１よりも上記チャネル領域に近い位置に形成されている。つまり、エクステンション領域ＥＸ１の形成位置は、拡散領域Ｄ１の形成位置よりもゲート電極Ｇ１に近い。ゲート電極Ｇ１の下において、対向するエクステンション領域ＥＸ１の相互間に挟まれた領域のＳＯＩ層ＳＬ内には、Ｎ型またはＰ型の不純物は殆ど導入されてない。すなわち、ＳＯＩ層ＳＬは真性半導体層である。ＳＯＩ層ＳＬ内にＰ型の不純物が導入されていたとしても、その不純物濃度は、１×１０１７／ｃｍ３以下である。
なお、図１ではエクステンション領域ＥＸ１がＳＯＩ層ＳＬの上面から下面まで達して形成されている。つまり、図１に示すＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれは、完全空乏型のＭＯＳＦＥＴである。これに対し、エクステンション領域ＥＸ１の形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。同様に、図１では拡散領域Ｄ１がＳＯＩ層ＳＬの下面まで達して形成されているが、拡散領域Ｄ１の形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。
ゲート絶縁膜ＧＦ、ゲート電極Ｇ１、オフセットスペーサＯＦ、サイドウォールＳＷおよび素子分離領域ＳＴＩから露出するＳＯＩ層ＳＬ上には、エピタキシャル成長法により積上げられたエピタキシャル層ＥＰが、ゲート電極Ｇ１を挟んで一対形成されている。エピタキシャル層ＥＰ内にも、高濃度のＮ型不純物が打ち込まれて拡散領域Ｄ１が形成されている。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ１の上面にはシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなる。
つまり、エピタキシャル層ＥＰはＮＭＯＳＱ１のソース・ドレイン領域を構成している。エピタキシャル層ＥＰを形成している目的は、例えばソース・ドレイン領域の上面にシリサイド層Ｓ１を形成する際に、薄いＳＯＩ層ＳＬの全膜厚がシリサイド化されることを防ぐことにある。ＳＯＩ基板の上面に対して垂直な方向における、ＳＯＩ層ＳＬの上面からエピタキシャル層ＥＰの上面までの距離、つまりエピタキシャル層ＥＰの高さは、例えば２０〜４０ｎｍである。
ＮＭＯＳ領域１Ａにおいて、高誘電率膜ＨＫを含むゲート絶縁膜ＧＦと、ゲート電極と、上記ソース・ドレイン領域と、チャンネル領域となるＳＯＩ層ＳＬとは、Ｎチャネル型のＭＯＳＦＥＴ、つまりＮＭＯＳＱ１を構成している。
また、ＰＭＯＳ領域１Ｂに形成されたＰチャネル型のＭＯＳＦＥＴ、つまりＰＭＯＳＱ２も、上記ＮＭＯＳＱ１とほぼ同様の構造を有している。ただし、ＰＭＯＳＱ２はＮ型とは異なるＰ型のＭＯＳＦＥＴであるから、そのソース・ドレイン領域はＰ型、つまり第１導電型の半導体領域により構成されている。
つまり、ＰＭＯＳ領域１Ｂにおいては、真性半導体層であるＳＯＩ層ＳＬ上に、高誘電率膜ＨＫを含むゲート絶縁膜ＧＦが形成されており、ゲート絶縁膜ＧＦ上には、Ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体膜であるゲート電極Ｇ２が形成されている。ゲート電極Ｇ２の膜厚は１５０ｎｍ以下であり、ゲート電極Ｇ２は、例えば１００ｎｍの膜厚を有している。
ゲート電極Ｇ２の両側のそれぞれには、順にオフセットスペーサＯＦおよびサイドウォールＳＷが形成されている。また、ゲート電極Ｇ２の下のＳＯＩ層ＳＬ内には、ゲート電極Ｇ２の直下のＳＯＩ層ＳＬ内の領域、つまりチャネル領域を挟むように、一対のＰ型の半導体領域であるエクステンション領域ＥＸ２が形成されている。また、ＰＭＯＳ領域１Ｂにおいて、ゲート絶縁膜ＧＦ、オフセットスペーサＯＦ、サイドウォールＳＷおよび素子分離領域ＳＴＩから露出するＳＯＩ層ＳＬ上にはエピタキシャル層ＥＰが、ゲート電極Ｇ２を挟んで一対形成されている。エピタキシャル層ＥＰ内およびその直下のＳＯＩ層ＳＬ内には、Ｐ型の半導体領域である拡散領域Ｄ２が形成されている。
つまり、ＰＭＯＳＱ２は一対のエクステンション領域ＥＸ２と、Ｐ型の不純物濃度がエクステンション領域ＥＸ２より大きい一対の拡散領域Ｄ２とを含むＬＤＤ構造を有している。なお、拡散領域Ｄ１、Ｄ２は、エピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ２の上面には、シリサイド層Ｓ１が形成されている。
上記のように、ＮＭＯＳＱ１とＰＭＯＳＱ２とは、ゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを含んでいる点を含めて、同じ形状を有している。また、ゲート電極Ｇ１、Ｇ２のそれぞれは、同じくＰ型の半導体膜からなる。つまり、エピタキシャル層ＥＰおよび拡散領域Ｄ１にＮ型不純物が導入され、エピタキシャル層ＥＰおよび拡散領域Ｄ２にＰ型不純物が導入されている点で、ＰＭＯＳＱ２はＮＭＯＳＱ１と相違する。
ＮＭＯＳＱ１およびＰＭＯＳＱ２を覆うように、ＳＯＩ基板上には、層間絶縁膜ＣＬが形成されている。また、層間絶縁膜ＣＬを貫通するように、複数のコンタクトホールが形成され、当該複数のコンタクトホールのそれぞれの内側には、コンタクトプラグＣＰが埋め込まれている。層間絶縁膜ＣＬは例えば酸化シリコン膜からなり、その上面はコンタクトプラグＣＰの上面と同じ高さにおいて平坦化されている。
コンタクトプラグＣＰは柱状の導体膜であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。図１では、コンタクトプラグＣＰを構成するバリア導体膜と主導体膜とを区別して示していない。図１に示すように、コンタクトプラグＣＰはいずれもシリサイド層Ｓ１を介して各ＭＯＳＦＥＴのソース・ドレイン領域に接続されている。なお、図示していない領域において、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にも、シリサイド層Ｓ１を介して他のコンタクトプラグが接続されている。
層間絶縁膜ＣＬおよびコンタクトプラグＣＰの上には、例えばＳｉＯＣからなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、複数のコンタクトプラグＣＰのそれぞれの上面を露出する複数の配線溝が形成されており、各配線溝内には配線Ｍ１が形成されている。配線Ｍ１は例えば配線溝内の側壁および底面を覆うバリア導体膜と、配線溝内に当該バリア導体膜を介して形成され、配線溝を完全に埋め込む主導体膜とからなる。このバリア導体膜は例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含み、主導体膜は例えばＣｕ（銅）からなる。配線Ｍ１はコンタクトプラグＣＰに接続されている。図１では、配線Ｍ１を構成するバリア導体膜と主導体膜とを区別して示していない。配線Ｍ１の上面と層間絶縁膜ＩＬの上面とは同じ高さで平坦化されている。
ここで、本実施の形態の半導体装置の特徴は、主に、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート電極Ｇ１、Ｇ２がともにＰ型の半導体膜からなること、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート絶縁膜ＧＦが高誘電率膜ＨＫを含むこと、および、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのチャネル領域を構成するＳＯＩ層ＳＬが真性半導体層であることにある。
以下では、図１６に示す比較例の半導体装置と比較して、本実施の形態の半導体装置の効果について説明する。図１６は、比較例として示す半導体装置であるＣＭＯＳの断面図である。
図１６に示すように、比較例の半導体装置であるＣＭＯＳは、図１に示す本実施の形態の半導体装置と似た構造を有する。つまり、当該ＣＭＯＳはＳＯＩ基板上のＮＭＯＳ領域１Ａに形成されたＮＭＯＳＱ３と、ＰＭＯＳ領域１Ｂに形成されたＰＭＯＳＱ４とからなる。ただし、比較例の半導体装置は、ＮＭＯＳＱ３のゲート電極ＧＮが、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を含むＮ型の半導体膜により構成されている点と、ＮＭＯＳＱ３およびＰＭＯＳＱ４のそれぞれのゲート絶縁膜ＧＦＳとが高誘電率膜ＨＫを含んでいない点とにおいて、本実施の形態の半導体装置と差異がある。
つまり、比較例のＮＭＯＳＱ３のゲート電極ＧＮは、ＮＭＯＳＱ３のソース・ドレイン領域と同じ導電型を有するＮ型のポリシリコン膜からなる。また、ゲート絶縁膜ＧＦＳは、酸窒化シリコン（ＳｉＯＮ）膜により構成されている。なお、比較例のＰＭＯＳＱ４のゲート電極ＧＰは、Ｐ型のポリシリコン膜からなる。ここでＮＭＯＳＱ３のゲート電極ＧＮがＮＭＯＳＱ３のソース・ドレイン領域と同じ導電型を有しているのは、ＮＭＯＳＱ３の製造中の当該ソース・ドレイン領域の形成工程においてイオン注入を行う際に、ゲート電極ＧＮにもＮ型不純物が導入されたためである。
ここで、ＢＯＸ膜を含まないシリコン基板、つまりバルクシリコン基板上にＭＯＳＦＥＴを形成する場合において、ＭＯＳＦＥＴの微細化を進めると、短チャネル特性が悪化し、パンチスルーが起こる問題がある。この場合、ソース領域とドレイン領域との間の空乏層が繋がることで、ソース領域とドレイン領域との間は導通状態となり、ＮＭＯＳはスイッチング素子としての機能を果たさなくなる。これに対し、上記比較例の半導体装置は、ＳＯＩ基板上にＭＯＳＦＥＴを形成することで、ＭＯＳＦＥＴの微細化を実現し、かつ、パンチスルーを防ぎ、短チャネル特性を改善することを可能としている。
ただし、比較例のＳＯＩ基板上に形成したＣＭＯＳを構成するＮＭＯＳＱ３には、ＭＯＳＦＥＴのオフ状態において、ソース領域とドレイン領域との間のリーク電流、つまりオフリーク電流が流れやすい問題がある。これに対しては、ＮＭＯＳのゲート電極を、Ｐ型の半導体膜により構成することで、ゲート電極の仕事関数を増大させることが考えられる。これにより、ＮＭＯＳのしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが考えられる。これは、ＮＭＯＳにおいてゲート電極の仕事関数が大きくなると、ＮＭＯＳのしきい値電圧が大きくなり、オフ状態においてＮＭＯＳのソース領域とドレイン領域との間で電流が流れにくくなるためである。
しかし、上記のようにＮＭＯＳのゲート電極がＰ型半導体膜からなる場合は、ＮＭＯＳのゲート電極がＮ型半導体膜からなる場合に比べて、ＮＭＯＳのしきい値電圧が約１Ｖ程度上昇する。このように過度にしきい値電圧が上がると、ＮＭＯＳを駆動するために高い電源電圧が必要になるため、半導体装置の消費電力が増大する。これを解決するために、ＮＭＯＳのチャネル領域にＮ型不純物を導入してしきい値電圧を適正な値に調整することも考えられるが、このようにチャネル領域に不純物を導入すると、複数の素子同士の間において、素子の性能のばらつきが増大する。このため、ＭＯＳＦＥＴが正常に動作しなくなる問題が生じる。
また、ＣＭＯＳにおいては、ソース領域とドレイン領域との間のオフリーク電流の発生を防ぐため、ＮＭＯＳのみならずＰＭＯＳについても、高いしきい値電圧を得ることが必要となる。
そこで、本実施の形態の半導体装置では、図１に示すように、ＳＯＩ基板上のＮＭＯＳＱ１のゲート電極Ｇ１をＰ型の半導体膜により構成し、かつ、ゲート絶縁膜ＧＦの一部として高誘電率膜ＨＫを設けており、また、チャネル領域を真性半導体により構成している。したがって、ＳＯＩ基板上のＮＭＯＳＱ１のゲート電極Ｇ１をＰ型の半導体膜により構成することで、ゲート電極Ｇ１の仕事関数を増大し、ゲート電極Ｇ１、Ｇ２のそれぞれの仕事関数は同じになる。このようにして、ゲート電極Ｇ１の仕事関数を大きくすることで、ＮＭＯＳＱ１のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことが可能となる。
また、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれのゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けている。これにより、Ｐ型のゲート電極であるＮＭＯＳＱ１のゲート電極Ｇ１およびＰＭＯＳＱ２のゲート電極Ｇ２のそれぞれの仕事関数は小さくなる。ＮＭＯＳのしきい値電圧は、ＮＭＯＳのゲート電極の仕事関数が低下することで小さくなる特性を有し、ＰＭＯＳのしきい値電圧は、ＰＭＯＳのゲート電極の仕事関数が低下することで大きくなる特性を有している。したがって、各ＭＯＳＦＥＴに高誘電率膜ＨＫを設けることにより、ＮＭＯＳＱ１のしきい値電圧を小さくし、ＰＭＯＳＱ２のしきい値電圧を大きくすることができる。
具体的には、高誘電率膜ＨＫを設けることで、Ｐ型のゲート電極Ｇ１、Ｇ２のそれぞれの仕事関数は０．３Ｖ程度小さくなる。上記比較例のように、Ｐ型のゲート電極を有し、高誘電率膜を備えないＰＭＯＳＱ４では、しきい値電圧が０．２Ｖ程度であり、オフリーク電流の発生を防ぐことが困難であるが、図１に示す本実施の形態の半導体装置のように、高誘電率膜ＨＫを設けることで、チャネル領域に不純物を導入することなく、ＰＭＯＳＱ２のしきい値電圧を０．５Ｖ程度に大きくすることができる。これにより、ＮＭＯＳＱ１およびＰＭＯＳＱ２について、適正なしきい値電圧を得ることができる。
すなわち、ＰＭＯＳＱ２においては、高誘電率膜ＨＫを形成することでＰＭＯＳＱ２のしきい値電圧を大きくし、これによりオフリーク電流の発生を防ぐことができる。また、ＮＭＯＳＱ１においては高誘電率膜ＨＫを形成することで、ＮＭＯＳＱ１のしきい値電圧を適切な値に下げることができる。したがって、ＮＭＯＳＱ１のしきい値電圧の過度な増大に起因して、半導体装置の消費電力が増大することを防ぐことができる。
つまり、ＮＭＯＳＱ１のゲート電極Ｇ１をＰ型半導体膜により形成すると、ゲート電極Ｇ１の仕事関数が大きくなる結果、ＮＭＯＳＱ１のしきい値電圧が過度に大きくなる虞があるが、上記のように高誘電率膜ＨＫを設けることで、ＮＭＯＳＱ１のしきい値電圧を適度に低減することができる。
よって、ＮＭＯＳＱ１の仕事関数が過度に大きくなることに起因してＮＭＯＳＱ１のしきい値電圧が増大することを抑制する目的で、ＳＯＩ基板上のＮＭＯＳＱ１のチャネル領域に、例えばＰ型の不純物（例えばＢ（ホウ素））を導入する必要がない。このため、ＮＭＯＳＱ１のチャネル領域が形成されるＳＯＩ層ＳＬ内に不純物を導入することに起因して、複数の素子同士の間で性能のばらつきが生じることを防ぐことができる。また、ここではＳＯＩ基板上にＣＭＯＳを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。
ここで、本発明者は、ＰＭＯＳＱ２のゲート絶縁膜ＧＦの一部として形成する高誘電率膜ＨＫの材料にＨｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物を用いた場合、Ｐ型のゲート電極Ｇ２の仕事関数が大きくなることを見出した。ゲート電極Ｇ２の仕事関数が大きくなる場合、ＰＭＯＳＱ２のしきい値電圧は低下する。したがって、ＰＭＯＳＱ２の高誘電率膜ＨＫの材料にＨｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物を用いることは、ＰＭＯＳＱ２のしきい値電圧を高める観点から好ましくない。
また、ゲート電極Ｇ１の仕事関数を大きくし、かつ、ゲート電極Ｇ２の仕事関数を小さくする観点から、各ゲート電極の下の高誘電率膜ＨＫを構成するＨｆ（ハフニウム）の濃度は高い方が好ましい。本発明者は、実験により、高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度が１×１０１３以上であれば、Ｐ型半導体膜からなるゲート電極の仕事関数を小さくできることを見出した。
次に、本実施の形態の半導体装置の製造方法について、図２〜図１５を用いて説明する。図２〜図１５は本実施の形態の半導体装置の製造方法を示す断面図であり、図１と同じ位置の断面を示すものである。図２〜図１５では、図の左側にＮＭＯＳ領域（第１領域）１Ａを示し、図の右側にＰＭＯＳ領域（第２領域）１Ｂを示している。ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１ＢはＳＯＩ基板の主面に沿って並ぶ２つの領域である。ＮＭＯＳ領域１ＡはＮチャネル型のＭＯＳＦＥＴを形成する領域であり、ＰＭＯＳ領域１ＢはＰチャネル型のＭＯＳＦＥＴを形成する領域である。
まず、図２に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬが順に積層された半導体基板ＳＢを準備する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸは酸化シリコン膜であり、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬは単結晶シリコンからなる層である。ＢＯＸ膜ＢＸの膜厚は５〜１００ｎｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は例えば５０ｎｍである。ＳＯＩ層ＳＬは、Ｐ型またはＮ型の不純物が殆ど導入されていない真性半導体層である。ＳＯＩ層ＳＬ内にＰ型の不純物が導入されていたとしても、その不純物濃度は、１×１０１７／ｃｍ３以下である。ＳＯＩ層ＳＬの膜厚は、３〜１５ｎｍである。ここでは、ＳＯＩ層ＳＬの膜厚は１５ｎｍである。
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板はＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。つまり、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板を形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
次に、図３に示すように、周知の方法を用いて素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、ＳＯＩ基板の上面を開口する溝であって、ＢＯＸ膜ＢＸの上面または半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。素子分離領域ＳＴＩは、例えばＳＴＩ構造を有し、主に酸化シリコン（ＳｉＯ２）膜により構成される。素子分離領域ＳＴＩは、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂの境界においてＳＯＩ基板の上面に形成されている。
続いて、フォトリソグラフィ技術を用い、ＮＭＯＳ領域１Ａの半導体基板ＳＢにＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的深い領域に亘ってＰウエル（図示しない）を形成する。ここでは、ＰＭＯＳ領域１Ｂの半導体基板ＳＢ内にはＰウエルを形成しない。続いて、フォトリソグラフィ技術を用い、ＰＭＯＳ領域１Ｂの半導体基板ＳＢ内にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を低濃度で打ち込むことで、Ｎウエル（図示しない）を形成する。上記のＰウエルおよびＮウエルの形成工程では、ＳＯＩ層ＳＬに極力不純物が導入されないようにイオン注入を行う。
続いて、ＳＯＩ層ＳＬ上に例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜ＩＦを形成する。その後、前記絶縁膜ＩＦ上に、ＣＶＤ法などを用いて、高誘電率膜ＨＫおよびポリシリコン膜ＰＳを順次形成する。高誘電率膜ＨＫは、酸化シリコン（ＳｉＯ２）膜および酸窒化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えばＨｆＯ２、ＨｆＯＮまたはＨＦＳｉＯＮなどの誘電率の高い材料を含むｈｉｇｈ−ｋ膜である。高誘電率膜ＨＫの表面の単位面積当たりのＨｆ（ハフニウム）の濃度は、例えば１×１０１３〜５×１０１４／ｃｍ２である。ただし、高誘電率膜ＨＫを構成する材料は、Ｈｆ（ハフニウム）およびＡｌ（アルミニウム）の化合物ではない。これは、上述したように、ＰＭＯＳのゲート電極の仕事関数を小さくするためである。
ポリシリコン膜ＰＳの膜厚は１５０ｎｍ以下である。ここでは、ポリシリコン膜ＰＳの膜厚は例えば１００ｎｍである。ポリシリコン膜ＰＳは、成膜時に既に結晶質を有していてもよく、または、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により結晶化して形成してもよい。
次に、図４に示すように、例えばイオン注入法を用いて、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂの両方のポリシリコン膜ＰＳに対しＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で打ち込む。これにより、ポリシリコン膜ＰＳをＰ型の半導体膜にする。また、上記イオン注入工程を行わず、図３を用いて説明した成膜工程において、ポリシリコン膜ＰＳの成膜時にポリシリコン膜ＰＳ内にＰ型の不純物（例えばＢ（ホウ素））を導入してもよい。
次に、図５に示すように、ポリシリコン膜ＰＳ上に例えばＣＶＤ法を用いて絶縁膜ＨＭを形成する。絶縁膜ＨＭは例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。絶縁膜ＨＭの膜厚は例えば４０ｎｍである。
次に、図６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜ＨＭをパターニングする。続いて、絶縁膜ＨＭをハードマスクとして用い、ドライエッチング法によりポリシリコン膜ＰＳ、高誘電率膜ＨＫおよび絶縁膜ＩＦをパターニングする。これにより、ＮＭＯＳ領域１ＡのＳＯＩ層ＳＬ上に、高誘電率膜ＨＫおよび絶縁膜ＩＦからなるゲート絶縁膜ＧＦを形成し、当該ゲート絶縁膜ＧＦ上にポリシリコン膜ＰＳからなるゲート電極Ｇ１を形成する。また、絶縁膜ＨＭをハードマスクとして用いた上記パターニング工程により、ＰＭＯＳ領域１ＢのＳＯＩ層ＳＬ上に、高誘電率膜ＨＫおよび絶縁膜ＩＦからなるゲート絶縁膜ＧＦを形成し、当該ゲート絶縁膜ＧＦ上にポリシリコン膜ＰＳからなるゲート電極Ｇ２を形成する。
次に、図７に示すように、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁を覆う薄い絶縁膜からなるオフセットスペーサＯＦを形成する。オフセットスペーサＯＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。ここでは、例えばＣＶＤ法を用いてＳＯＩ基板上に窒化シリコン膜を堆積した後、ドライエッチング法を用いて当該窒化シリコン膜の一部を除去し、ＳＯＩ層ＳＬの上面を露出させることで、ゲート電極Ｇ１、Ｇ２のそれぞれの両側の側壁に接する当該窒化シリコン膜からなるオフセットスペーサＯＦを形成する。
続いて、フォトリソグラフィ技術を用いて、ＮＭＯＳ領域１Ａを露出し、ＰＭＯＳ領域１Ｂを覆うフォトレジスト膜ＰＲ１を形成する。つまりフォトレジスト膜ＰＲ１はＰＭＯＳ領域１ＢのＳＯＩ層ＳＬの上面を覆っている。
その後、フォトレジスト膜ＰＲ１と、ＮＭＯＳ領域１ＡのオフセットスペーサＯＦおよび絶縁膜ＨＭとをマスクとして用い、イオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度でＳＯＩ層ＳＬに打ち込む。これにより、ゲート電極Ｇ１およびゲート絶縁膜ＧＦの横に露出しているＳＯＩ層ＳＬの上面にエクステンション領域ＥＸ１を形成する。エクステンション領域ＥＸ１はゲート電極Ｇ１の直下のＳＯＩ層ＳＬの上面の一部には形成されない。エクステンション領域ＥＸ１は、ＳＯＩ層ＳＬの下面に達していても達していなくてもよい。
次に、図８に示すように、フォトレジスト膜ＰＲ１を除去した後、ＳＯＩ層ＳＬの上面、絶縁膜ＨＭ、オフセットスペーサＯＦ、ゲート電極Ｇ１、Ｇ２を覆うように、例えばＣＶＤ法を用いて、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１を順に堆積して積層膜を形成する。その後、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングを行うことで酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる当該積層膜を一部除去し、ＳＯＩ層ＳＬの上面および絶縁膜ＨＭの上面を露出させる。これにより、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁には、オフセットスペーサＯＦを介して、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなるサイドウォールＤＳＷが自己整合的に形成される。
ここで、窒化シリコン膜Ｎ１は、後の工程でゲート電極から離間した位置にエピタキシャル層、つまり選択成長層を形成するために用いられるダミーのサイドウォールを構成する絶縁膜である。酸化シリコン膜Ｏ１は、後の工程で窒化シリコン膜Ｎ１を除去する際のエッチングストッパ膜としての役割を有する。なお、酸化シリコン膜Ｏ１の膜厚は５ｎｍであり、窒化シリコン膜Ｎ１の膜厚は４０ｎｍである。
次に、図９に示すように、ゲート絶縁膜ＧＦ、オフセットスペーサＯＦおよびサイドウォールＤＳＷから露出しているＳＯＩ層ＳＬの上面に、エピタキシャル成長法を用いて、主にＳｉ（シリコン）からなるエピタキシャル層ＥＰを形成する。これにより、ゲート電極Ｇ１、Ｇ２のそれぞれの横の領域には、ＳＯＩ層ＳＬよりも上面の高さが高いシリコン層であるエピタキシャル層ＥＰが形成される。エピタキシャル層ＥＰは、不純物を含まない半導体層である。
この工程において、ＮＭＯＳ領域１Ａでは、ゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の両側の側壁から離間した位置において、ＳＯＩ層ＳＬ上に２０〜４０ｎｍの膜厚で一対のエピタキシャル層ＥＰが形成される。また、ＰＭＯＳ領域１Ｂでは、ゲート電極Ｇ２を挟むように、ゲート電極Ｇ２の両側の側壁から離間した位置において、ＳＯＩ層ＳＬ上に２０〜４０ｎｍの膜厚で一対のエピタキシャル層ＥＰが形成される。
なお、ゲート電極Ｇ１の横にエピタキシャル層ＥＰを形成するのは、ＳＯＩ層ＳＬの膜厚が極端に薄いことに起因している。つまり、エピタキシャル層ＥＰを形成する理由の一つは、シリサイド層を形成する際に、ソース・ドレイン領域を構成するＳＯＩ層ＳＬの膜厚を補う必要があることにある。当該エピタキシャル成長工程において、絶縁膜ＨＭは、ゲート電極Ｇ１、Ｇ２のそれぞれの上部にエピタキシャル層が形成されることを防ぐ役割を有する。
次に、図１０に示すように、フォトリソグラフィ技術を用いて、ＮＭＯＳ領域１Ａを露出し、ＰＭＯＳ領域１Ｂを覆うフォトレジスト膜ＰＲ２を形成する。つまりフォトレジスト膜ＰＲ２はＰＭＯＳ領域１Ｂのエピタキシャル層ＥＰを覆っている。
その後、フォトレジスト膜ＰＲ２と、ＮＭＯＳ領域１ＡのオフセットスペーサＯＦ、絶縁膜ＨＭおよびサイドウォールＤＳＷとをマスクとして用い、イオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度で、ＳＯＩ層ＳＬの上方からＳＯＩ層ＳＬに向かって打ち込む。これにより、ゲート電極Ｇ１の横に露出しているエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下のＳＯＩ層ＳＬ内に拡散領域Ｄ１を形成する。なお、拡散領域Ｄ１はエピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。
エクステンション領域ＥＸ１および拡散領域Ｄ１はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域Ｄ１とゲート電極Ｇ１の直下のチャネル領域となるＳＯＩ層ＳＬとの間に、低濃度の不純物を含むエクステンション領域ＥＸ１が設けられたＬＤＤ構造を有している。つまり、拡散領域Ｄ１の不純物濃度は、エクステンション領域ＥＸ１の不純物濃度よりも高い。このとき、ゲート電極Ｇ１の上面は絶縁膜ＨＭにより覆われているため、上記イオン注入工程によりゲート電極Ｇ１にＮ型不純物は導入されない。よって、ゲート電極Ｇ１はＰ型の半導体膜のままである。
以上により、ゲート電極Ｇ１と、エクステンション領域ＥＸ１および拡散領域Ｄ１からなるソース・ドレイン領域とを含むＮチャネル型のＭＯＳＦＥＴであるＮＭＯＳＱ１をＮＭＯＳ領域１Ａに形成する。
次に、図１１に示すようにフォトレジスト膜ＰＲ２を除去した後、ＮＭＯＳ領域１ＡおよびＰＭＯＳ領域１Ｂにおいて露出している窒化シリコン膜を除去する。すなわち、サイドウォールＤＳＷを構成する窒化シリコン膜Ｎ１と、ゲート電極Ｇ１、Ｇ２の上面よりも上に形成されたオフセットスペーサＯＦおよび絶縁膜ＨＭを除去する。これにより、酸化シリコン膜Ｏ１が露出し、また、ゲート電極Ｇ１、Ｇ２のそれぞれの上面が露出する。なお、ここではエクステンション領域ＥＸ１を、窒化シリコン膜Ｎ１の除去前に形成する製造方法について説明するが、エクステンション領域ＥＸ１は窒化シリコン膜Ｎ１の除去後に形成しても構わない。
続いて、フォトリソグラフィ技術を用いて、ＰＭＯＳ領域１Ｂを露出し、ＮＭＯＳ領域１Ａを覆うフォトレジスト膜ＰＲ３を形成する。
その後、フォトレジスト膜ＰＲ３と、ＰＭＯＳ領域１ＢのオフセットスペーサＯＦおよびゲート電極Ｇ２とをマスクとして用い、イオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でＳＯＩ層ＳＬに打ち込む。これにより、ゲート電極Ｇ２およびゲート絶縁膜ＧＦの横のＳＯＩ層ＳＬの上面にエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ２はゲート電極Ｇ２の直下のＳＯＩ層ＳＬの上面の一部には形成されない。エクステンション領域ＥＸ２は、ＳＯＩ層ＳＬの下面に達していても達していなくてもよい。
この工程では、打ち込まれたＰ型不純物イオンは、酸化シリコン膜Ｏ１を貫通してＳＯＩ層ＳＬ内に達する。ここでは、エピタキシャル層ＥＰ内にも当該不純物が導入されるが、それによりエピタキシャル層ＥＰ内に形成されるＰ型半導体領域の図示は省略している。
次に、図１２に示すように、フォトレジスト膜ＰＲ３を除去した後、例えばＣＶＤ法を用いて、ゲート電極Ｇ１、Ｇ２、酸化シリコン膜Ｏ１およびエピタキシャル層ＥＰのそれぞれを覆うように、窒化シリコン膜Ｎ２を形成する。その後、ＲＩＥ法などにより異方性エッチングを行うことで窒化シリコン膜Ｎ２を一部除去し、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰのそれぞれの上面を露出させる。これにより、ゲート電極Ｇ１の両側の側壁およびゲート電極Ｇ２の両側の側壁には、オフセットスペーサＯＦおよび酸化シリコン膜Ｏ１を介して、窒化シリコン膜Ｎ２が自己整合的に形成される。よって、オフセットスペーサＯＦの側壁に接して、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２からなるサイドウォールＳＷが形成される。
続いて、フォトリソグラフィ技術を用いて、ＰＭＯＳ領域１Ｂを露出し、ＮＭＯＳ領域１Ａを覆うフォトレジスト膜ＰＲ４を形成する。
その後、フォトレジスト膜ＰＲ４と、ＰＭＯＳ領域１ＢのオフセットスペーサＯＦ、ゲート電極Ｇ２およびサイドウォールＳＷとをマスクとして用い、イオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で、ＳＯＩ層ＳＬの上方からＳＯＩ層ＳＬに向かって打ち込む。これにより、ゲート電極Ｇ２の横に露出しているエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下のＳＯＩ層ＳＬ内に拡散領域Ｄ２を形成する。なお、拡散領域Ｄ２はエピタキシャル層ＥＰ内のみに形成され、その直下のＳＯＩ層ＳＬ内に形成されていなくてもよい。
拡散領域Ｄ２の形成工程は、上記のように絶縁膜ＨＭの除去工程（図１１参照）の後であって、窒化シリコン膜Ｎ２を形成する工程、つまりサイドウォールＳＷのつけ直し工程（図１２参照）の後に行ってもよい。これに対し、拡散領域Ｄ２の形成工程は、エピタキシャル層ＥＰの形成工程（図９参照）の後であって、ハードマスクである絶縁膜ＨＭの除去工程（図１１参照）の前に行ってもよい。ＰＭＯＳのソース・ドレイン領域を形成するイオン注入工程において、ハードマスクに覆われていないゲート電極Ｇ２にＰ型不純物が導入されても問題ないためである。
エクステンション領域ＥＸ２および拡散領域Ｄ２はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散領域Ｄ２とゲート電極Ｇ２の直下のチャネル領域となるＳＯＩ層ＳＬとの間に、低濃度の不純物を含むエクステンション領域ＥＸ２が設けられたＬＤＤ構造を有している。つまり、拡散領域Ｄ２の不純物濃度は、エクステンション領域ＥＸ２の不純物濃度よりも高い。このとき、ゲート電極Ｇ２の上面は露出しているため、上記イオン注入工程によりゲート電極Ｇ２にＰ型不純物が導入される。よって、ゲート電極Ｇ２はＰ型の半導体膜のままである。
以上により、ゲート電極Ｇ２と、エクステンション領域ＥＸ２および拡散領域Ｄ２からなるソース・ドレイン領域とを含むＰチャネル型のＭＯＳＦＥＴであるＰＭＯＳＱ２をＰＭＯＳ領域１Ｂに形成する。
次に、図１３に示すように、フォトレジスト膜ＰＲ４を除去した後、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰ上に、周知のサリサイド技術を用いてシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなる。
次に、図１４に示すように、ゲート電極Ｇ１、Ｇ２およびエピタキシャル層ＥＰ上に、例えばＣＶＤ法などを用いて層間絶縁膜ＣＬを形成する。層間絶縁膜ＣＬは、例えば酸化シリコン膜からなる。その後、層間絶縁膜ＣＬの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法などにより研磨して平坦化する。これにより、ＮＭＯＳＱ１およびＰＭＯＳＱ２のそれぞれを層間絶縁膜ＣＬにより覆う。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＣＬを開口することで、シリサイド層Ｓ１の上面を露出する複数のコンタクトホールを形成する。その後、例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含むバリア導体膜と、例えばＷ（タングステン）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各コンタクトホールを完全に埋め込む。続いて、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＣＬの上面を露出させることで、複数のコンタクトホールのそれぞれの内側に埋め込まれたバリア導体膜および主導体膜からなるコンタクトプラグＣＰを形成する。
ＮＭＯＳＱ１の一対のソース・ドレイン領域を構成する拡散領域Ｄ１には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続され、ＰＭＯＳＱ２の一対のソース・ドレイン領域を構成する拡散領域Ｄ２には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続される。また、図示していない領域において、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にも、シリサイド層Ｓ１を介して他のコンタクトプラグが接続される。
次に、図１５に示すように、層間絶縁膜ＣＬ上に層間絶縁膜ＩＬおよび配線Ｍ１を形成する。層間絶縁膜ＩＬは例えばＳｉＯＣからなり、例えばＣＶＤ法により形成される。配線Ｍ１を形成する際には、まず層間絶縁膜ＩＬをフォトリソグラフィ技術およびドライエッチング法を用いて開口することで、複数のコンタクトプラグＣＰの上面を露出する複数の配線溝を形成する。その後、例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含むバリア導体膜と、例えばＣｕ（銅）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各配線溝を完全に埋め込む。
その後、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＩＬの上面を露出させることで、複数の配線溝内に埋め込まれたバリア導体膜および主導体膜からなる配線Ｍ１を形成する。以上の工程により、ＮＭＯＳＱ１およびＰＭＯＳＱ２を含むＣＭＯＳを有する本実施の形態の半導体装置が完成する。
本実施の形態の半導体装置は、図１および図１６を用いて説明したように、Ｐ型のゲート電極Ｇ１を有するＮＭＯＳＱ１のゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けることで、ＳＯＩ層ＳＬ内のチャネル領域に不純物を導入することなく、ＮＭＯＳＱ１のしきい値電圧の過度な増大を抑制し、適正なしきい値電圧を得ることを可能とするものである。
ここで、図１６を用いて説明した比較例の半導体装置の製造工程においては、ゲート電極ＧＮ、ＧＰを形成する加工工程で、図６に示すように、ハードマスクとして絶縁膜ＨＭを用いることが考えられる。しかし、このハードマスクはゲート電極Ｇ１、Ｇ２およびゲート絶縁膜ＧＦＳを加工すること、およびエピタキシャル層ＥＰの形成工程において、ゲート電極ＧＮ、ＧＰのそれぞれの上部にエピタキシャル層が形成されることを防ぐ目的で形成されているものである。このため、比較例の製造工程においては、当該ハードマスクはエピタキシャル層ＥＰの形成工程、つまり図９に対応する工程の直後に除去される。
比較例ではその後、ＮＭＯＳＱ３のソース・ドレイン領域を構成する拡散領域Ｄ１を形成するためのイオン注入工程を行う。このとき、ゲート電極ＧＮの上面は上記ハードマスクにより覆われていないため、ゲート電極ＧＮにも当該イオン注入工程によりＮ型不純物が打ち込まれる。したがって、比較例のゲート電極ＧＮはＮ型の半導体膜となる。
ＭＯＳＦＥＴの微細化を進めた場合、ゲート電極ＧＮの高さは低くなることが考えられる。特に、ゲート電極ＧＮの高さが２００ｎｍよりも低くなると、ソース・ドレイン領域を形成するための上記イオン注入工程により、ゲート電極ＧＮ内の下部までＮ型不純物イオンが達しやすくなるため、上記比較例の製造方法では、ゲート電極ＧＮの導電型をＰ型に保つことは困難となる。
上記のような理由により、比較例のようにＮＭＯＳＱ３のゲート電極ＧＮがＮ型半導体膜により構成されている場合、ＮＭＯＳＱ３のしきい値電圧が低いため、オフリーク電流が流れやすい問題がある。これに対し、本実施の形態の半導体装置の製造方法では、図９を用いて説明したエピタキシャル層ＥＰの形成工程の後も、ハードマスクである絶縁膜ＨＭを残し、その状態でＮＭＯＳ領域１Ａにおけるエクステンション領域ＥＸ１の形成工程（図７参照）および拡散領域Ｄ１の形成工程（図１０参照）を行っている。これにより、絶縁膜ＨＭに覆われたゲート電極Ｇ１の導電型をＰ型に保つことができるため、ゲート電極Ｇ１の仕事関数を増大させることができる。したがって、ＮＭＯＳＱ１のしきい値電圧が上昇するため、オフリーク電流の発生を防ぐことができる。
また、ゲート絶縁膜ＧＦの一部として高誘電率膜ＨＫを設けているため、Ｐ型のゲート電極Ｇ１の仕事関数は、高誘電率膜ＨＫを形成しない場合に比べて低下し、これによりＮＭＯＳＱ１のしきい値電圧は低下する。これにより、ＮＭＯＳのチャネル領域にＮ型不純物を導入することなく、ＮＭＯＳＱ１のしきい値電圧の過度な増大を防ぎ、ＮＭＯＳＱ１のしきい値電圧を適正な値に調整することができる。よって、ＮＭＯＳのチャネル領域にＮ型不純物を導入することに起因して、複数の素子同士の間での素子の性能にばらつきが生じることを防ぎつつ、ＮＭＯＳＱ１のしきい値電圧を抑えてＮＭＯＳＱ１の省電力化を可能としている。また、ここではＳＯＩ基板上にＣＭＯＳを設けているため、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。
また、ＰＭＯＳＱ２においても、ゲート絶縁膜ＧＦ内に高誘電率膜ＨＫを設けることで、ゲート電極Ｇ２の仕事関数を小さくしている。これにより、ＰＭＯＳＱ２はより高いしきい値電圧を得ることができるため、ＰＭＯＳＱ２におけるオフリーク電流の発生を防ぐことができる。
また、本実施の形態の半導体装置の製造方法では、エクステンション領域ＥＸ１の形成工程（図７参照）および拡散領域Ｄ１の形成工程（図１０参照）において、ゲート電極Ｇ１の上面を絶縁膜ＨＭにより覆っている。このため、ＭＯＳＦＥＴの微細化が進み、ゲート電極Ｇ１の高さが２００ｎｍよりも低くなった場合であっても、ソース・ドレイン領域を形成するための上記イオン注入工程によりゲート電極Ｇ１にＮ型不純物が導入されることを防ぐことができる。したがって、ゲート電極Ｇ１の導電型をＰ型に保つことが容易となるため、ＮＭＯＳＱ１のしきい値電圧を高め、かつ、半導体装置を微細化することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ ＮＭＯＳ領域
１Ｂ ＰＭＯＳ領域
ＢＸ ＢＯＸ膜
ＣＬ 層間絶縁膜
ＣＰ コンタクトプラグ
Ｄ１、Ｄ２ 拡散領域
ＥＰ エピタキシャル層
ＥＸ１、ＥＸ２ エクステンション領域
Ｇ１、Ｇ２、ＧＮ、ＧＰ ゲート電極
ＧＦ ゲート絶縁膜
ＨＫ 高誘電率膜
ＨＭ 絶縁膜
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
Ｍ１ 配線
Ｎ１、Ｎ２ 窒化シリコン膜
Ｏ１ 酸化シリコン膜
ＯＦ オフセットスペーサ
ＰＲ１〜ＰＲ４ フォトレジスト膜
ＰＳ ポリシリコン膜
Ｑ１ ＮＭＯＳ
Ｑ２ ＰＭＯＳ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＳＬ ＳＯＩ層
ＳＴＩ 素子分離領域
ＳＷ サイドウォール

Claims (8)

  1. 半導体基板と、
    前記半導体基板上の第１絶縁膜と、
    前記第１絶縁膜上の半導体層と、
    前記半導体層上に第２絶縁膜を介して形成された、Ｐ型の第１半導体膜を含む第１ゲート電極と、
    前記第１ゲート電極の横の前記半導体層内に、Ｎ型の不純物が導入されて形成された一対の第１ソース・ドレイン領域と、
    を有し、
    前記半導体基板、前記第１絶縁膜および前記半導体層は、ＳＯＩ基板を構成し、
    前記第１ゲート電極および一対の前記第１ソース・ドレイン領域は、Ｎチャネル型電界効果トランジスタを構成し、
    前記第２絶縁膜は、酸化シリコンよりも高い誘電率を有する材料を含む、半導体装置。
  2. 請求項１記載の半導体装置において、
    一対の前記第１ソース・ドレイン領域の相互間の前記半導体層は、真性半導体層である、半導体装置。
  3. 請求項１記載の半導体装置において
    一対の前記第１ソース・ドレイン領域の相互間の前記半導体層内における、前記Ｐ型の不純物の濃度は、１×１０１７／ｃｍ３以下である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ＳＯＩ基板の上面に沿う方向において並ぶ第１領域および第２領域のうち、前記第１領域には前記Ｎチャネル型電界効果トランジスタが形成され、前記第２領域にはＰチャネル型電界効果トランジスタが形成されており、
    前記Ｐチャネル型電界効果トランジスタは、
    前記第２領域の前記半導体層上に第３絶縁膜を介して形成された、前記Ｐ型の第２半導体膜を含む第２ゲート電極と、
    前記第２ゲート電極の横の前記半導体層内に、前記Ｐ型の不純物が導入されて形成された一対の第２ソース・ドレイン領域と、
    を有し、
    前記第３絶縁膜は、酸化シリコンよりも高い誘電率を有する材料を含む、半導体装置。
  5. （ａ１）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とにより構成され、上面に第１領域を有するＳＯＩ基板を準備する工程、
    （ｂ１）前記第１領域の前記半導体層上に、酸化シリコンよりも高い誘電率を有する材料を含む第２絶縁膜と、Ｐ型の半導体膜を含む第１ゲート電極と、前記第１ゲート電極の上面を覆う第３絶縁膜とを順に積層した第１パターンを形成する工程、
    （ｃ１）前記第１ゲート電極の側壁を覆い、第４絶縁膜を含む第１サイドウォールを形成する工程、
    （ｄ１）前記第１ゲート電極の横において前記第１サイドウォールから露出する前記半導体層上に一対の第１エピタキシャル層を形成する工程、
    （ｅ１）前記第３絶縁膜をマスクとして用い、一対の前記第１エピタキシャル層にＮ型の不純物を打ち込むことで、一対の第１ソース・ドレイン領域を形成することにより、前記第１ゲート電極および一対の前記第１ソース・ドレイン領域を含むＮチャネル型電界効果トランジスタを前記第１領域に形成する工程、
    （ｆ１）前記（ｅ１）工程の後、前記第３絶縁膜および前記第１サイドウォールを除去することで、前記第１ゲート電極の上面を露出させる工程、
    （ｇ１）前記（ｆ１）工程の後、前記第１ゲート電極の側壁を覆い、第５絶縁膜を含む第２サイドウォールを形成する工程、
    （ｈ１）前記（ｇ１）工程の後、前記第１ゲート電極および一対の前記第１エピタキシャル層のそれぞれの上に複数のシリサイド層を形成する工程、
    を有する、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    一対の前記第１ソース・ドレイン領域の相互間の前記半導体層は、真性半導体層である、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記ＳＯＩ基板は、前記ＳＯＩ基板の上面に沿って並ぶ前記第１領域および第２領域を有し、
    前記（ｂ１）工程では、前記第１領域に前記第２絶縁膜、前記第１ゲート電極および前記第３絶縁膜を形成し、
    前記第２領域の前記半導体層上に、酸化シリコンよりも高い誘電率を有する材料を含む第６絶縁膜と、前記Ｐ型の半導体膜を含む第２ゲート電極と、前記第２ゲート電極の上面を覆う第７絶縁膜とを順に積層した第２パターンを形成し、
    前記（ｃ１）工程では、前記第１サイドウォールと、前記第２ゲート電極の側壁を覆い、第８絶縁膜を含む第３サイドウォールとを形成し、
    前記（ｄ１）工程では、一対の前記第１エピタキシャル層を形成し、前記第２ゲート電極の横において前記第３サイドウォールから露出する前記半導体層上に一対の第２エピタキシャル層を形成し、
    （ｅ２）前記第７絶縁膜をマスクとして用い、一対の前記第２エピタキシャル層に前記Ｐ型の不純物を打ち込むことで、一対の第２ソース・ドレイン領域を形成することにより、前記第１ゲート電極および一対の前記第２ソース・ドレイン領域を含むＰチャネル型電界効果トランジスタを前記第２領域に形成する工程をさらに有し、
    前記（ｆ１）工程では、前記（ｅ２）工程の後に、前記第３絶縁膜、前記第７絶縁膜、前記第１サイドウォールおよび前記第３サイドウォールを除去することで、前記第２ゲート電極の上面を露出させ、
    前記（ｇ１）工程では、前記第２サイドウォールと、前記第２ゲート電極の側壁を覆い、第９絶縁膜を含む第４サイドウォールとを形成し、
    前記（ｈ１）工程では、前記第１ゲート電極、前記第２ゲート電極、一対の前記第１エピタキシャル層および一対の前記第２エピタキシャル層のそれぞれの上に前記複数のシリサイド層を形成する、半導体装置の製造方法。
  8. 請求項５記載の半導体装置の製造方法において、
    前記ＳＯＩ基板は、前記ＳＯＩ基板の上面に沿って並ぶ前記第１領域および第２領域を有し、
    前記（ｂ１）工程では、前記第１領域に前記第２絶縁膜、前記第１ゲート電極および前記第３絶縁膜を形成し、
    前記第２領域の前記半導体層上に、酸化シリコンよりも高い誘電率を有する材料を含む第６絶縁膜と、前記Ｐ型の半導体膜を含む第２ゲート電極と、前記第２ゲート電極の上面を覆う第７絶縁膜とを順に積層した第２パターンを形成し、
    前記（ｃ１）工程では、前記第１サイドウォールと、前記第２ゲート電極の側壁を覆い、第８絶縁膜を含む第３サイドウォールとを形成し、
    前記（ｄ１）工程では、一対の前記第１エピタキシャル層を形成し、前記第２ゲート電極の横において前記第３サイドウォールから露出する前記半導体層上に一対の第２エピタキシャル層を形成し、
    前記（ｆ１）工程では、前記第３絶縁膜、前記第７絶縁膜、前記第１サイドウォールおよび前記第３サイドウォールを除去し、前記第２ゲート電極の上面を露出させ、
    （ｆ２）前記（ｆ１）工程の後、一対の前記第２エピタキシャル層に前記Ｐ型の不純物を打ち込むことで、一対の第２ソース・ドレイン領域を形成することにより、前記第１ゲート電極および一対の前記第２ソース・ドレイン領域を含むＰチャネル型電界効果トランジスタを前記第２領域に形成する工程をさらに有し、
    前記（ｇ１）工程では、前記（ｆ２）工程の後に、前記第２サイドウォールと、前記第２ゲート電極の側壁を覆い、第９絶縁膜を含む第４サイドウォールとを形成し、
    前記（ｈ１）工程では、前記第１ゲート電極、前記第２ゲート電極、一対の前記第１エピタキシャル層および一対の前記第２エピタキシャル層のそれぞれの上に前記複数のシリサイド層を形成する、半導体装置の製造方法。
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