KR20210043465A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20210043465A
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semiconductor
field effect
effect transistor
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시분 즈다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체 장치의 저소비 전력화를 실현하는 것을 과제로 한다.
게이트 절연막(GI1)은, 산화 실리콘을 포함하는 절연막(IF1)에, 알루미늄(Al)은 첨가되지 않고, 하프늄(Hf)이 첨가된 절연막이다. 또한, 게이트 절연막(GI2)은, 산화 실리콘을 포함하는 절연막(IF1)에, 하프늄은 첨가되지 않고, 알루미늄이 첨가된 절연막이다. 또한, 게이트 절연막(GI3)은, 산화 실리콘을 포함하는 절연막(IF2)에, 알루미늄이 첨가된 절연막이다. 또한, 게이트 절연막(GI4)은, 산화 실리콘을 포함하는 절연막(IF2)에, 하프늄이 첨가된 절연막이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 예를 들어, SOI 기판을 사용한 반도체 장치 및 그 제조 방법에 적합하게 이용할 수 있는 것이다.
반도체 기판(반도체 기재), 이 반도체 기판 상에 형성된 BOX막(절연층), 및 이 BOX막 상에 형성된 실리콘층(SOI층, 반도체층)을 갖는 SOI 기판을 사용한 반도체 장치로서, 예를 들어, 일본 특허 공개 제2013-219181호 공보(특허문헌 1)와 같이, SOI 기판의 SOI 영역(BOX막 및 실리콘층을 갖는 영역)에 형성된 ｎ채널형(또는 p채널형)의 전계 효과 트랜지스터와, SOI 기판의 벌크 실리콘 영역(BOX막 및 실리콘층을 갖지 않는 영역)에 형성된 ｎ채널형(또는 p채널형)의 전계 효과 트랜지스터를 구비한, 소위 하이브리드 구조의 반도체 장치가 있다.
또한, SOI 기판을 사용한 반도체 장치로서, 일본 특허 공개 제2016-18936호 공보(특허문헌 2)와 같이, ｎ채널형의 전계 효과 트랜지스터 및 p채널형의 전계 효과 트랜지스터의 각각의 게이트 절연막에, 게이트 절연막의 표면 단위 면적당의 농도가 1×1013㎠ 이상인 하프늄(Hf)을 마련한 반도체 장치가 있다. 이러한 반도체 장치의 경우, ｎ채널형의 전계 효과 트랜지스터 및 p채널형의 전계 효과 트랜지스터의 각각의 게이트 전극의 일함수를 작게 할 수 있다. 즉, ｎ채널형의 전계 효과 트랜지스터의 역치 전압을 작게 할 수 있고, 또한, p채널형의 전계 효과 트랜지스터의 역치 전압을 크게 할 수 있다.
또한, 전계 효과 트랜지스터의 역치 전압이 변동하는 BTI(Bias Temperature Instability) 중 p채널형의 전계 효과 트랜지스터에 있어서의 NBTI(Negative Bias Temperature Instability)의 대책으로서, 일본 특허 공개 제2019-62170호 공보(특허문헌 3)의 실시 형태 1과 같이, ｎ채널형의 전계 효과 트랜지스터 및 p채널형의 전계 효과 트랜지스터의 각각의 게이트 절연막 중에 있어서의, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 하프늄의 원자수의 비율을, 75％ 이상, 또한, 100％ 미만으로 한, SOI 기판을 사용한 반도체 장치가 있다. 또한, SOI 기판을 사용한 반도체 장치로서, 일본 특허 공개 제2019-62170호 공보(특허문헌 3)의 실시 형태 2와 같이, 알루미늄(Al)은 포함하지만 하프늄은 포함하지 않는 게이트 절연막을 갖는 ｎ채널형의 전계 효과 트랜지스터와, 하프늄(Hf)은 포함하지만 알루미늄(Al)은 포함하지 않는 게이트 절연막을 갖는 p채널형의 전계 효과 트랜지스터를 구비한 반도체 장치가 있다. 이러한 반도체 장치의 경우, p채널형의 전계 효과 트랜지스터의, 알루미늄(Al)에 의한 역치 전압의 저하를 억제할 수 있다.
일본 특허 공개 제2013-219181호 공보 일본 특허 공개 제2016-18936호 공보 일본 특허 공개 제2019-62170호 공보
상기 특허문헌 2 혹은 상기 특허문헌 3과 같이, 전계 효과 트랜지스터의 역치 전압을 조정하기 위해서는, 알루미늄(Al) 또는 하프늄(Hf)과 같은 금속을, 전계 효과 트랜지스터를 구성하는 게이트 절연막에 첨가하는 것이 바람직하다. 또한, 알루미늄(Al) 또는 하프늄(Hf)과 같은 금속을 게이트 절연막에 첨가한, 소위 고유전율 절연막을 채용함으로써, 게이트 리크 전류의 발생을 억제할 수 있다. 즉, 고유전율 절연막을 채용함으로써, 게이트 절연막의 물리적인 두께를 얇게 하지 않고, 게이트 절연막의 용량을 증가시킬 수도 있다.
한편, 근년에는, 반도체 장치의 더한층 저소비 전력화나 동작 속도의 향상(고속화) 등이 요구되고 있다. 전계 효과 트랜지스터에 인가하는 전압값(구동 전압)을 작게 했다고 해도, 이 전계 효과 트랜지스터를 고속으로 동작시키기 위해서, 즉, 전계 효과 트랜지스터의 채널 영역에 흐르는 온 전류를 증가시키기 위해서는, 전계 효과 트랜지스터의 역치 전압을 낮게 하는 것이 생각된다.
그래서, 본 발명자는, 전계 효과 트랜지스터의 역치 전압을 낮게 하기 위해서, 상기한 고유전율 절연막을 구성하는 금속의 종류 또는 금속의 양(비율, 농도)을 조정하는 것을 검토하였다. 그 결과, 첨가하는 금속의 종류 또는 금속의 양에 따라서는, 원하는 특성을 구비한 반도체 장치의 제조가 곤란해짐을 알았다.
기타의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
일 실시 형태에 있어서의 반도체 장치는, 제1 게이트 절연막을 개재하여 제1 영역에 위치하는 반도체층 상에 형성된 n형의 제1 전계 효과 트랜지스터의 제1 게이트 전극과, 제2 게이트 절연막을 개재하여 제2 영역에 위치하는 반도체층 상에 형성된 p형의 제2 전계 효과 트랜지스터의 제2 게이트 전극과, 제3 게이트 절연막을 개재하여 제3 영역에 위치하는 반도체 기재 상에 형성된 n형의 제3 전계 효과 트랜지스터의 제3 게이트 전극과, 제4 게이트 절연막을 개재하여 제4 영역에 위치하는 반도체 기재 상에 형성된 p형의 제4 전계 효과 트랜지스터의 제4 게이트 전극을 포함하고 있다. 여기서, 제1 게이트 절연막은, 산화 실리콘을 포함하는 절연막에, 알루미늄은 첨가되지 않고, 하프늄이 첨가된 절연막이다. 또한, 제2 게이트 절연막은, 산화 실리콘을 포함하는 절연막에, 하프늄은 첨가되지 않고, 알루미늄이 첨가된 절연막이다. 또한, 제3 게이트 절연막은, 산화 실리콘을 포함하는 절연막에 알루미늄이 첨가된 절연막이다. 또한, 제4 게이트 절연막은, 산화 실리콘을 포함하는 절연막에 하프늄이 첨가된 절연막이다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역의 각각에 위치하는 반도체층 상에 산화 실리콘을 포함하는 제1 절연막을 형성하고, 제3 영역 및 제4 영역의 각각에 위치하는 반도체 기재 상에 산화 실리콘을 포함하는 제2 절연막을 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역에 위치하는 반도체층을 제1 마스크로 덮은 상태에서, 제2 영역에 위치하는 제1 절연막 및 제3 영역에 위치하는 제2 절연막에 알루미늄을 첨가하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제2 영역에 위치하는 반도체층을 제2 마스크로 덮은 상태에서, 제1 영역에 위치하는 제1 절연막 및 제4 영역에 위치하는 제2 절연막에 하프늄을 첨가하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역에 위치하는 제1 절연막에 알루미늄을 첨가하지 않고 하프늄을 첨가함으로써 형성된 제1 게이트 절연막을 개재하여 제1 영역에 위치하는 반도체층 상에 제1 게이트 전극을 형성하고, 제2 영역에 위치하는 제1 절연막에 하프늄을 첨가하지 않고 알루미늄을 첨가함으로써 형성된 제2 게이트 절연막을 개재하여 제2 영역에 위치하는 반도체층 상에 제2 게이트 전극을 형성하고, 제3 영역에 위치하는 제2 절연막에 알루미늄을 첨가함으로써 형성된 제3 게이트 절연막을 개재하여 제3 영역에 위치하는 반도체 기재 상에 제3 게이트 전극을 형성하고, 제4 영역에 위치하는 제2 절연막에 하프늄을 첨가함으로써 형성된 제4 게이트 절연막을 개재하여 제4 영역에 위치하는 반도체 기재 상에 제4 게이트 전극을 형성하는 공정을 포함하고 있다.
또한, 다른 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역의 각각에 위치하는 반도체층 상에 산화 실리콘을 포함하는 제1 절연막을 형성하고, 제3 영역 및 제4 영역의 각각에 위치하는 반도체 기재 상에 산화 실리콘을 포함하는 제2 절연막을 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역의 각각에 위치하는 제1 절연막과, 제3 영역 및 제4 영역의 각각에 위치하는 제2 절연막에, 알루미늄 및 하프늄을 첨가하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역의 각각에 위치하는 제1 절연막과, 제3 영역 및 제4 영역의 각각에 위치하는 제2 절연막을 덮도록, 제1 영역 및 제2 영역의 각각에 위치하는 반도체층 상과, 제3 영역 및 제4 영역의 각각에 위치하는 반도체 기재 상에, 제1 반도체 재료를 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제3 영역 및 제4 영역의 각각에 위치하는 제1 반도체 재료가 잔존하도록, 제2 영역에 위치하는 제1 반도체 재료와, 제2 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 제1 절연막을 제거하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제2 영역에 위치하는 반도체층 상에, 산화 실리콘을 포함하는 제3 절연막을 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제2 영역에 위치하는 제3 절연막에, 알루미늄을 첨가하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제2 영역에 위치하고, 또한, 알루미늄이 첨가된 제3 절연막 상에, 제2 반도체 재료를 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제2 영역에 위치하는 제2 반도체 재료와, 제3 영역 및 제4 영역의 각각에 위치하는 제1 반도체 재료가 잔존하도록, 제1 영역에 위치하는 제1 반도체 재료와, 제1 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 제1 절연막을 제거하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역에 위치하는 반도체층 상에, 산화 실리콘을 포함하는 제4 절연막을 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역에 위치하는 제4 절연막에 하프늄을 첨가하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 영역에 위치하고, 또한, 하프늄이 첨가된 제4 절연막 상에, 제3 반도체 재료를 형성하는 공정을 포함하고 있다. 또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 반도체 재료, 상기 제2 반도체 재료 및 상기 제3 반도체 재료 각각을 패터닝함으로써, 제1 영역에 위치하고, 또한, 하프늄이 첨가된 제3 절연막을 개재하여 제1 영역에 위치하는 반도체층 상에 제1 게이트 전극을 형성하고, 제2 영역에 위치하고, 또한, 알루미늄이 첨가된 제4 절연막을 개재하여 제2 영역에 위치하는 반도체층 상에 제2 게이트 전극을 형성하고, 제3 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 제2 절연막을 개재하여 제3 영역에 위치하는 반도체 기재 상에 제3 게이트 전극을 형성하고, 제4 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 제2 절연막을 개재하여 제4 영역에 위치하는 반도체 기재 상에 제4 게이트 전극을 형성하는 공정을 포함하고 있다.
일 실시 형태에 있어서의 반도체 장치에 의하면, 반도체 장치의 저소비 전력화를 실현할 수 있다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한, 다른 일 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 일 실시 형태의 반도체 장치의 단면도이다.
도 2는, SRAM 회로를 구성하는 메모리 셀을 도시하는 회로도이다.
도 3은, 알루미늄의 첨가량과 n형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다.
도 4는, 하프늄의 첨가량과 p형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다.
도 5는, 일 실시 형태의 반도체 장치의 제조 공정을 도시하는 프로세스 흐름도이다.
도 6은, 일 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 7은, 도 6에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 8은, 도 7에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 9는, 도 8에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은, 도 9에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은, 도 10에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는, 도 11에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은, 도 12에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는, 도 13에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 15는, 도 14에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 16은, 변형예 1의 반도체 장치의 단면도이다.
도 17은, 변형예 2의 반도체 장치의 제조 공정을 도시하는 프로세스 흐름도이다.
도 18은, 변형예 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는, 도 18에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 20은, 도 19에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은, 도 20에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 22는, 도 21에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은, 도 22에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는, 도 23에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 25는, 도 24에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은, 도 25에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은, 도 26에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은, 도 27에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는, 변형예 2의 더한층 변형예의 반도체 장치의 단면도이다.
도 30은, 변형예 3의 반도체 장치의 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 되고, 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전도에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호 및 해칭을 첨부하고, 그의 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도일지라도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한, 평면도일지라도 도면을 보기 쉽게 하기 위하여 해칭을 첨부하는 경우도 있다.
(실시 형태)
본 실시 형태의 반도체 장치(SMD1) 및 그 제조 방법에 대해서 설명한다. 도 1은, 본 실시 형태의 반도체 장치(SMD1)의 단면도이다. 또한, 도 2는, SRAM(Static Random Access Memory) 회로를 구성하는 메모리 셀(MC)을 도시하는 회로도이다. 또한, 도 3은, 게이트 절연막을 구성하는 절연막에 첨가하는 알루미늄(Al)의 첨가량과 n형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다. 또한, 도 4는, 게이트 절연막을 구성하는 절연막에 첨가하는 하프늄(Hf)의 첨가량과 p형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다.
<본 실시 형태의 반도체 장치(SMD1)에 대해서>
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 장치(SMD1)는, SOI 영역(1SR)과, 벌크 영역(2BR)을 구비한, 소위 하이브리드 구조이다. 또한, SOI 영역(1SR)은, 도 1에 도시한 바와 같이, ｎ채널형(이하, n형이라고 칭한다)의 전계 효과 트랜지스터(Q1n)가 형성된 영역(1An), 및 이 n형의 전계 효과 트랜지스터(Q1n)에 백 게이트 전압을 공급하기 위한 영역(1TAn)을 구비한 영역(1SRn)과, p채널형(이하, p형이라고 칭한다)의 전계 효과 트랜지스터(Q1p)가 형성된 영역(1Ap), 및 이 p형의 전계 효과 트랜지스터(Q1p)에 백 게이트 전압을 공급하기 위한 영역(1TAp)을 구비한 영역(1SRp)을, 갖고 있다. 한편, 벌크 영역(2BR)은, 도 1에 도시한 바와 같이, n형의 전계 효과 트랜지스터(Q2n)가 형성된 영역(2BRn)과, p형의 전계 효과 트랜지스터(Q2p)가 형성된 영역(2BRp)을 갖고 있다. 또한, 도 1에 도시한 바와 같이, n형의 전계 효과 트랜지스터(Q1n)가 형성된 영역(1An)과, 이 n형의 전계 효과 트랜지스터(Q1n)에 백 게이트 전압을 공급하기 위한 영역(1TAn) 사이에는, 예를 들어 산화 실리콘을 포함하는 소자 분리부(STI)가 형성되어 있다. 즉, 이 2개의 영역(1An, 1TAn)은, 소자 분리부(STI)에 의해 서로 분리되어 있다. 또한, 상기 소자 분리부(STI)는, 도 1에 도시한 바와 같이, p형의 전계 효과 트랜지스터(Q1p)가 형성된 영역(1Ap)과, 이 p형의 전계 효과 트랜지스터(Q1p)에 백 게이트 전압을 공급하기 위한 영역(1TAp) 사이에도 형성되어 있다. 즉, 각 영역(1An, 1TAn, 1Ap, 1TAp, 2BRn(2An), 2BPp(2Ap))은 소자 분리부(STI)에 의해 구획 형성되어 있다.
또한, 반도체 장치(SMD1)의 SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)는, 예를 들어, 그 구동 전압이 0.5v 내지 1.8v인 SRAM 회로의 메모리 셀(MC)(도 2를 참조)을 구성하는 전계 효과 트랜지스터이다. 한편, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)는, 예를 들어, 그 구동 전압이 2.5v 내지 3.3v인 입출력 회로와 같은 주변 회로(도시하지 않음)를 구성하는 전계 효과 트랜지스터이다. 또한, 본 실시 형태에서는, 각 전계 효과 트랜지스터(Q1n, Q1p)가 SRAM 회로를 구성하는 메모리 셀(MC)의 각 트랜지스터에 적용되는 경우에 대하여 설명하지만, 각 전계 효과 트랜지스터(Q1n, Q1p)는, 예를 들어 DRAM(Dynamic Random Access Memory) 회로의 워드선에 접속되는 워드선 드라이버 회로와 같은, 다른 회로를 구성하는 트랜지스터에 적용되어도 된다.
<SRAM 회로에 대해서>
여기서, SRAM 회로의 메모리 셀(MC)에 대해서, 도 2를 사용하여 설명한다. 도 2에 도시한 바와 같이, SRAM 회로를 구성하는 메모리 셀(MC)은, 한 쌍의 비트선(BL, /(바)BL)과, 워드선(WL)의 교차부에 배치된다. 또한, 이 메모리 셀(MC)은, 도 2에 도시한 바와 같이, 한 쌍의 로드 트랜지스터(부하용 MISFET)(Lo1, Lo2)와, 한 쌍의 액세스 트랜지스터(전송용 MISFET)(Acc1, Acc2)와, 한 쌍의 드라이버 트랜지스터(구동용 MISFET)(Dr1, Dr2)를 갖는다. 여기서, 로드 트랜지스터(Lo1, Lo2)는, p형의 전계 효과 트랜지스터인 데 반해, 액세스 트랜지스터(Acc1, Acc2) 및 드라이버 트랜지스터(Dr1, Dr2) 각각은, n형의 전계 효과 트랜지스터이다. 그리고, 본 실시 형태에서는, 영역(1SRn)에 형성된 n형의 전계 효과 트랜지스터(Q1n)가, 예를 들어 도 2에 도시하는 메모리 셀(MC)의 드라이버 트랜지스터(Dr1, Dr2)이며, 영역(1SRp)에 형성된 p형의 전계 효과 트랜지스터(Q1n)가, 예를 들어 도 2에 도시하는 메모리 셀(MC)의 로드 트랜지스터(Lo1, Lo2)(또는 액세스 트랜지스터(Acc1, Acc2))이다.
또한, 메모리 셀(MC)을 구성하는 6개의 트랜지스터 중, 로드 트랜지스터(Lo1) 및 드라이버 트랜지스터(Dr1)는, 도 2에 도시한 바와 같이, 하나의 CMOS 인버터를 구성하고 있다. 또한, 메모리 셀(MC)을 구성하는 6개의 트랜지스터 중, 로드 트랜지스터(Lo2) 및 드라이버 트랜지스터(Dr2)는, 도 2에 도시한 바와 같이, 다른 하나의 CMOS 인버터를 구성하고 있다. 그리고, 이들 한 쌍의 CMOS 인버터의 상호의 입출력 단자인 노드(N1, N2)는, 교차 결합되어 있다. 즉, 도 2에 도시한 바와 같이, 전원 전압 Vdd와 노드(N1) 간에 접속된 로드 트랜지스터(Lo1)와, 노드(N1)와 기준 전압 Vss 간에 접속된 드라이버 트랜지스터(Dr1)의 각각의 게이트 전극은, 노드(N2)와 전기적으로 접속되어 있다. 또한, 도 2에 도시한 바와 같이, 전원 전압 Vdd와 노드(N2) 간에 접속된 로드 트랜지스터(Lo2), 및 노드(N2)와 접지 전압 Vss 간에 접속된 드라이버 트랜지스터(Dr2)의 각각의 게이트 전극은, 노드(N1)에 접속되어 있다. 바꾸어 말하면, 상기와 같이 교차 결합된 한 쌍의 CMOS 인버터는, 1비트의 정보를 기억하는 정보 축적부로서, 플립플롭 회로를 구성하고 있다. 또한, 도 2에 도시한 바와 같이, 비트선(BL)과 노드(N1) 간에 액세스 트랜지스터(Acc1)가 접속되고, 비트선(/BL)과 노드(N2) 간에 액세스 트랜지스터(Acc2)가 접속되어 있다. 그리고, 각 액세스 트랜지스터(Acc1, Acc2)의 게이트 전극은, 도 2에 도시한 바와 같이, 워드선(WL)에 접속되어 있다.
이어서, 각 영역(1An, 1TAn, 1Ap, 1TAp, 2BRn(2An), 2BPp(2Ap))에 형성된 전계 효과 트랜지스터의 상세에 대해서 설명한다. 먼저, SOI 영역(1SR) 중 영역(1SRn)에 형성된 n형의 전계 효과 트랜지스터(Q1n)에 대해서 설명한다. 또한, 후술하는 전계 효과 트랜지스터의 구성에 있어서, 전술한 전계 효과 트랜지스터의 구성과 같은 부분에 대해서는, 그 설명을 생략한다.
<본 실시 형태의 전계 효과 트랜지스터(Q1n)에 대해서>
도 1에 도시한 바와 같이, SOI 영역(1SR)에 형성된 n형의 전계 효과 트랜지스터(Q1n)는, 영역(1An)에 위치하는 반도체 기재(BM)와, 이 영역(1An)에 위치하는 반도체 기재(BM) 상에 형성된 절연층(BX)과, 이 영역(1An)에 위치하는 절연층(BX) 상에 형성된 반도체층(SL)과, 이 영역(1An)에 위치하는 반도체층(SL) 상에 게이트 절연막(GI1)을 개재하여 형성된 게이트 전극(GE1)을 갖고 있다. 여기서, 반도체 기재(BM)는, 예를 들어 1Ω㎝ 내지 15Ω㎝의 비저항을 갖는 p형의 단결정 실리콘을 포함한다. 또한, 절연층(BX)은, 예를 들어, 산화 실리콘을 포함한다. 또한, 반도체층(SL)은, 예를 들어, 단결정 실리콘을 포함한다. 또한, 게이트 전극(GE1)은, 예를 들어, 다결정 실리콘(구체적으로는, 불순물이 도입 혹은 이온 주입된 도프드 폴리실리콘)을 포함한다. 또한, 영역(1An)에 위치하는 반도체층(SL)의 두께는, 10㎚ 내지 20㎚이다. 또한, 영역(1An)에 위치하는 절연층(BX)의 두께는, 10㎚ 내지 20㎚이다. 한편, 게이트 절연막(GI1)의 상세에 대해서는 후술한다.
또한, 도 1에 도시한 바와 같이, 영역(1SRn)에 위치하는 반도체 기재(BM)에는, 이 영역(1SRn)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, p형의 웰 영역(PW)이 형성되어 있다. 그리고, 이 p형의 웰 영역(PW)에는, 영역(1SRn)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, p형의 그라운드 플레인 영역(GP1)이 형성되어 있다. 또한, p형의 그라운드 플레인 영역(GP1)은, 이 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)의 백 게이트(BGE1)(도 1을 참조)로서 기능한다. 또한, 그라운드 플레인 영역(GP1)을 구성하는 불순물의 농도는, 웰 영역(PW)을 구성하는 불순물의 농도보다도 높다.
또한, 도 1에 도시한 바와 같이, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 게이트 전극(GE1)의 측벽 상에는, 사이드 월 스페이서(SW)가 형성되어 있다. 사이드 월 스페이서(SW)는, 도 1에 도시한 바와 같이, 게이트 전극(GE1)의 측벽 상에 형성된 오프셋 스페이서(IF3)와, 이 오프셋 스페이서(IF3)를 개재하여 게이트 전극(GE1)의 측벽 상에 형성된 절연막(IF4)을 포함한다. 여기서, 오프셋 스페이서(IF3)는, 예를 들어, 산화 실리콘을 포함하는 절연막이다. 또한, 절연막(IF4)은, 예를 들어, 질화 실리콘을 포함하는 절연막이다. 또한, 도 1에 도시한 바와 같이, 영역(1An)에 위치하는 반도체층(SL) 중 게이트 전극(GE1) 및 오프셋 스페이서(IF3)로부터 노출되는 표면 상에는, 에피택셜 성장층(EP)이 형성되어 있다. 이 에피택셜 성장층(EP)은, 게이트 전극(GE1) 및 오프셋 스페이서(IF3)로부터 노출된 반도체층(SL)의 표면에 대하여 에피택셜 성장 처리를 실시함으로써 형성된 것이다. 그리고, 이 에피택셜 성장층(EP)의 일부는, 도 1에 도시한 바와 같이, 사이드 월 스페이서(SW)를 구성하는 절연막(IF4)으로 덮여 있다.
또한, 도 1에 도시한 바와 같이, 영역(1An)에 형성된 반도체층(SL) 중 오프셋 스페이서(IF3)와 겹치는 영역에는, 익스텐션 영역(EX1)이 형성되어 있다. 구체적으로는, 익스텐션 영역(EX1)은, 도 1에 도시한 바와 같이, 게이트 전극(GE1)에 대하여 자기 정합적으로 형성되어 있다. 또한, 이 익스텐션 영역(EX1)은, 어떤 농도를 갖는 도전형의 불순물을 포함한다. 영역(1An)에 형성된 전계 효과 트랜지스터(Q1n)는 n형의 전계 효과 트랜지스터이기 때문에, 이 익스텐션 영역(EX1)을 구성하는 불순물은, n형이다. 또한, 이 익스텐션 영역(EX1)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1014㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
또한, 도 1에 도시한 바와 같이, 영역(1An)에 형성된 반도체층(SL) 중 에피택셜 성장층(EP)과 겹치는 영역(즉, 오프셋 스페이서(IF3)와 겹치지 않는 영역)과, 이 에피택셜 성장층(EP)에는, 확산층(SD1)이 형성되어 있다. 또한, 확산층(SD1)을 구성하는 불순물의 극성은, 익스텐션 영역(EX1)을 구성하는 불순물의 극성과 동일하다. 즉, 확산층(SD1)을 구성하는 불순물은, n형이다. 또한, 이 확산층(SD1)은, 상기한 익스텐션 영역(EX1)을 구성하는 불순물의 농도보다도 농도를 갖는 도전형의 불순물을 포함한다. 구체적으로는, 확산 영역(SD1)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다. 그리고, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 소스 또는 드레인이 되는 반도체 영역(SDR1)은, 상기한 익스텐션 영역(EX1)과, 이 확산층(SD1)을 포함한다.
또한, 상기한 p형의 웰 영역(PW)은, 도 1에 도시한 바와 같이, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)에 백 게이트 전압(Vbg2)(도 2를 참조)을 공급하기 위한 영역(1TAn)에도 형성되어 있다. 즉, p형의 웰 영역(PW)은, 이 2개의 영역(1An, 1TAn)을 포함하는 영역(1SRn)에 형성되어 있다. 또한, 상기한 p형의 그라운드 플레인 영역(GP1)은, 도 1에 도시한 바와 같이, 이 영역(1TAn)에 위치하는 p형의 웰 영역(PW) 내에도 형성되어 있다. 또한, 도 1에 도시한 바와 같이, 영역(1TAn)에는, 반도체층(SL) 및 절연층(BX)은 형성되어 있지 않다. 한편, 도 1에 도시한 바와 같이, 상기한 에피택셜 성장층(EP)은, 영역(1TAn)에 위치하고, 또한, 소자 분리부(STI)로부터 노출된 반도체 기재(BM)의 표면 상에도 형성되어 있다. 그리고, 이 영역(1TAn)에 형성된 에피택셜 성장층(EP)에는, 확산층(SD2)이 형성되어 있다. 이 확산층(SD2)을 구성하는 불순물의 극성은, 상기한 확산층(SD1)을 구성하는 불순물의 극성과는 다르다. 즉, 확산층(SD2)을 구성하는 불순물은 p형이다. 또한, 확산 영역(SD2)은, 상기한 불순물의 주입 에너지를 예를 들어 2keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
<본 실시 형태의 전계 효과 트랜지스터(Q1p)에 대해서>
이어서, SOI 영역(1SR) 중 영역(1SRp)에 형성된 p형의 전계 효과 트랜지스터(Q1p)에 대해서 설명한다.
도 1에 도시한 바와 같이, SOI 영역(1SR)에 형성된 p형의 전계 효과 트랜지스터(Q1p)는, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)와 마찬가지로, 영역(1Ap)에 위치하는 반도체 기재(BM)와, 이 영역(1Ap)에 위치하는 반도체 기재(BM) 상에 형성된 절연층(BX)과, 이 영역(1Ap)에 위치하는 절연층(BX) 상에 형성된 반도체층(SL)과, 이 영역(1Ap)에 위치하는 반도체층(SL) 상에 게이트 절연막(GI2)을 개재하여 형성된 게이트 전극(GE2)을 갖고 있다. 또한, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 각각 구성하는 반도체 기재(BM), 절연층(BX), 반도체층(SL), 및 게이트 전극(GE2)은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 각각 구성하는 반도체 기재(BM), 절연층(BX), 반도체층(SL), 및 게이트 전극(GE1)과, 각각 동일한 재료를 포함한다. 또한, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 각각 구성하는 절연층(BX) 및 반도체층(SL)은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 각각 구성하는 절연층(BX) 및 반도체층(SL)과, 각각 동일한 두께로 이루어진다. 한편, 게이트 절연막(GI2)의 상세에 대해서는 후술한다.
또한, 도 1에 도시한 바와 같이, 영역(1SRp)에 위치하는 반도체 기재(BM)에는, 이 영역(1SRp)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, n형의 웰 영역(NW)이 형성되어 있다. 그리고, 이 n형의 웰 영역(NW)에는, 영역(1SRp)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, n형의 그라운드 플레인 영역(GP2)이 형성되어 있다. 또한, n형의 그라운드 플레인 영역(GP2)은, 이 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 백 게이트(BGE2)(도 1을 참조)로서 기능한다. 또한, 그라운드 플레인 영역(GP2)을 구성하는 불순물의 농도는, 웰 영역(NW)을 구성하는 불순물의 농도보다도 높다.
또한, 도 1에 도시한 바와 같이, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 전극(GE2)의 측벽 상에는, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)와 마찬가지로, 사이드 월 스페이서(SW)가 형성되어 있다. 사이드 월 스페이서(SW)는, 도 1에 도시한 바와 같이, 게이트 전극(GE2)의 측벽 상에 형성된 오프셋 스페이서(IF3)와, 이 오프셋 스페이서(IF3)를 개재하여 게이트 전극(GE2)의 측벽 상에 형성된 절연막(IF4)을 포함한다. 또한, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)과, 각각 동일한 재료를 포함한다. 또한, 도 1에 도시한 바와 같이, 영역(1Ap)에 위치하는 반도체층(SL) 중 게이트 전극(GE2) 및 오프셋 스페이서(IF3)로부터 노출되는 표면 상에는, 에피택셜 성장층(EP)이 형성되어 있다. 이 에피택셜 성장층(EP)은, 게이트 전극(GE2) 및 오프셋 스페이서(IF3)로부터 노출된 반도체층(SL)의 표면에 대하여 에피택셜 성장 처리를 실시함으로써 형성된 것이다. 그리고, 이 에피택셜 성장층(EP)의 일부는, 도 1에 도시한 바와 같이, 사이드 월 스페이서(SW)를 구성하는 절연막(IF4)으로 덮여 있다.
또한, 도 1에 도시한 바와 같이, 영역(1Ap)에 형성된 반도체층(SL) 중 오프셋 스페이서(IF3)와 겹치는 영역에는, 익스텐션 영역(EX2)이 형성되어 있다. 구체적으로는, 익스텐션 영역(EX2)은, 도 1에 도시한 바와 같이, 게이트 전극(GE2)에 대하여 자기 정합적으로 형성되어 있다. 또한, 이 익스텐션 영역(EX2)은, 어떤 농도를 갖는 도전형의 불순물을 포함한다. 영역(1Ap)에 형성된 전계 효과 트랜지스터(Q1p)는 p형의 전계 효과 트랜지스터이기 때문에, 이 익스텐션 영역(EX2)을 구성하는 불순물은, p형이다. 또한, 이 익스텐션 영역(EX2)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1014㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
또한, 도 1에 도시한 바와 같이, 영역(1Ap)에 형성된 반도체층(SL) 중 에피택셜 성장층(EP)과 겹치는 영역(즉, 오프셋 스페이서(IF3)와 겹치지 않는 영역)과, 이 에피택셜 성장층(EP)에는, 확산층(SD2)이 형성되어 있다. 또한, 확산층(SD2)을 구성하는 불순물의 극성은, 익스텐션 영역(EX2)을 구성하는 불순물의 극성과 동일하다. 즉, 확산층(SD2)을 구성하는 불순물은, p형이다. 또한, 이 확산층(SD2)은, 상기한 익스텐션 영역(EX2)을 구성하는 불순물의 농도보다도 높은 농도를 갖는 도전형의 불순물을 포함한다. 구체적으로는, 확산 영역(SD2)은, 상기한 불순물의 주입 에너지를 예를 들어 2keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다. 그리고, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 소스 또는 드레인이 되는 반도체 영역(SDR2)은, 상기한 익스텐션 영역(EX2)과, 이 확산층(SD2)을 포함한다.
또한, 상기한 n형의 웰 영역(NW)은, 도 1에 도시한 바와 같이, 영역(1Ap)에 형성된 n형의 전계 효과 트랜지스터(Q1p)에 백 게이트 전압(Vbg1)(도 2를 참조)을 공급하기 위한 영역(1TAp)에도 형성되어 있다. 즉, n형의 웰 영역(NW)은, 이 2개의 영역(1Ap, 1TAp)을 포함하는 영역(1SRp)에 형성되어 있다. 또한, 상기한 n형의 그라운드 플레인 영역(GP2)은, 도 1에 도시한 바와 같이, 이 영역(1TAp)에 위치하는 n형의 웰 영역(NW) 내에도 형성되어 있다. 또한, 도 1에 도시한 바와 같이, 영역(1TAp)에는, 반도체층(SL) 및 절연층(BX)은, 형성되어 있지 않다. 한편, 도 1에 도시한 바와 같이, 상기한 에피택셜 성장층(EP)은, 영역(1TAp)에 위치하고, 또한, 소자 분리부(STI)로부터 노출된 반도체 기재(BM)의 표면 상에도 형성되어 있다. 그리고, 이 영역(1TAp)에 형성된 에피택셜 성장층(EP)에는, 확산층(SD1)이 형성되어 있다. 이 확산층(SD1)을 구성하는 불순물의 극성은, 상기한 확산층(SD2)을 구성하는 불순물의 극성과는 다르다. 즉, 확산층(SD1)을 구성하는 불순물은, n형이다. 또한, 확산 영역(SD1)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
<본 실시 형태의 전계 효과 트랜지스터(Q2n)에 대해서>
이어서, 벌크 영역(2BR) 중 영역(2BRn)에 형성된 n형의 전계 효과 트랜지스터(Q2n)에 대해서 설명한다.
도 1에 도시한 바와 같이, 벌크 영역(2BR)에 형성된 n형의 전계 효과 트랜지스터(Q2n)는, 영역(2An)에 위치하는 반도체 기재(BM)와, 이 영역(2An)에 위치하는 반도체 기재(BM) 상에 게이트 절연막(GI3)을 개재하여 형성된 게이트 전극(GE3)을 갖고 있다. 또한, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 각각 구성하는 반도체 기재(BM) 및 게이트 전극(GE3)은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 각각 구성하는 반도체 기재(BM) 및 게이트 전극(GE1)과, 각각 동일한 재료를 포함한다. 한편, 게이트 절연막(GI3)의 상세에 대해서는 후술한다.
또한, 도 1에 도시한 바와 같이, 영역(2BRn)(즉, 영역(2An))에 위치하는 반도체 기재(BM)에는, 이 영역(2BRn)에 위치하는 게이트 절연막(GI3)의 하면(GIS)에 접하도록, p형의 웰 영역(PW)이 형성되어 있다.
또한, 도 1에 도시한 바와 같이, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 구성하는 게이트 전극(GE3)의 측벽 상에는, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)와 마찬가지로, 사이드 월 스페이서(SW)가 형성되어 있다. 사이드 월 스페이서(SW)는, 도 1에 도시한 바와 같이, 게이트 전극(GE3)의 측벽 상에 형성된 오프셋 스페이서(IF3)와, 이 오프셋 스페이서(IF3)를 개재하여 게이트 전극(GE3)의 측벽 상에 형성된 절연막(IF4)을 포함한다. 또한, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)과, 각각 동일한 재료를 포함한다. 또한, 본 실시 형태에서는, 도 1에 도시한 바와 같이, 영역(2An)에 위치하는 반도체 기재(BM) 중 게이트 전극(GE3) 및 사이드 월 스페이서(SW)로부터 노출되는 표면 상에는, 에피택셜 성장층이 형성되어 있지 않는 경우에 대하여 설명하지만, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)와 마찬가지로, 게이트 전극(GE3) 및 사이드 월 스페이서(SW)로부터 노출된 반도체 기재(BM)의 표면에도, 에피택셜 성장층을 형성해도 된다.
또한, 도 1에 도시한 바와 같이, 영역(2An)에 형성된 반도체 기재(BM)(즉, 영역(2An)에 형성된 웰 영역(PW)) 중의 사이드 월 스페이서(SW)와 겹치는 영역에는, 익스텐션 영역(EX3)이 형성되어 있다. 구체적으로는, 익스텐션 영역(EX3)은, 도 1에 도시한 바와 같이, 게이트 전극(GE3)에 대하여 자기 정합적으로 형성되어 있다. 또한, 이 익스텐션 영역(EX3)은, 어떤 농도를 갖는 도전형의 불순물을 포함한다. 영역(2An)에 형성된 전계 효과 트랜지스터(Q2n)는 n형의 전계 효과 트랜지스터이기 때문에, 이 익스텐션 영역(EX3)을 구성하는 불순물은, n형이다. 또한, 이 익스텐션 영역(EX3)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 50keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1014㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
또한, 도 1에 도시한 바와 같이, 영역(2An)에 형성된 반도체 기재(BM) 중 사이드 월 스페이서(SW)와 겹치지 않는 영역에는, 확산층(SD3)이 형성되어 있다. 구체적으로는, 확산층(SD3)은, 도 1에 도시한 바와 같이, 게이트 전극(GE3)의 측벽 상에 형성된 사이드 월 스페이서(SW)에 대하여 자기 정합적으로 형성되어 있다. 또한, 확산층(SD3)을 구성하는 불순물의 극성은, 익스텐션 영역(EX3)을 구성하는 불순물의 극성과 동일하다. 즉, 확산층(SD3)을 구성하는 불순물은, n형이다. 또한, 이 확산층(SD3)은, 상기한 익스텐션 영역(EX3)을 구성하는 불순물의 농도보다도 높은 농도를 갖는 도전형의 불순물을 포함한다. 구체적으로는, 확산 영역(SD3)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다. 그리고, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 구성하는 소스 또는 드레인이 되는 반도체 영역(SDR3)은, 상기한 익스텐션 영역(EX3)과, 이 확산층(SD3)을 포함한다.
<본 실시 형태의 전계 효과 트랜지스터(Q2p)에 대해서>
이어서, 벌크 영역(2BR) 중 영역(2BRp)에 형성된 p형의 전계 효과 트랜지스터(Q2p)에 대해서 설명한다.
도 1에 도시한 바와 같이, 벌크 영역(2BR)에 형성된 p형의 전계 효과 트랜지스터(Q2p)는, 영역(2Ap)에 위치하는 반도체 기재(BM)와, 이 영역(2Ap)에 위치하는 반도체 기재(BM) 상에 게이트 절연막(GI4)을 개재하여 형성된 게이트 전극(GE4)을 갖고 있다. 또한, 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 각각 구성하는 반도체 기재(BM) 및 게이트 전극(GE4)은, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 각각 구성하는 반도체 기재(BM) 및 게이트 전극(GE3)과, 각각 동일한 재료를 포함한다. 한편, 게이트 절연막(GI4)의 상세에 대해서는 후술한다.
또한, 도 1에 도시한 바와 같이, 영역(2BRp)(즉, 영역(2Ap))에 위치하는 반도체 기재(BM)에는, 이 영역(2BRp)에 위치하는 게이트 절연막(GI3)의 하면(GIS)에 접하도록, n형의 웰 영역(NW)이 형성되어 있다.
또한, 도 1에 도시한 바와 같이, 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 게이트 전극(GE4)의 측벽 상에는, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)와 마찬가지로, 사이드 월 스페이서(SW)가 형성되어 있다. 사이드 월 스페이서(SW)는, 도 1에 도시한 바와 같이, 게이트 전극(GE4)의 측벽 상에 형성된 오프셋 스페이서(IF3)와, 이 오프셋 스페이서(IF3)를 개재하여 게이트 전극(GE4)의 측벽 상에 형성된 절연막(IF4)을 포함한다. 또한, 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)은, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 각각 구성하는 오프셋 스페이서(IF3) 및 절연막(IF4)과, 각각 동일한 재료를 포함한다. 또한, 본 실시 형태에서는, 도 1에 도시한 바와 같이, 영역(2Ap)에 위치하는 반도체 기재(BM) 중 게이트 전극(GE4) 및 사이드 월 스페이서(SW)로부터 노출되는 표면 상에는, 에피택셜 성장층이 형성되어 있지 않는 경우에 대하여 설명하지만, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)와 마찬가지로, 게이트 전극(GE4) 및 사이드 월 스페이서(SW)로부터 노출된 반도체 기재(BM)의 표면에도, 에피택셜 성장층을 형성해도 된다.
또한, 도 1에 도시한 바와 같이, 영역(2Ap)에 형성된 반도체 기재(BM)(즉, 영역(2Ap)에 형성된 웰 영역(NW)) 중의 사이드 월 스페이서(SW)와 겹치는 영역에는, 익스텐션 영역(EX4)이 형성되어 있다. 구체적으로는, 익스텐션 영역(EX4)은, 도 1에 도시한 바와 같이, 게이트 전극(GE4)에 대하여 자기 정합적으로 형성되어 있다. 또한, 이 익스텐션 영역(EX4)은, 어떤 농도를 갖는 도전형의 불순물을 포함한다. 영역(2Ap)에 형성된 전계 효과 트랜지스터(Q2p)는 p형의 전계 효과 트랜지스터이기 때문에, 이 익스텐션 영역(EX4)을 구성하는 불순물은, p형이다. 또한, 이 익스텐션 영역(EX4)은, 상기한 불순물의 주입 에너지를 예를 들어 5keV 내지 30keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1014㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다.
또한, 도 1에 도시한 바와 같이, 영역(2Ap)에 형성된 반도체 기재(BM) 중 사이드 월 스페이서(SW)와 겹치지 않는 영역에는, 확산층(SD4)이 형성되어 있다. 구체적으로는, 확산층(SD4)은, 도 1에 도시한 바와 같이, 게이트 전극(GE4)의 측벽 상에 형성된 사이드 월 스페이서(SW)에 대하여 자기 정합적으로 형성되어 있다. 또한, 확산층(SD4)을 구성하는 불순물의 극성은, 익스텐션 영역(EX4)을 구성하는 불순물의 극성과 동일하다. 즉, 확산층(SD4)을 구성하는 불순물은, p형이다. 또한, 이 확산층(SD4)은, 상기한 익스텐션 영역(EX4)을 구성하는 불순물의 농도보다도 높은 농도를 갖는 도전형의 불순물을 포함한다. 구체적으로는, 확산 영역(SD4)은, 상기한 불순물의 주입 에너지를 예를 들어 2keV 내지 25keV로 하고, 또한, 상기한 불순물의 도우즈량을 예를 들어 1×1015㎝-2 정도로 한 주입 조건에 따라 형성된 영역이다. 그리고, 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 소스 또는 드레인이 되는 반도체 영역(SDR4)은, 상기한 익스텐션 영역(EX4)과, 이 확산층(SD4)을 포함한다.
그리고, 도 1에 도시한 바와 같이, 각 영역(1An, 1Ap, 2An, 2Ap)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p, Q2n, Q2p)를 구성하는 게이트 전극(GE1, GE2, GE3, GE4)과, 각 게이트 전극(GE1, GE2, GE3, GE4)의 측벽 상에 형성된 사이드 월 스페이서(SW)와, 각 영역(1An, 1Ap, 1TAn, 1TAp)에 형성된 에피택셜 성장층(EP)(즉, 확산층(SD1, SD2))과, 벌크 영역(2BR)에 위치하고, 또한, 이 벌크 영역(2BR)에 형성된 각 게이트 전극(GE3, GE4)으로부터 노출되는 반도체 기재(BM)의 표면은, 층간 절연막(IL1)으로 덮여 있다. 또한, 이 층간 절연막(IL1)은, 예를 들어, 산화 실리콘을 포함한다. 또한, 층간 절연막(IL1)은, CVD법에 의해 형성된다.
또한, 이 층간 절연막(IL1)에는, 도 1에 도시한 바와 같이, 층간 절연막(IL1)의 표면으로부터 각 에피택셜 성장층(EP) 및 각 확산층(SD3, SD4)에 달하는 콘택트 홀(CH)이 형성되어 있다. 그리고, 각 콘택트 홀(CH)의 내부에는, 도 1에 도시한 바와 같이, 콘택트 플러그(PG)가 형성되어 있다. 또한, 이 콘택트 플러그(PG)는, 예를 들어, 텅스텐(W)과 같은 도전성 부재를 포함한다. 또한, 각 에피택셜 성장층(EP) 중, 각 콘택트 플러그(PG)가 접촉하는 부분에 실리사이드층을 형성해 두고, 이 실리사이드층을 통하여 콘택트 플러그(PG)를 에피택셜 성장층(EP)과 전기적으로 접속해도 된다. 또한, 도시하지 않지만, 상기한 콘택트 홀(CH) 및 콘택트 플러그(PG) 각각은, 각 게이트 전극(GE1, GE2, GE3, GE4) 상에도 형성되어 있다.
그리고, 층간 절연막(IL1)의 표면 상에는, 도 1에 도시한 바와 같이, 배선층(M1)에 형성된 복수의 배선(WL1)을 덮는 층간 절연막(IL2)이 형성되어 있다. 복수의 배선(WL1)은, 복수의 콘택트 플러그(PG)를 통하여, 복수의 에피택셜 성장층(EP)과, 각각 전기적으로 접속되어 있다. 또한, 도시하지 않지만, 상기 배선층(M1)과 층간 절연막(IL2)은, 층간 절연막(IL1) 상에 있어서 교대로 적층되어 있다. 즉, 배선층(M1)과 층간 절연막(IL2)은, 콘택트 층간 절연층인 층간 절연막(IL1) 상에 형성된, 다층 배선층을 구성하는 부재이다.
<본 실시 형태의 각 게이트 절연막(GI1, GI2, GI3, GI4)에 대해서>
이어서, 각 전계 효과 트랜지스터(Q1n, Q1p, Q2n, Q2p)를 구성하는 각 게이트 절연막(GI1, GI2, GI3, GI4)의 상세에 대해서 설명한다.
먼저, SOI 영역(1SR)인 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 게이트 절연막(GI1)은, 산화 실리콘을 포함하는 절연막(IF1)에, 하프늄(Hf)이 첨가된 절연막이다. 또한, 이 게이트 절연막(GI1)을 구성하는 절연막(IF1)에는, 알루미늄(Al)은 첨가되어 있지 않다. 또한, SOI 영역(1SR)인 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 절연막(GI2)은, 산화 실리콘을 포함하는 절연막(IF1)에, 알루미늄(Al)이 첨가된 절연막이다. 또한, 이 게이트 절연막(GI2)을 구성하는 절연막(IF1)에는, 하프늄(Hf)은 첨가되어 있지 않다. 또한, 벌크 영역(2BR)인 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 구성하는 게이트 절연막(GI3)은, 산화 실리콘을 포함하는 절연막(IF2)에, 알루미늄(Al)이 첨가된 절연막이다. 또한, 본 실시 형태에서는, 이 게이트 절연막(GI3)을 구성하는 절연막(IF2)에는, 하프늄(Hf)은 첨가되어 있지 않다. 또한, 벌크 영역(2BR)인 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 게이트 절연막(GI4)은, 산화 실리콘을 포함하는 절연막(IF2)에, 하프늄(Hf)이 첨가된 절연막이다. 또한, 본 실시 형태에서는, 이 게이트 절연막(GI4)을 구성하는 절연막(IF2)에는, 알루미늄(Al)은 첨가되어 있지 않다.
또한, 도 1에 도시한 바와 같이, 벌크 영역(2BR)에 형성된 각 게이트 절연막(GI3, GI4)의 두께는, SOI 영역(1SR)에 형성된 각 게이트 절연막(GI1, GI2)의 두께보다도 크다. 본 실시 형태에서는, SOI 영역(1SR)에 형성된 각 게이트 절연막(GI1, GI2)의 두께는, 예를 들어 1.5㎚ 내지 3.0㎚이다. 한편, 벌크 영역(2BR)에 형성된 각 게이트 절연막(GI3, GI4)의 두께는, 예를 들어 6.0㎚ 내지 10.0㎚이다.
또한, 각 게이트 절연막(GI1, GI2, GI3, GI4)의 구체적인 제조 방법에 대해서는 후술하는데, 각 게이트 절연막(GI1, GI2, GI3, GI4)은, 하프늄(Hf) 혹은 알루미늄(Al)을 대응하는 절연막(IF1, IF2)의 표면(상면)의 거의 전체면에 퇴적함으로써 형성된다. 그 때문에, 도 1에서는 편의상, 각 게이트 절연막(GI1, GI2, GI3, GI4)은, 대응하는 절연막(IF1, IF2) 상에 하프늄(Hf)을 포함하는 금속막(HK1) 혹은 알루미늄(Al)을 포함하는 금속막(HK2)이 형성(퇴적)된 적층 구조로서 도시하고 있다.
<본 발명자가 검토한 결과에 대해서>
이어서, 본 발명자의 검토에 의해 명확해진, n형의 전계 효과 트랜지스터의 역치 전압과, 이 n형의 전계 효과 트랜지스터를 구성하는 게이트 절연막에 첨가하는 알루미늄(Al) 및 하프늄(Hf)의 각각의 첨가량의 관계와, p형의 전계 효과 트랜지스터의 역치 전압과, 이 p형의 전계 효과 트랜지스터를 구성하는 게이트 절연막에 첨가하는 하프늄(Hf) 및 알루미늄(Al)의 각각의 첨가량의 관계를, 도 3 및 도 4를 사용하여 설명한다. 또한, 도 3은, 게이트 절연막에 알루미늄(Al) 및 하프늄(Hf) 각각을 첨가한 경우의, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 알루미늄(Al)의 원자수의 비율과, n형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다. 또한, 도 4는, 게이트 절연막에 알루미늄(Al) 및 하프늄(Hf) 각각을 첨가한 경우의, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 하프늄(Hf)의 원자수의 비율과, p형의 전계 효과 트랜지스터의 역치 전압의 관계를 도시하는 그래프이다.
먼저, 도 3에 도시한 바와 같이, n형의 전계 효과 트랜지스터에서는, 게이트 절연막에, 알루미늄(Al)과 하프늄(Hf)의 양쪽을 첨가한 경우, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 하프늄(Hf)의 원자수의 비율(즉, 하프늄의 농도)이 알루미늄(Al)의 원자수의 비율(즉, 알루미늄의 농도)보다도 클수록, 이 n형의 전계 효과 트랜지스터의 역치 전압은 낮아진다. 즉, n형의 전계 효과 트랜지스터에서는, 도 3에 도시한 바와 같이, 게이트 절연막에 첨가하는 알루미늄(Al)의 첨가량이 적을수록, 이 n형의 전계 효과 트랜지스터의 역치 전압은 낮아진다.
한편, 도 4에 도시한 바와 같이, n형의 전계 효과 트랜지스터에서는, 게이트 절연막에, 알루미늄(Al)과 하프늄(Hf)의 양쪽을 첨가한 경우, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 알루미늄(Al)의 원자수의 비율(즉, 알루미늄의 농도)이 하프늄(Hf)의 원자수의 비율(즉, 하프늄의 농도)보다도 클수록, 이 n형의 전계 효과 트랜지스터의 역치 전압은 낮아진다. 즉, p형의 전계 효과 트랜지스터에서는, 도 4에 도시한 바와 같이, 게이트 절연막에 첨가하는 하프늄(Hf)의 첨가량이 적을수록 이 n형의 전계 효과 트랜지스터의 역치 전압은 낮아진다.
<본 실시 형태의 반도체 장치(SMD1)에 의한 효과에 대해서>
상기한 바와 같이 본 실시 형태에서는, SOI 영역(1SR)인 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 게이트 절연막(GI1)으로서, 산화 실리콘을 포함하는 절연막(IF1)에, 알루미늄(Al)은 첨가되지 않고, 하프늄(Hf)이 첨가(퇴적)된 절연막(소위, 고유전율 절연막)을 사용하고 있다. 그리고, 도 1에 도시한 바와 같이, 상기한 고유전율 절연막인 게이트 절연막(GI1)을 개재하여, SOI 영역(1SR)인 영역(1An)에 위치하는 반도체층(SL) 상에 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 게이트 전극(GE1)을 형성하고 있다. 그 때문에, 도 3에 도시한 바와 같이, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)의 역치 전압을 낮게 할 수 있다. 이 결과, 이 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)의 구동 전압을 작게 할 수 있다(즉, 소비 전력을 저감할 수 있다). 바꾸어 말하면, 이 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)의 동작 속도를 향상시킬 수 있다.
또한, 본 실시 형태에서는, SOI 영역(1SR)인 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 절연막(GI2)으로서, 산화 실리콘을 포함하는 절연막(IF1)에, 하프늄(Hf)은 첨가되지 않고, 알루미늄(Al)이 첨가(퇴적)된 절연막(소위, 고유전율 절연막)을 사용하고 있다. 그리고, 도 1에 도시한 바와 같이, 상기한 고유전율 절연막인 게이트 절연막(GI2)을 개재하여, SOI 영역(1SR)인 영역(1Ap)에 위치하는 반도체층(SL) 상에 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 전극(GE2)을 형성하고 있다. 그 때문에, 도 4에 도시한 바와 같이, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 역치 전압을 낮게 할 수 있다. 이 결과, 이 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 구동 전압을 작게 할 수 있다(즉, 소비 전력을 저감할 수 있다). 바꾸어 말하면, 이 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 동작 속도를 향상시킬 수 있다. 또한, 상기한 NBTI는, 전압 또는 온도와 같은 스트레스를 p채널형의 전계 효과 트랜지스터에 가하면, 그 시간 경과에 수반하여, 이 전계 효과 트랜지스터의 역치 전압이 변동하는 현상이다. 그리고, 이 NBTI는, p형의 전계 효과 트랜지스터에 인가하는 전압값이 높을수록, 현저해진다. 한편, 상기한 바와 같이, 근년에는 반도체 장치의 더한층 저소비 전력화가 요구되고 있다. 그 때문에, 특별히 저소비 전력 대책이 요구되는 반도체 장치에 있어서는, 본 실시 형태와 같이, SOI 영역(1SR)인 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 절연막(GI2)으로서, 산화 실리콘을 포함하는 절연막(IF1)에, 하프늄(Hf)은 첨가되지 않고, 알루미늄(Al)이 첨가(퇴적)된 절연막을 사용하는 것이 바람직하다.
또한, 상기한 바와 같이 본 실시 형태에서는, SOI 영역(1SR)인 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)를 구성하는 게이트 절연막(GI1)으로서, 산화 실리콘을 포함하는 절연막(IF1)에, 알루미늄(Al)은 첨가되지 않고, 하프늄(Hf)이 첨가(퇴적)된 절연막을 사용하는 한편, SOI 영역(1SR)인 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 게이트 절연막(GI2)으로서, 산화 실리콘을 포함하는 절연막(IF1)에, 하프늄(Hf)은 첨가되지 않고, 알루미늄(Al)이 첨가(퇴적)된 절연막을 사용하고 있다. 그 때문에, n형의 전계 효과 트랜지스터(Q1n)와 p형의 전계 효과 트랜지스터(Q1p)를 포함하는 SRAM 회로의 구동 전압을 작게 할 수 있다(즉, 소비 전력을 저감할 수 있다). 바꾸어 말하면, 상기 SRAM 회로의 동작 속도를 향상시킬 수 있다.
또한, 본 실시 형태에서는, 벌크 영역(2BR)인 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 구성하는 게이트 절연막(GI3)으로서, 산화 실리콘을 포함하는 절연막(IF2)에, 적어도 알루미늄(Al)이 첨가(퇴적)된 절연막을 사용하고 있다. 또한, 본 실시 형태에서는, 벌크 영역(2BR)인 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 게이트 절연막(GI4)으로서, 산화 실리콘을 포함하는 절연막(IF2)에, 적어도 하프늄(Hf)이 첨가(퇴적)된 절연막을 사용하고 있다. 그 때문에, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)의 역치 전압은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)의 역치 전압보다도 높다. 마찬가지로, 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2n)의 역치 전압은, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 역치 전압보다도 높다. 즉, 본 실시 형태에서는, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 역치 전압을, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)의 역치 전압보다도 높게 하고 있다.
여기서, 상기한 바와 같이 벌크 영역(2BR)에 형성된 n형의 전계 효과 트랜지스터(Q2n) 및 p형의 전계 효과 트랜지스터(Q2p) 각각은, 그 구동 전압이, SOI 영역(1SR)에 형성된 n형의 전계 효과 트랜지스터(Q1n) 및 p형의 전계 효과 트랜지스터(Q1p) 각각을 포함하는 SRAM 회로의 구동 전압보다도 높은 주변 회로를 구성하는 전계 효과 트랜지스터이다. 또한, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)와 같이, 백 게이트(BGE1, BGE2)로서 기능하는 그라운드 플레인 영역(GP1, GP2)을 갖고 있지 않다. 그 때문에, 이 벌크 영역(2BR)에 형성된 n형의 전계 효과 트랜지스터(Q2n) 및 p형의 전계 효과 트랜지스터(Q2p)의 각각의 역치 전압을 낮게 하면, 이 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)를 구성하는 소스와 드레인 간에 리크 전류(서브스레시홀드 리크 전류)가 발생할 우려가 있다. 또한, 본 실시 형태에서는, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)를 구성하는 절연층(BX)의 두께가, 10㎚ 내지 20㎚로 얇다. 그 때문에, 만약 주변 회로의 구동 전압과 같은 구동 전압을 이 각 전계 효과 트랜지스터(Q1n, Q1p)에 채용하면, 이 SOI 영역(1SR)에 형성된 절연층(BX)이 파괴될 우려가 있다(소위, Time Dependent Dielectric Breakdown: TDDB).
그러나, 본 실시 형태에서는, 도 1에 도시한 바와 같이, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)는, 절연층(BX)의 하면측에, 이 각 전계 효과 트랜지스터(Q1n, Q1p)의 백 게이트(BGE1, BGE2)로서 기능하는 그라운드 플레인 영역(GP1, GP2)을 갖고 있다. 그 때문에, 가령 각 전계 효과 트랜지스터(Q1n, Q1p)의 역치 전압을 낮게 했다고 해도, 이 각 전계 효과 트랜지스터(Q1n, Q1p)의 소스와 드레인 간에 리크 전류(서브스레시홀드 리크 전류)가 발생하는 것을 억제할 수 있다. 또한, SOI 영역(1SR)에 형성된 n형의 전계 효과 트랜지스터(Q1n) 및 p형의 전계 효과 트랜지스터(Q1p) 각각을 포함하는 SRAM 회로의 구동 전압을 낮게 할 수 있기 때문에, 이 각 전계 효과 트랜지스터(Q1n, Q1p)에 있어서 상기한 TDDB가 발생하는 것을 억제할 수도 있다. 또한, 본 실시 형태에서는, 상기한 바와 같이 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 역치 전압이, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)의 역치 전압보다도 높다. 그 때문에, 이 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)를 구성하는 소스와 드레인 간에 리크 전류(서브스레시홀드 리크 전류)가 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에서는, SOI 영역(1SR)에 형성된 각 게이트 절연막(GI1, GI2)의 두께는, 예를 들어 1.5㎚ 내지 3.0㎚인 한편, 벌크 영역(2BR)에 형성된 각 게이트 절연막(GI3, GI4)의 두께는, 예를 들어 6.0㎚ 내지 10.0㎚이다. 즉, 본 실시 형태에서는, 도 1에 도시한 바와 같이, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)를 구성하는 게이트 절연막(GI3, GI4)의 두께가, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)를 구성하는 게이트 절연막(GI1, GI2)의 두께보다도 크다. 그 때문에, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 내압을 확보할 수 있다. 즉, 가령 SOI 영역(1SR)에 형성된 n형의 전계 효과 트랜지스터(Q1n) 및 p형의 전계 효과 트랜지스터(Q1p) 각각을 포함하는 SRAM 회로의 구동 전압보다도 높은 구동 전압을, 벌크 영역(2BR)에 형성된 n형의 전계 효과 트랜지스터(Q2n) 및 p형의 전계 효과 트랜지스터(Q2p) 각각을 포함하는 주변 회로에 채용했다고 해도, 이 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 게이트 절연막(GI3, GI4)이 파괴되는 것을 억제할 수 있다.
<본 실시 형태의 반도체 장치(SMD1)의 제조 방법에 대해서>
이어서, 본 실시 형태의 반도체 장치(SMD1)의 제조 방법에 대해서, 도 5 내지 도 15를 사용하여 설명한다. 또한, 도 5는, 본 실시 형태의 반도체 장치(SMD1)의 제조 공정을 도시하는 프로세스 흐름도이다. 또한, 도 6 내지 도 15는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
1. 기판 준비(도 5의 스텝 S1)
먼저, 기판(SB)을 준비한다. 구체적으로는, 본 실시 형태에서는, 도 6에 도시하는 바와 같이, 적어도 4개의 영역(1SRn, 1SRp, 2BRn, 2BRp)을 갖는 기판(SB)을 준비한다. 또한, SOI 영역(1SR)인 영역(1SRn)은, 도 6에 도시하는 바와 같이, 후에 도 1에 도시하는 n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)과, 영역(1An)에 형성되는 n형의 전계 효과 트랜지스터(Q1n)에 백 게이트 전압(Vbg2)(도 2를 참조)을 공급하기 위한 영역(1TAn)을 갖고 있다. 또한, SOI 영역(1SR)인 영역(1SRp)은, 도 6에 도시하는 바와 같이, 후에 도 1에 도시하는 p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)과, 영역(1Ap)에 형성되는 p형의 전계 효과 트랜지스터(Q1p)에 백 게이트 전압(Vbg1)(도 2를 참조)을 공급하기 위한 영역(1TAp)을 갖고 있다. 또한, 벌크 영역(2BR)인 영역(2BRn)은, 후에 도 1에 도시하는 n형의 전계 효과 트랜지스터(Q2n)가 형성되는 영역(2An)이다. 또한, 벌크 영역(2BR)인 영역(2BRp)은, 후에 도 1에 도시하는 p형의 전계 효과 트랜지스터(Q2p)가 형성되는 영역(2Ap)이다.
또한, 도 6에 도시하는 바와 같이, 기판(SB)은, 반도체 기재(BM)와, 이 반도체 기재(BM) 상에 형성된 절연층(BX)과, 이 절연층(BX) 상에 형성된 반도체층(SL)을 구비하고 있는, 소위 SOI(Silicon On Insulator) 기판이다. 또한, 반도체 기재(BM)는, 도 6에 도시하는 바와 같이, 상면(표면)(BMS1) 및 이 상면(BMS1)과는 반대측의 하면(이면)(BMS2)을 갖고 있으며, 절연층(BX)은, 이 반도체 기재(BM)의 상면(BMS1) 상에 형성되어 있다. 또한, 절연층(BX)은, 도 6에 도시하는 바와 같이, 상면(BXS1) 및 이 상면(BXS1)과는 반대측의 하면(BXS2)을 갖고 있으며, 반도체층(SL)은, 이 절연층(BX)의 상면(BXS1) 상에 형성되어 있다.
또한, 도 6에 도시하는 바와 같이, 기판(SB)에는, 반도체층(SL) 및 절연층(BX) 각각을 관통하고, 반도체 기재(BM)에 달하는 소자 분리부(STI)가 형성되어 있고, 상기 각 영역(1An, 1TAn, 1Ap, 1TAp, 2An, 2Ap)은, 이 소자 분리부(STI)에 의해 서로 분리되어 있다. 또한, 본 실시 형태에서는, 이 소자 분리부(STI)가 기판(SB)에 형성된 상태로부터 설명한다.
2. 벌크 영역 형성(도 5의 스텝 S2)
이어서, 영역(1TAn)과, 영역(1TAp)과, 영역(2An)과, 영역(2Ap)에 위치하는 반도체층(SL)을 제거한다. 이에 의해, 영역(1TAn)과, 영역(1TAp)과, 영역(2An)과, 영역(2Ap)에 위치하는 절연층(BX)이 노출된다.
그 후, n형의 전계 효과 트랜지스터가 형성되는 영역(1SRn) 및 영역(2BRn)의 각각에 위치하는 반도체 기재(BM)에, p형의 웰 영역(PW)을 형성한다. 한편, p형의 전계 효과 트랜지스터가 형성되는 영역(1SRp) 및 영역(2BRp)의 각각에 위치하는 반도체 기재(BM)에는, n형의 웰 영역(NW)을 형성한다. 또한, p형의 웰 영역(PW)은, 예를 들어 보론(B)과 같은 p형의 불순물을 반도체 기재(BM)에 이온 주입함으로써 형성된다. 한편, n형의 웰 영역(NW)은, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을 반도체 기재(BM)에 이온 주입함으로써 형성된다.
그 후, 영역(1An) 및 영역(1TAn) 각각에 형성된 p형의 웰 영역(PW) 내에, p형의 그라운드 플레인 영역(GP1)을 형성한다. 이때, 영역(1An)에 형성되는 p형의 그라운드 플레인 영역(GP1)은, 도 7에 도시하는 바와 같이, 이 영역(1An)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, p형의 웰 영역(PW) 내에 형성한다. 한편, 영역(1Ap) 및 영역(1TAp) 각각에 형성된 n형의 웰 영역(NW) 내에는, n형의 그라운드 플레인 영역(GP2)을 형성한다. 이때, 영역(1Ap)에 형성되는 n형의 그라운드 플레인 영역(GP2)은, 도 7에 도시하는 바와 같이, 이 영역(1Ap)에 위치하는 절연층(BX)의 하면(BXS2)에 접하도록, n형의 웰 영역(NW) 내에 형성한다. 또한, p형의 그라운드 플레인 영역(GP1)은, 예를 들어 보론(B)과 같은 p형의 불순물을 p형의 웰 영역(PW) 내에 이온 주입함으로써 형성된다. 한편, n형의 그라운드 플레인 영역(GP2)은, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을 n형의 웰 영역(NW) 내에 이온 주입함으로써 형성된다. 또한, p형의 그라운드 플레인 영역(GP1)을 구성하는 불순물의 농도는, p형의 웰 영역(PW)을 구성하는 불순물의 농도보다도 높다. 또한, n형의 그라운드 플레인 영역(GP2)을 구성하는 불순물의 농도는, n형의 웰 영역(NW)을 구성하는 불순물의 농도보다도 높다.
그 후, 영역(1TAn)과, 영역(1TAp)과, 영역(2An)과, 영역(2Ap)에 위치하는 절연층(BX)을 제거한다. 이에 의해, 영역(1TAn)과, 영역(1TAp)과, 영역(2An)과, 영역(2Ap)에 위치하는 반도체 기재(BM)가 노출된다. 구체적으로는, 도 7에 도시하는 바와 같이, 영역(1TAn)에 형성된 p형의 그라운드 플레인 영역(GP1)과, 영역(1TAp)에 형성된 n형의 그라운드 플레인 영역(GP2)과, 영역(2An)에 형성된 p형의 웰 영역(PW)과, 영역(2Ap)에 형성된 n형의 웰 영역(NW)이 노출된다.
3. 절연막 형성(도 5의 스텝 S3)
이어서, 도 8에 도시하는 바와 같이, 영역(1An) 및 영역(1Ap)의 각각에 위치하는 반도체층(SL) 상에 산화 실리콘을 포함하는 절연막(IF1)을 형성한다. 한편, 도 8에 도시하는 바와 같이, 영역(2An) 및 영역(2Ap)의 각각에 위치하는 반도체 기재(BM) 상에 산화 실리콘을 포함하는 절연막(IF2)을 형성한다. 또한, 본 실시 형태에서는, 도 8에 도시하는 바와 같이, 벌크 영역(2BR)인 영역(2An) 및 영역(2Ap) 각각에 형성되는 절연막(IF2)의 두께는, SOI 영역(1SR)인 영역(1An) 및 영역(1Ap) 각각에 형성되는 절연막(IF1)의 두께보다도 크다.
4. 알루미늄 첨가(도 5의 스텝 S4)
이어서, SOI 영역(1SR)이며, 또한, 도 1에 도시하는 p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)과, 벌크 영역(2BR)이며, 또한, 도 1에 도시하는 n형의 전계 효과 트랜지스터(Q2n)가 형성되는 영역(2An)에 형성된 절연막(IF2)에, 알루미늄(Al)을 첨가한다.
구체적으로는, 먼저, 도 9에 도시하는 바와 같이, 영역(1Ap)에 위치하는 절연막(IF1)과 영역(2An)에 위치하는 절연막(IF2)이 노출되도록, 또한, 영역(1An)에 위치하는 절연막(IF1)과 영역(2Ap)에 위치하는 절연막(IF2)이 덮이도록, 영역(1An)에 위치하는 반도체층(SL) 상, 영역(1TAn)에 위치하는 반도체 기재(BM) 상, 영역(1TAp)에 위치하는 반도체 기재(BM) 상 및 영역(2Ap)에 위치하는 반도체 기재(BM) 상에 마스크(MSK1)를 형성한다. 또한, 이 마스크(MSK1)는, 예를 들어 아몰퍼스 실리콘을 포함한다.
이어서, 영역(1An)에 위치하는 반도체층(SL), 영역(1TAn)에 위치하는 반도체 기재(BM), 영역(1TAp)에 위치하는 반도체 기재(BM) 및 영역(2Ap)에 위치하는 반도체 기재(BM)를 마스크(MSK1)로 덮은 상태에서, 도 10에 도시하는 바와 같이 반도체 기재(BM)의 상면(BMS1)측으로부터, 영역(1An)에 위치하는 마스크(MSK1) 상, 영역(1Ap)에 위치하는 절연막(IF1) 상, 영역(2An)에 위치하는 절연막(IF2) 상 및 영역(2Ap)에 위치하는 마스크(MSK1) 상에 알루미늄(Al)(HK200)을 퇴적시킨다. 즉, 알루미늄(Al)(HK200)을, 각 절연막(IF1, IF2)에 첨가한다. 또한, 본 실시 형태에서는, 예를 들어 스퍼터링법에 의해, 알루미늄(Al)(HK200)을 각 절연막(IF1, IF2)에 첨가한다. 이에 의해, 도 10에 도시하는 바와 같이, 각 영역(1An, 1TAn, 1TAp, 2Ap)에 형성된 마스크(MSK1) 상, 영역(1Ap)에 위치하는 절연막(IF1) 상 및 영역(2An)에 위치하는 절연막(IF2) 상에 알루미늄(Al)을 포함하는 금속막(HK2)을 형성한다.
그 후, 영역(1An)에 위치하는 반도체층(SL) 상, 영역(1TAn)에 위치하는 반도체 기재(BM) 상, 영역(1TAp)에 위치하는 반도체 기재(BM) 상 및 영역(2Ap)에 위치하는 반도체 기재(BM) 상에 형성된 마스크(MSK1)를 제거한다. 또한, 도시하지 않지만, 마스크(MSK1)를 제거할 때에는, 영역(1Ap)에 위치하는 절연막(IF1) 상 및 영역(2An)에 위치하는 절연막(IF2) 상에 예를 들어 포토레지스트를 형성하고, 이 포토레지스트를 마스크로 하여, 마스크(MSK1)를 제거한다. 그 후, 포토레지스트를 제거한다. 이에 의해, 도 11에 도시한 바와 같이, 영역(1Ap)에 위치하는 절연막(IF1) 상과 영역(2An)에 위치하는 절연막(IF2) 상에, 알루미늄(Al)을 포함하는 금속막(HK2)이 형성된 상태에서, 영역(1An)에 형성된 절연막(IF1)과 영역(2Ap)에 형성된 절연막(IF2)이 노출된다.
5. 하프늄 첨가(도 5의 스텝 S5)
이어서, SOI 영역(1SR)이며, 또한, 도 1에 도시하는 n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 형성된 절연막(IF1)과, 벌크 영역(2BR)이며, 또한, 도 1에 도시하는 p형의 전계 효과 트랜지스터(Q2p)가 형성되는 영역(2Ap)에 형성된 절연막(IF2)에 하프늄(Hf)을 첨가한다.
구체적으로는, 먼저, 도 12에 도시하는 바와 같이, 영역(1An)에 위치하는 절연막(IF1)과 영역(2Ap)에 위치하는 절연막(IF2)이 노출되도록, 또한, 영역(1Ap)에 위치하는 절연막(IF1)과 영역(2An)에 위치하는 절연막(IF2)이 덮이도록, 영역(1TAn)에 위치하는 반도체 기재(BM) 상, 영역(1Ap)에 위치하는 반도체층(SL) 상, 영역(1TAp)에 위치하는 반도체 기재(BM) 상 및 영역(2An)에 위치하는 반도체 기재(BM) 상에 마스크(MSK2)를 형성한다. 또한, 이 마스크(MSK2)는, 상기한 마스크(MSK1)와 마찬가지로, 예를 들어 아몰퍼스 실리콘을 포함한다.
이어서, 영역(1TAn)에 위치하는 반도체 기재(BM), 영역(1Ap)에 위치하는 반도체층(SL), 영역(1TAp)에 위치하는 반도체 기재(BM) 및 영역(2An)에 위치하는 반도체 기재(BM)를 마스크(MSK2)로 덮은 상태에서, 도 13에 도시하는 바와 같이 반도체 기재(BM)의 상면(BMS1)측으로부터, 영역(1An)에 위치하는 절연막(IF1) 상, 영역(1Ap)에 위치하는 마스크(MSK2) 상, 영역(2An)에 위치하는 마스크(MSK2) 상 및 영역(2Ap)에 위치하는 절연막(IF2) 상에 하프늄(Hf)(HK100)을 퇴적시킨다. 즉, 하프늄(Hf)(HK100)을, 각 절연막(IF1, IF2)에 첨가한다. 또한, 본 실시 형태에서는, 예를 들어 스퍼터링법에 의해, 하프늄(Hf)(HK100)을 각 절연막(IF1, IF2)에 첨가한다. 이에 의해, 도 13에 도시하는 바와 같이, 각 영역(1TAn, 1Ap, 1TAp, 2An)에 형성된 마스크(MSK2) 상, 영역(1An)에 위치하는 절연막(IF1) 상 및 영역(2Ap)에 위치하는 절연막(IF2) 상에 하프늄(Hf)을 포함하는 금속막(HK1)을 형성한다.
그 후, 영역(1TAn)에 위치하는 반도체 기재(BM) 상, 영역(1Ap)에 위치하는 반도체층(SL) 상, 영역(1TAp)에 위치하는 반도체 기재(BM) 상 및 영역(2An)에 위치하는 반도체 기재(BM) 상에 형성된 마스크(MSK2)를 제거한다. 또한, 도시하지 않지만, 마스크(MSK2)를 제거할 때에는, 영역(1An)에 위치하는 절연막(IF1) 상 및 영역(2Ap)에 위치하는 절연막(IF2) 상에 예를 들어 포토레지스트를 형성하고, 이 포토레지스트를 마스크로 하여, 마스크(MSK2)를 제거한다. 그 후, 포토레지스트를 제거한다. 이에 의해, 도 14에 도시하는 바와 같이, 영역(1An)에 위치하는 절연막(IF1) 상과 영역(2Ap)에 위치하는 절연막(IF2) 상에 하프늄(Hf)을 포함하는 금속막(HK1)이 형성된 상태에서, 영역(1Ap)에 형성되고, 또한, 알루미늄(Al)이 첨가된 절연막(IF1)과, 영역(2An)에 형성되고, 또한, 알루미늄(Al)이 첨가된 절연막(IF2)이 노출된다.
6. 게이트 전극 형성(도 5의 스텝 S6)
이어서, 각 영역(1An, 1Ap, 2An, 2Ap)에, 각 게이트 전극(GE1, GE2, GE3, GE4)을 형성한다. 구체적으로는, 먼저, 각 영역(1An, 1Ap, 2An, 2Ap)을 덮도록, 예를 들어 CVD법에 의해, 반도체 재료를 기판(SB) 상에 퇴적한다. 또한, 기판(SB) 상에 퇴적하는 반도체 재료는, 예를 들어, 폴리실리콘막이다.
이어서, 퇴적한 반도체 재료에 불순물을 도입한다. 구체적으로는, 반도체 재료 중, n형의 전계 효과 트랜지스터가 형성되는 영역(1An, 2An)에 위치하는 부분에는, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을 이온 주입한다. 한편, 반도체 재료 중, p형의 전계 효과 트랜지스터가 형성되는 영역(1Ap, 2Ap)에 위치하는 부분에는, 예를 들어 보론(B)과 같은 p형의 불순물을 이온 주입한다.
이어서, 불순물이 도입된 반도체 재료를 원하는 형상으로 패터닝한다. 그리고, 패터닝함으로써 형성된 각 게이트 전극(GE1, GE2, GE3, GE4)을 마스크로 하여, 각 절연막(IF1, IF2) 중, 이 각 게이트 전극(GE1, GE2, GE3, GE4)으로부터 노출되는 부분을 제거한다. 또한, 반도체 재료의 패터닝 또는 각 절연막(IF1, IF2)의 제거는, 예를 들어 포토리소그래피법 및 건식 에칭법을 사용하여, 행한다. 이에 의해, 도 15에 도시하는 바와 같이, 영역(1An)에 위치하는 절연막(IF1)에 알루미늄(Al)을 첨가하지 않고 하프늄(Hf)을 첨가함으로써 형성된 게이트 절연막(GI1)(즉, 절연막(IF1)과, 이 절연막(IF1) 상에 형성된 금속막(HK1)을 포함하는 막)을 개재하여, 이 영역(1An)에 위치하는 반도체층(SL) 상에 게이트 전극(GE1)을 형성한다. 또한, 도 15에 도시하는 바와 같이, 영역(1Ap)에 위치하는 절연막(IF1)에 하프늄(Hf)을 첨가하지 않고 알루미늄(Al)을 첨가함으로써 형성된 게이트 절연막(GI2)(즉, 절연막(IF1)과, 이 절연막(IF1) 상에 형성된 금속막(HK2)을 포함하는 막)을 개재하여, 이 영역(1Ap)에 위치하는 반도체층(SL) 상에 게이트 전극(GE2)을 형성한다. 또한, 도 15에 도시하는 바와 같이, 영역(2An)에 위치하는 절연막(IF2)에 알루미늄(Al)을 첨가함으로써 형성된 게이트 절연막(GI3)(즉, 절연막(IF2)과, 이 절연막(IF2) 상에 형성된 금속막(HK2)을 포함하는 막)을 개재하여, 이 영역(2An)에 위치하는 반도체 기재(BM) 상에 게이트 전극(GE3)을 형성한다. 또한, 도 15에 도시하는 바와 같이, 영역(2Ap)에 위치하는 절연막(IF2)에 하프늄(Hf)을 첨가함으로써 형성된 게이트 절연막(GI4)(즉, 절연막(IF2)과, 이 절연막(IF2) 상에 형성된 금속막(HK1)을 포함하는 막)을 개재하여, 이 영역(2Ap)에 위치하는 반도체 기재(BM) 상에 게이트 전극(GE4)을 형성한다.
그 후에는 각 게이트 전극(GE1, GE2, GE3, GE4)의 측벽 상에 상기한 사이드 월 스페이서(SW)를 형성한다. 또한, SOI 영역(1SR)에서는, 영역(1An)에 위치하는 반도체층(SL) 중 게이트 전극(GE1) 및 오프셋 스페이서(IF3)(사이드 월 스페이서(SW)를 구성한다)로부터 노출되는 표면(노출면)과, 영역(1Ap)에 위치하는 반도체층(SL) 중 게이트 전극(GE2) 및 오프셋 스페이서(IF3)(사이드 월 스페이서(SW)를 구성하는 절연막)로부터 노출되는 표면(노출면)과, 영역(1TAn)에 위치하는 반도체 기재(BM)의 표면(노출면)과, 영역(1TAp)에 위치하는 반도체 기재(BM)의 표면(노출면)에 대하여 에피택셜 성장 처리를 실시한다. 이에 의해, 에피택셜 성장층(EP)(도 1을 참조)을 각 영역(1An, 1TAn, 1Ap, 1TAp)에 형성한다. 그리고, 도 1에 도시한 바와 같이, 에피택셜 성장층(EP)을 덮도록 기판(SB) 상에 층간 절연막(IL1)을 형성한 후, 이 층간 절연막(IL1)에 콘택트 홀(CH)을 형성한다. 또한, 이 콘택트 홀(CH)을 도전성 부재로 막는다. 이에 의해, 각 전계 효과 트랜지스터(Q1n, Q2n, Q2n, Q2p)의 소스 또는 드레인이 되는 각 반도체 영역(SDR1, SDR2, SDR3, SDR4)과, 각 영역(1TAn, 1TAp)에 형성된 각 확산층(SD1, SD2)에 접속하는 콘택트 플러그(PG)를 형성한다. 또한, 이 콘택트 플러그(PG)는, 예를 들어 텅스텐(W)과 같은 도전성 부재를 포함한다. 또한, 콘택트 플러그(PG)를 형성한 후에는 도 1에 도시한 바와 같이, 상기한 다층 배선층을 층간 절연막(IL1)의 표면 상에 형성한다.
<본 실시 형태의 반도체 장치의 제조 방법에 의한 효과에 대해서>
상기한 바와 같이 본 실시 형태에서는, SOI 영역(1SR)인 영역(1An)에 n형의 전계 효과 트랜지스터(Q1n)를 형성할 때, 이 영역(1An)에 형성된 산화 실리콘을 포함하는 절연막(IF1)(n형의 전계 효과 트랜지스터(Q1n)의 게이트 절연막(GI1)을 구성하는 막)에는, 하프늄(Hf)은 첨가하지만, 알루미늄(Al)은 첨가하지 않는다. 그 때문에, 이 영역(1An)에 형성되는 n형의 전계 효과 트랜지스터(Q1n)의 역치 전압을 낮게 하면서, 이 전계 효과 트랜지스터(Q1n)에 있어서 게이트 리크 전류가 발생하는 것을 억제할 수 있다. 마찬가지로, 본 실시 형태에서는, SOI 영역(1SR)인 영역(1Ap)에 p형의 전계 효과 트랜지스터(Q1p)를 형성할 때, 이 영역(1Ap)에 형성된 산화 실리콘을 포함하는 절연막(IF1)(p형의 전계 효과 트랜지스터(Q1p)의 게이트 절연막(GI2)을 구성하는 막)에는, 알루미늄(Al)은 첨가하지만, 하프늄(Hf)은 첨가하지 않는다. 그 때문에, 이 영역(1Ap)에 형성되는 p형의 전계 효과 트랜지스터(Q1p)의 역치 전압을 낮게 하면서, 이 전계 효과 트랜지스터(Q1p)에 있어서 게이트 리크 전류가 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에서는, 영역(1An)에 형성된 절연막(IF1)에 하프늄(Hf)을 첨가할 때, 도 13에 도시하는 바와 같이, 영역(1Ap)에 형성된 절연막(IF1)을 마스크(MSK2)로 덮고 있다. 한편, 영역(1Ap)에 형성된 절연막(IF1)에 알루미늄(Al)을 첨가할 때, 도 10에 도시하는 바와 같이, 영역(1An)에 형성된 절연막(IF1)을 마스크(MSK1)로 덮고 있다. 여기서, 본 발명자는, 각 영역(1An, 1Ap)에 하프늄(Hf)과 알루미늄(Al)의 양쪽을 첨가하는데, 영역(1An)에서는, 게이트 절연막 중에 있어서의, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 알루미늄(Al)의 원자수의 비율을 작게 하고, 또한, 영역(1Ap)에서는, 게이트 절연막 중에 있어서의, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 하프늄(Hf)의 원자수의 비율을 작게 하는 것도 검토하였다. 이 경우, 원자수의 비율을 작게 하고자 하는 금속의 스퍼터링 시간을 짧게 하면 된다. 그러나, 스퍼터링 시간을 짧게 할수록, 퇴적되는 금속의 첨가량에 변동이 발생하기 쉬워짐을 알았다. 즉, 금속의 첨가량(농도)을 원하는 값으로 하는 것이 어려워짐을 알았다. 이 결과, 원하는 특성을 구비한 반도체 장치(제품)의 제조가 곤란해진다. 이에 반해, 본 실시 형태에서는, 각 마스크(MSK1, MSK2)를 사용함으로써 각 영역(1An, 1Ap)에 있어서 불필요한 금속이 첨가되지 않도록 하고 있다. 그 때문에, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 영역(1An)에 형성된 절연막(IF1)에 하프늄(Hf)을 첨가할 때, 도 13에 도시하는 바와 같이, 영역(1Ap)에 형성된 절연막(IF1)은 마스크(MSK2)로 덮고 있지만, 영역(2Ap)에 형성된 절연막(IF2)은 마스크(MSK2)로 덮고 있지 않다. 즉, 도 13에 도시하는 바와 같이, 영역(1An)에 형성된 절연막(IF1)에 하프늄(Hf)을 첨가할 때, 영역(2Ap)에 형성된 절연막(IF2)에도 하프늄(Hf)을 첨가하고 있다. 마찬가지로, 영역(1Ap)에 형성된 절연막(IF1)에 알루미늄(Al)을 첨가할 때, 도 10에 도시하는 바와 같이, 영역(1An)에 형성된 절연막(IF1)은 마스크(MSK1)로 덮고 있지만, 영역(2An)에 형성된 절연막(IF2)은 마스크(MSK1)로 덮고 있지 않다. 즉, 도 10에 도시하는 바와 같이, 영역(1Ap)에 형성된 절연막(IF1)에 알루미늄(Al)을 첨가할 때, 영역(2An)에 형성된 절연막(IF2)에도 알루미늄(Al)을 첨가하고 있다. 그 때문에, 반도체 장치의 제조 공정수를 저감시킬 수 있다. 또한, 영역(2Ap)에 형성된 절연막(IF2)에 첨가하는 금속(여기에서는, 하프늄)의 양(비율, 농도)을 영역(1An)에 형성된 절연막(IF1)에 첨가하는 금속(여기에서는, 하프늄)의 양(비율, 농도)과, 거의 동일한 양으로 할 수 있다. 마찬가지로, 영역(2An)에 형성된 절연막(IF2)에 첨가하는 금속(여기에서는, 알루미늄)의 양(비율, 농도)을 영역(1Ap)에 형성된 절연막(IF1)에 첨가하는 금속(여기에서는, 알루미늄)의 양(비율, 농도)과, 거의 동일한 양으로 할 수 있다.
<본 실시 형태의 변형예에 대해서>
이어서, 상기 실시 형태의 변형예에 대하여 설명한다.
(변형예 1)
먼저, 상기 실시 형태에서는, 산화 실리콘을 포함하는 절연막(IF2)에, 하프늄(Hf)은 첨가되지 않고, 알루미늄(Al)이 첨가(퇴적)된 절연막을, 벌크 영역(2BR)인 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n)를 구성하는 게이트 절연막(GI3)으로서 사용하고, 또한, 산화 실리콘을 포함하는 절연막(IF2)에, 알루미늄(Al)은 첨가되지 않고, 하프늄(Hf)이 첨가(퇴적)된 절연막을, 벌크 영역(2BR)인 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 게이트 절연막(GI4)으로서 사용한 반도체 장치(SMD1)에 대하여 설명하였다. 그러나, 도 16에 도시하는 바와 같이, 산화 실리콘을 포함하는 절연막(IF2)에, 하프늄(Hf) 및 알루미늄(Al)의 양쪽이 첨가(퇴적)된 절연막을, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2nm1, Q2pm1)를 구성하는 게이트 절연막(GI5)으로서 사용해도 된다. 또한, 상기한 바와 같이, 벌크 영역(2BR)에 형성된 n형의 전계 효과 트랜지스터(Q2n) 및 p형의 전계 효과 트랜지스터(Q2p) 각각은, 그 구동 전압이, SOI 영역(1SR)에 형성된 n형의 전계 효과 트랜지스터(Q1n) 및 p형의 전계 효과 트랜지스터(Q1p) 각각을 포함하는 SRAM 회로의 구동 전압보다도 높은 주변 회로를 구성하는 전계 효과 트랜지스터이다. 즉, 벌크 영역(2BR)에 형성되는 각 전계 효과 트랜지스터의 구동 전압은, SOI 영역(1SR)에 형성되는 각 전계 효과 트랜지스터의 구동 전압보다도 높다. 그 때문에, 상기한 NBTI도 고려한 반도체 장치(SMD2)를 제조하고자 하는 경우에는, 도 16에 도시하는 바와 같이, 하프늄(Hf) 및 알루미늄(Al)을 포함하는 금속막(HK3)이 절연막(IF2) 상에 형성(퇴적)된 게이트 절연막(GI5)을 구성하는 하프늄의 원자수의 비율을, 금속막(HK3)을 구성하는 금속의 총 원자수에 대하여 75％ 이상, 또한, 100％ 미만으로 한 게이트 절연막(GI5)을 사용하는 것이 바람직하다. 또한, 상기한 NBTI는, 특별히 p형의 전계 효과 트랜지스터에 있어서 발생한다. 그 때문에, 벌크 영역(2BR)이며, 또한, n형의 전계 효과 트랜지스터가 형성되는 영역(2An)에는, 상기한 게이트 절연막(GI3), 또는, 상기 게이트 절연막(GI5)을 사용하고, 또한, 벌크 영역(2BR)이며, 또한, p형의 전계 효과 트랜지스터가 형성되는 영역(2Ap)에는, 상기 게이트 절연막((GI6))을 사용해도 된다.
(변형예 2)
또한, 상기 실시 형태 및 상기 변형예 1에서는, 어떤 금속(상기 실시 형태에서는, 「알루미늄」)이 첨가된 절연막(상기 실시 형태에서는, 영역(1Ap)에 위치하는 「절연막(IF1)」)을 마스크로 덮은 상태에서, 이 마스크로 덮여 있지 않은 다른 영역에 위치하는 절연막(상기 실시 형태에서는, 영역(1An)에 위치하는 「절연막(IF1)」)에 다른 금속(상기 실시 형태에서는, 「하프늄」)을 첨가한 후, 이 마스크를 제거함으로써 노출된 절연막을 게이트 절연막으로서 사용하는 것에 대하여 설명하였다. 그러나, 게이트 절연막은, 도 17 내지 도 28에 도시하는 제조 방법에 의해 형성해도 된다.
구체적으로는, 먼저, 도 17에 도시하는 스텝 S11 내지 스텝 S13을 행한다. 여기서, 도 17에 도시하는 스텝 S11 내지 스텝 S13은, 상기 실시 형태의 도 5에 도시하는 스텝 S1 내지 S3과 동일하기 때문에, 이 스텝 S11 내지 스텝 S13까지의 설명에 대해서는 생략한다. 또한, 도 17에 도시하는 프로세스 흐름도는, 상기 변형예 1의 반도체 장치(SMD2)에 기초하는 프로세스 흐름도이다.
이어서, 도 17에 도시하는 스텝 S14로서, SOI 영역(1SR)인 각 영역(1An, 1Ap)에 위치하는 절연막(IF1) 상과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 절연막(IF2) 상에 알루미늄 및 하프늄의 양쪽을 첨가한다. 이에 의해, 도 18에 도시하는 바와 같이, 알루미늄 및 하프늄을 포함하는 금속막(HK3)을, 각 절연막(IF1, IF2) 상에 형성(퇴적)한다.
이어서, 도 17에 도시하는 스텝 S15로서, 도 19에 도시하는 바와 같이, SOI 영역(1SR)인 각 영역(1An, 1Ap)에 위치하는 절연막(IF1)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 절연막(IF2)을 덮도록, SOI 영역(1SR)인 각 영역(1An, 1Ap)에 위치하는 반도체층(SL) 상과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM) 상에 반도체 재료(PS1)를 형성한다. 또한, 이 반도체 재료(PS1)는, 예를 들어 다결정 실리콘(구체적으로는, 불순물이 도입 혹은 이온 주입된 도프드 폴리실리콘)을 포함한다.
이어서, 도 17에 도시하는 스텝 S16으로서, 도 20에 도시하는 바와 같이, 영역(1An)과, 영역(2An)과, 영역(2Ap)에 위치하는 반도체 재료(PS1)가 잔존하도록, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 위치하는 반도체 재료(PS1)와, 이 영역(1Ap)에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 절연막(IF1)을 제거한다. 이에 의해, 이 영역(1Ap)에 위치하는 반도체층(SL)을 노출시킨다.
이어서, 도 17에 도시하는 스텝 S17로서, 도 21에 도시하는 바와 같이, 영역(1An)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 위치하는 반도체층(SL) 상에 재차 산화 실리콘을 포함하는 절연막(IF1)을 형성한다.
이어서, 도 17에 도시하는 스텝 S18로서, 영역(1An)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 위치하는 절연막(IF1) 상에 알루미늄을 첨가한다. 이에 의해, 도 22에 도시하는 바와 같이, 알루미늄을 포함하는 금속막(HK2)을, 영역(1Ap)에 위치하는 절연막(IF1) 상에 형성(퇴적)한다. 또한, 도 22에 도시하는 바와 같이, 금속막(HK2)은, 각 영역(1An), 영역(2An, 2Ap)에 위치하는 반도체 재료(PS1) 상에도 형성(퇴적)된다.
이어서, 도 17에 도시하는 스텝 S19로서, 도 23에 도시하는 바와 같이, 영역(1An)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, 영역(1Ap)에 위치하고, 또한, 알루미늄이 첨가된 절연막(IF1) 상에 재차 반도체 재료(PS1)를 형성한다. 또한, 도 22에 도시하는 바와 같이, 이 반도체 재료(PS1)는, 각 영역(1An), 영역(2An, 2Ap)에 위치하는 반도체 재료(PS1) 상에도 형성(퇴적)된다.
이어서, 도 17에 도시하는 스텝 S20으로서, 도 24에 도시하는 바와 같이, 영역(1Ap)과, 영역(2An)과, 영역(2Ap)에 위치하는 반도체 재료(PS1)가 잔존하도록, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 위치하는 반도체 재료(PS1)와, 이 영역(1An)에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 절연막(IF1)을 제거한다. 이에 의해, 이 영역(1An)에 위치하는 반도체층(SL)을 노출시킨다.
이어서, 도 17에 도시하는 스텝 S21로서, 도 25에 도시하는 바와 같이, 영역(1Ap)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 위치하는 반도체층(SL) 상에 재차 산화 실리콘을 포함하는 절연막(IF1)을 형성한다.
이어서, 도 17에 도시하는 스텝 S22로서, 영역(1Ap)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 위치하는 절연막(IF1) 상에 하프늄을 첨가한다. 이에 의해, 도 26에 도시하는 바와 같이, 하프늄을 포함하는 금속막(HK1)을, 영역(1An)에 위치하는 절연막(IF1) 상에 형성(퇴적)한다. 또한, 도 26에 도시하는 바와 같이, 금속막(HK1)은, 각 영역(1Ap), 영역(2An, 2Ap)에 위치하는 반도체 재료(PS1) 상에도 형성(퇴적)된다.
이어서, 도 17에 도시하는 스텝 S23으로서, 도 27에 도시하는 바와 같이, 영역(1Ap)에 위치하는 반도체층(SL)과, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 위치하는 반도체 기재(BM)를 반도체 재료(PS1)로 덮은 상태에서, 영역(1An)에 위치하고, 또한, 하프늄이 첨가된 절연막(IF1) 상에 재차 반도체 재료(PS1)를 형성한다. 또한, 도 27에 도시하는 바와 같이, 이 반도체 재료(PS1)는, 각 영역(1Ap), 영역(2An, 2Ap)에 위치하는 반도체 재료(PS1) 상에도 형성(퇴적)된다.
이어서, 도 17에 도시하는 스텝 S24로서, 각 영역(1An, 1Ap, 2An, 2Ap)에, 각 게이트 전극(GE1, GE2, GE3, GE4)을 형성한다. 또한, 각 게이트 전극(GE1, GE2, GE3, GE4)을 형성하기 위한 전처리로서, 도 28에 도시하는 바와 같이, 불필요한 반도체 재료(PS1)는, 예를 들어 CMP나 에칭 처리에 의해 제거해 둔다. 그 후, 잔존한 반도체 재료(PS1)를 원하는 형상으로 패터닝한다. 그리고, 패터닝함으로써 형성된 각 게이트 전극(GE1, GE2, GE3, GE4)을 마스크로 하여, 각 절연막(IF1, IF2) 중, 이 각 게이트 전극(GE1, GE2, GE3, GE4)으로부터 노출되는 부분을 제거한다. 이에 의해, 도 16에 도시하는 바와 같이, 영역(1An)에 위치하는 절연막(IF1)에 알루미늄(Al)을 첨가하지 않고 하프늄(Hf)을 첨가함으로써 형성된 게이트 절연막(GI1)(즉, 절연막(IF1)과, 이 절연막(IF1) 상에 형성된 금속막(HK1)을 포함하는 막)을 개재하여, 이 영역(1An)에 위치하는 반도체층(SL) 상에 게이트 전극(GE1)을 형성한다. 또한, 도 16에 도시하는 바와 같이, 영역(1Ap)에 위치하는 절연막(IF1)에 하프늄(Hf)을 첨가하지 않고 알루미늄(Al)을 첨가함으로써 형성된 게이트 절연막(GI2)(즉, 절연막(IF1)과, 이 절연막(IF1) 상에 형성된 금속막(HK2)을 포함하는 막)을 개재하여, 이 영역(1Ap)에 위치하는 반도체층(SL) 상에 게이트 전극(GE2)을 형성한다. 또한, 도 16에 도시하는 바와 같이, 영역(2An)에 위치하는 절연막(IF2)에 알루미늄(Al) 및 하프늄(Hf)을 첨가함으로써 형성된 게이트 절연막(GI5)(즉, 절연막(IF2)과, 이 절연막(IF2) 상에 형성된 금속막(HK3)을 포함하는 막)을 개재하여, 이 영역(2An)에 위치하는 반도체 기재(BM) 상에 게이트 전극(GE3)을 형성한다. 또한, 도 16에 도시하는 바와 같이, 영역(2Ap)에 위치하는 절연막(IF2)에 알루미늄(Al) 및 하프늄(Hf)을 첨가함으로써 형성된 게이트 절연막(GI5)(즉, 절연막(IF2)과, 이 절연막(IF2) 상에 형성된 금속막(HK3)을 포함하는 막)을 개재하여, 이 영역(2Ap)에 위치하는 반도체 기재(BM) 상에 게이트 전극(GE4)을 형성한다.
본 변형예 2의 제조 방법에 의하면, 벌크 영역(2BR)인 각 영역(2An, 2Ap)에 게이트 절연막(GI5)을 형성한 후(즉, 도 17에 도시하는 스텝 S14 이후)에는 이 각 영역(2An, 2Ap)에 각 게이트 전극(GE3, GE4)을 형성할 때까지의 동안, 게이트 절연막(GI5)은 반도체 재료(PS1)로 보호되어 있기 때문에, 상기 실시 형태에서 설명한 바와 같은, 마스크(MSK1), 마스크(MSK2) 및 포토레지스트를 제거하기 위한 가공 영향을 받지 않는다. 또한, SOI 영역(1SR)인 영역(1Ap)에 게이트 절연막(GI2)을 형성한 후(즉, 도 17에 도시하는 스텝 S18 이후)에는 이 영역(1Ap)에 게이트 전극(GE2)을 형성할 때까지의 동안, 게이트 절연막(GI2)은 반도체 재료(PS1)로 보호되어 있기 때문에, 상기 실시 형태에서 설명한 바와 같은, 마스크(MSK1), 마스크(MSK2) 및 포토레지스트를 제거하기 위한 가공 영향을 받지 않는다. 또한, SOI 영역(1SR)인 영역(1An)에 게이트 절연막(GI1)을 형성한 후(즉, 도 17에 도시하는 스텝 S22 이후)에는 이 영역(1An)에 게이트 전극(GE1)을 형성할 때까지의 동안, 게이트 절연막(GI1)은 반도체 재료(PS1)로 보호되어 있기 때문에, 상기 실시 형태에서 설명한 바와 같은, 마스크(MSK1), 마스크(MSK2) 및 포토레지스트를 제거하기 위한 가공 영향을 받지 않는다. 이에 의해, 반도체 장치(SMD2)의 신뢰성을 향상시킬 수 있다.
또한, 본 변형예 2의 경우, 도 17에 도시하는 스텝 S21을 행하면, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 잔존하고 있는 반도체 재료(PS1)의 측벽 상에도, 산화 실리콘을 포함하는 절연막(IF1)이 형성된다. 그 때문에, 전계 효과 트랜지스터(Q1n)의 게이트 전극(GE1)과 전계 효과 트랜지스터(Q1p)의 게이트 전극(GE2)을 형성할 때, 도 29에 도시하는 바와 같이, 반도체 재료(PS1)의 측벽 상에 형성된 절연막(IF1)을 통하여, 2개의 게이트 전극(GE1, GE2)을 서로 접속해도 된다. 이에 의해, 각 게이트 전극(GE1, GE2)에 게이트 전압을 공급하기 위한 콘택트 플러그(PG)를, 한쪽 게이트 전극(예를 들어, 게이트 전극(GE1))에만 접속하고, 이 한쪽의 게이트 전극을 통하여 게이트 전압을 다른 쪽 게이트 전극(예를 들어, 게이트 전극(GE2))에 공급할 수도 있다. 또한, 도 29는, 각 게이트 전극(GE1, GE2)의 게이트 폭 방향을 따른 단면도이다. 또한, 도 1및 도 16은, 각 게이트 전극(GE1, GE2)의 게이트 길이 방향을 따른 단면도이다.
(변형예 3)
또한, 상기 실시 형태에서는, n형의 전계 효과 트랜지스터(Q1n)가 형성된 영역(1An), 및 이 n형의 전계 효과 트랜지스터(Q1n)에 백 게이트 전압을 공급하기 위한 영역(1TAn)을 갖는 영역(1SRn), p형의 전계 효과 트랜지스터(Q1p)가 형성된 영역(1Ap), 및 이 p형의 전계 효과 트랜지스터(Q1p)에 백 게이트 전압을 공급하기 위한 영역(1TAp)을 갖는 영역(1SRp)을 포함하는 SOI 영역(1SR)을 구비한 반도체 장치(SMD1)에 대하여 설명하였다. 그러나, 상기한 2종류의 전계 효과 트랜지스터(Q1n, Q1p)에 더하여, 이 2종류의 전계 효과 트랜지스터(Q1n, Q1p)보다도 내압이 높은 다른 전계 효과 트랜지스터(Q3n, Q3p)가 SOI 영역(1SR)에 형성된 반도체 장치(SMD3)여도 된다.
구체적으로는, 도 30에 도시하는 바와 같이, 반도체 장치(SMD3)의 SOI 영역(1SR)은, 상기한 2개의 영역(1SRn, 1SRp)에 더하여, 다른 n형의 전계 효과 트랜지스터(Q3n)가 형성된 영역(3An), 및 이 n형의 전계 효과 트랜지스터(Q3n)에 백 게이트 전압을 공급하기 위한 영역(2TAn)을 갖는 영역(2SRn)과, p형의 전계 효과 트랜지스터(Q3p)가 형성된 영역(3Ap), 및 이 p형의 전계 효과 트랜지스터(Q3p)에 백 게이트 전압을 공급하기 위한 영역(2TAp)을 갖는 영역(2SRp)을 포함하고 있다.
또한, 도 30에 도시하는 바와 같이, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n)는, 그 위에 게이트 전극(GE5)이 형성되는 게이트 절연막(GI7) 이외에는, 기본적으로는, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n)와 동일한 구성을 포함한다. 마찬가지로, 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)는, 그 위에 게이트 전극(GE6)이 형성되는 게이트 절연막(GI7) 이외에는, 기본적으로는, 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)와 동일한 구성을 포함한다.
또한, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n)와, 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)의 구동 전압은, 예를 들어 1.5v 내지 2.4v이다. 즉, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n), 및 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)의 각각의 구동 전압은, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n) 및 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)의 각각의 구동 전압보다도 높다. 그리고, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n), 및 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)를 구성하는 게이트 절연막(GI7)의 각각의 두께는, 영역(1An)에 형성된 n형의 전계 효과 트랜지스터(Q1n), 및 영역(1Ap)에 형성된 p형의 전계 효과 트랜지스터(Q1p)를 구성하는 각각의 게이트 절연막(GI2)의 두께보다도 크다.
또한, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n), 및 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)의 각각의 구동 전압은, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n), 및 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)의 각각의 구동 전압보다도 낮다. 그리고, 영역(3An)에 형성된 n형의 전계 효과 트랜지스터(Q3n), 및 영역(3Ap)에 형성된 p형의 전계 효과 트랜지스터(Q3p)를 구성하는 각각의 게이트 절연막(GI7)의 두께는, 영역(2An)에 형성된 n형의 전계 효과 트랜지스터(Q2n), 및 영역(2Ap)에 형성된 p형의 전계 효과 트랜지스터(Q2p)를 구성하는 각각의 게이트 절연막(GI4)의 두께보다도 작다.
또한, 상기한 바와 같이 각 영역(2SRn, 2SRp)에 형성된 각 전계 효과 트랜지스터(Q3n, Q3p)의 구동 전압은, 각 영역(1SRn, 1SRp)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)의 구동 전압보다도 높다. 그 때문에, 각 전계 효과 트랜지스터(Q3n, Q3p)의 역치 전압을 너무 낮게 하면, 각 전계 효과 트랜지스터(Q3n, Q3p)를 구성하는 소스와 드레인 간에 리크 전류(서브스레시홀드 리크 전류)가 발생할 우려가 있다. 그래서, 본 변형예 3의 반도체 장치(SMD3)에서는, 먼저, n형의 전계 효과 트랜지스터(Q1n)의 게이트 절연막(GI1)을 구성하는 절연막(IF1)에는, 알루미늄(Al)을 첨가하지 않고, 하프늄(Hf)을 첨가하고 있다. 또한, p형의 전계 효과 트랜지스터(Q1p)의 게이트 절연막(GI2)을 구성하는 절연막(IF1)에는, 하프늄(Hf)을 첨가하지 않고, 알루미늄(Al)을 첨가하고 있다. 또한, 각 전계 효과 트랜지스터(Q3n, Q3p)의 게이트 절연막(GI7)을 구성하는 절연막(IF5)에는, 알루미늄(Al) 및 하프늄(Hf)의 양쪽을 첨가하고 있다. 즉, 본 변형예 3에서는, 도 30에 도시하는 바와 같이, 하프늄(Hf) 및 알루미늄(Al)을 포함하는 금속막(HK3)을, 절연막(IF5) 상에 형성(퇴적)하고 있다.
또한, 상기한 바와 같이 SOI 영역(1SR)인 각 영역(2SRn, 2SRp)에 형성된 각 전계 효과 트랜지스터(Q3n, Q3p)의 구동 전압은, 벌크 영역(2BR)인 각 영역(2BRn, 2BRp)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 구동 전압보다도 낮다. 그 때문에, SOI 영역(1SR)인 각 영역(2SRn, 2SRp)에 형성된 각 전계 효과 트랜지스터(Q3n, Q3p)의 역치 전압을 너무 높게 하면, 이 각 전계 효과 트랜지스터(Q3n, Q3p)의 채널 영역에 흐르는 온 전류를 증가시키는 것이 곤란해진다. 바꾸어 말하면, 이 각 전계 효과 트랜지스터(Q3n, Q3p)를 고속으로 동작시키는 것이 곤란해진다. 그래서, 본 변형예 3의 반도체 장치(SMD3)에서는, 먼저, n형의 전계 효과 트랜지스터(Q1n)의 게이트 절연막(GI1)을 구성하는 절연막(IF1)에는, 알루미늄(Al)을 첨가하지 않고, 하프늄(Hf)을 첨가하고 있다. 또한, p형의 전계 효과 트랜지스터(Q1p)의 게이트 절연막(GI2)을 구성하는 절연막(IF1)에는, 하프늄(Hf)을 첨가하지 않고, 알루미늄(Al)을 첨가하고 있다. 또한, n형의 전계 효과 트랜지스터(Q2n)의 게이트 절연막(GI3)을 구성하는 절연막(IF2)에는, 하프늄(Hf)을 첨가하지 않고, 알루미늄(Al)을 첨가하고 있다. 또한, p형의 전계 효과 트랜지스터(Q2p)의 게이트 절연막(GI4)을 구성하는 절연막(IF2)에는, 알루미늄(Al)을 첨가하지 않고, 하프늄(Hf)을 첨가하고 있다. 또한, 각 전계 효과 트랜지스터(Q3n, Q3p)의 게이트 절연막(GI7)을 구성하는 절연막(IF5)에는, 알루미늄(Al) 및 하프늄(Hf)의 양쪽을 첨가하고 있다. 즉, 본 변형예 3에서는, 도 30에 도시하는 바와 같이, 하프늄(Hf) 및 알루미늄(Al)을 포함하는 금속막(HK3)을, 절연막(IF5) 상에 형성(퇴적)하고 있다.
(변형예 4)
또한, 상기 실시 형태, 상기 변형예 1, 상기 변형예 2 및 상기 변형예 3에서는, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 형성된 절연막(IF1)에는 알루미늄(Al)을 첨가하지 않고, 또한, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)에는 하프늄(Hf)을 첨가하지 않는 것에 대하여 설명하였다. 그러나, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 형성된 절연막(IF1)에, 하프늄(Hf)뿐만 아니라, 알루미늄(Al)도 첨가해도 된다. 이 경우, SOI 영역(1SR)인 영역(1An)에 형성되는 n형의 전계 효과 트랜지스터(Q1n)의 역치 전압을 낮게 하기 위해서는, 도 3에 도시한 바와 같이, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 알루미늄(Al)의 원자수의 비율을 가능한 한 작게 하는 것이 바람직하다. 또한, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)에, 알루미늄(Al)뿐만 아니라, 하프늄(Hf)도 첨가해도 된다. 이 경우, SOI 영역(1SR)인 영역(1Ap)에 형성되는 p형의 전계 효과 트랜지스터(Q1p)의 역치 전압을 낮게 하기 위해서는, 도 4에 도시한 바와 같이, 알루미늄(Al) 및 하프늄(Hf)의 총 원자수에 대한 하프늄(Hf)의 원자수의 비율을 가능한 한 작게 하는 것이 바람직하다. 그러나, 상기한 바와 같이, 예를 들어 스퍼터링법에 의해 각 금속을 퇴적시키는 경우에는, 퇴적되는 금속의 첨가량에 변동이 발생하기 쉽다. 그 때문에, 전계 효과 트랜지스터의 역치 전압을 낮게 하는 것에 추가로, 기판의 SOI 영역에 형성된 n형의 전계 효과 트랜지스터 및 p형의 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 수율을 향상시키고자 하는 경우에는, 상기 실시 형태와 같이, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 형성된 절연막(IF1)에는 알루미늄(Al)을 첨가하지 않고, 또한, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)에는 하프늄(Hf)을 첨가하지 않는 것이 바람직하다.
(변형예 5)
또한, 상기 실시 형태, 상기 변형예 1 및 상기 변형예 2에서는, p형의 전계 효과 트랜지스터(Q1p)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)에 알루미늄(Al)을 첨가하는 공정을 행한 후, n형의 전계 효과 트랜지스터(Q1n)(도 1을 참조)가 형성되는 영역(1An)에 형성된 절연막(IF1)에 하프늄(Hf)을 첨가하는 공정을 행하는 것에 대하여 설명하였다. 그러나, n형의 전계 효과 트랜지스터(Q1n)가 형성되는 영역(1An)에 형성된 절연막(IF1)에 하프늄(Hf)을 첨가하는 공정을 행한 후, p형의 전계 효과 트랜지스터(Q1p)(도 1을 참조)가 형성되는 영역(1Ap)에 형성된 절연막(IF1)에 알루미늄(Al)을 첨가하는 공정을 행해도 된다.
(변형예 6)
또한, 상기 실시 형태에서는, 각 게이트 전극(GE1, GE2, GE3, GE4)이, 예를 들어 다결정 실리콘(구체적으로는, 불순물이 도입 혹은 이온 주입된 도프드 폴리실리콘)을 포함하는 것에 대하여 설명하였다. 그러나, 각 게이트 전극(GE1, GE2, GE3, GE4)은, 예를 들어 알루미늄(Al)과 같은 금속을 포함하는 게이트 전극이어도 된다. 또한, SOI 영역(1SR)에 형성된 각 전계 효과 트랜지스터(Q1n, Q1p)의 각 게이트 전극(GE1, GE2), 또는, 벌크 영역(2BR)에 형성된 각 전계 효과 트랜지스터(Q2n, Q2p)의 각 게이트 전극(GE1, GE2)의 어느 것이, 상기 금속을 포함하는 게이트 전극이어도 된다. 이 결과, 이 금속의 일함수에 의해, 전계 효과 트랜지스터의 역치 전압을 더욱 조정할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예를 들어, 상기한 바와 같이 다양한 변형예에 대하여 설명했지만, 각 변형예에 대하여 설명한 요지에 모순되지 않는 범위 내에 있어서, 상기에서 설명한 각 변형예의 일부분 또는 전부를 서로 조합하여 적용할 수 있다.
1An, 1Ap, 1SRn, 1SRp, 1TAn, 1TAp, 2An, 2Ap, 2BRn, 2BRp: 영역
1SR: SOI 영역
2BR: 벌크 영역
Acc1, Acc2: 액세스 트랜지스터
BGE1, BGE2: 백 게이트
BL, /BL: 비트선
BM: 반도체 기재
BMS1: 상면표면
BMS2: 하면이면
BX: 절연층
BXS1: 상면
BXS2: 하면
CH: 콘택트 홀
Dr1, Dr2: 드라이버 트랜지스터
EP: 에피택셜 성장층
EX1, EX2, EX3, EX4: 익스텐션 영역
GE1, GE2, GE3, GE4, GE5, GE6: 게이트 전극
GI1, GI2, GI3, GI4, GI5, GI6, GI7: 게이트 절연막
GIS: 하면
GP1: p형의 그라운드 플레인 영역
GP2: n형의 그라운드 플레인 영역
HK1, HK2: 금속막
HK100: 하프늄
HK200: 알루미늄
IF1, IF2, IF3, IF4, IF5: 절연막
IL1, IL2: 층간 절연막
Lo1, Lo2: 로드 트랜지스터
M1: 배선층
MC: 메모리 셀
MSK1, MSK2: 마스크
N1, N2: 노드
NW: n형의 웰 영역
PS1: 반도체 재료
PW: p형의 웰 영역
Q1n, Q2n, Q2nm1: n형의 전계 효과 트랜지스터
Q1p, Q2p, Q2pm1: p형의 전계 효과 트랜지스터
SB: 기판(SOI 기판)
SD1, SD2, SD3, SD4: 확산층
SL: 반도체층
SMD1, SMD2, SMD3: 반도체 장치
STI: 소자 분리부
SW: 사이드 월 스페이서
Vbg1, Vbg2: 백 게이트 전압
WL: 워드선
WL1: 배선

Claims (18)

  1. 제1 영역, 제2 영역, 제3 영역 및 제4 영역을 갖는 반도체 기재와,
    상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체 기재 상에 형성된 절연층과,
    상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 절연층 상에 형성된 반도체층과,
    제1 게이트 절연막을 개재하여 상기 제1 영역에 위치하는 상기 반도체층 상에 형성된 n형의 제1 전계 효과 트랜지스터의 제1 게이트 전극과,
    제2 게이트 절연막을 개재하여 상기 제2 영역에 위치하는 상기 반도체층 상에 형성된 p형의 제2 전계 효과 트랜지스터의 제2 게이트 전극과,
    제3 게이트 절연막을 개재하여 상기 제3 영역에 위치하는 상기 반도체 기재 상에 형성된 n형의 제3 전계 효과 트랜지스터의 제3 게이트 전극과,
    제4 게이트 절연막을 개재하여 상기 제4 영역에 위치하는 상기 반도체 기재 상에 형성된 p형의 제4 전계 효과 트랜지스터의 제4 게이트 전극을 포함하고,
    상기 제1 게이트 절연막은, 산화 실리콘을 포함하는 절연막에, 알루미늄은 첨가되지 않고, 하프늄이 첨가된 절연막이며,
    상기 제2 게이트 절연막은, 산화 실리콘을 포함하는 절연막에, 하프늄은 첨가되지 않고, 알루미늄이 첨가된 절연막이며,
    상기 제3 게이트 절연막은, 산화 실리콘을 포함하는 절연막에 알루미늄이 첨가된 절연막이며,
    상기 제4 게이트 절연막은, 산화 실리콘을 포함하는 절연막에 하프늄이 첨가된 절연막인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 게이트 절연막 및 상기 제4 게이트 절연막의 각각의 두께는, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 각각의 두께보다도 큰, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체층의 두께는 10㎚ 내지 20㎚이며,
    상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 절연층의 두께는 10㎚ 내지 20㎚이며,
    상기 제1 영역에 위치하는 상기 반도체 기재에는, 상기 제1 영역에 위치하는 상기 절연층에 접하도록, n형의 제1 웰 영역이 형성되어 있고,
    상기 제2 영역에 위치하는 상기 반도체 기재에는, 상기 제2 영역에 위치하는 상기 절연층에 접하도록, p형의 제2 웰 영역이 형성되어 있고,
    상기 제1 웰 영역에는, 상기 제1 영역에 위치하는 상기 절연층에 접하도록, n형의 제1 그라운드 플레인 영역이 형성되어 있고,
    상기 제2 웰 영역에는, 상기 제2 영역에 위치하는 상기 절연층에 접하도록, p형의 제2 그라운드 플레인 영역이 형성되어 있고,
    상기 제1 그라운드 플레인 영역을 구성하는 불순물의 농도는, 상기 제1 웰 영역을 구성하는 불순물의 농도보다도 높고,
    상기 제2 그라운드 플레인 영역을 구성하는 불순물의 농도는, 상기 제2 웰 영역을 구성하는 불순물의 농도보다도 높은, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 게이트 전극의 측벽 상에는, 제1 오프셋 스페이서가 형성되어 있고,
    상기 제2 게이트 전극의 측벽 상에는, 제2 오프셋 스페이서가 형성되어 있고,
    상기 제1 영역에 위치하는 상기 반도체층 중 상기 제1 게이트 전극 및 상기 제1 오프셋 스페이서로부터 노출되는 표면 상과, 상기 제2 영역에 위치하는 상기 반도체층 중 상기 제2 게이트 전극 및 상기 제2 오프셋 스페이서로부터 노출되는 표면 상에는, 에피택셜 성장층이 형성되어 있고,
    상기 제1 내지 제4 게이트 전극과, 상기 제1 내지 제2 오프셋 스페이서와, 상기 에피택셜 성장층은, 층간 절연막으로 덮여 있고,
    상기 층간 절연막에는 콘택트 홀이 형성되어 있고,
    상기 콘택트 홀은 도전성 부재로 막아져 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제3 게이트 절연막 및 상기 제4 게이트 절연막 각각은, 산화 실리콘을 포함하는 절연막에, 알루미늄 및 하프늄의 각각이 첨가된 절연막인, 반도체 장치.
  6. 제5항에 있어서,
    상기 제4 게이트 절연막을 구성하는 알루미늄 및 하프늄의 총 원자수에 대한 하프늄의 원자수의 비율은 75％ 이상이며, 또한, 100％ 미만인, 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 게이트 절연막을 구성하는 알루미늄 및 하프늄의 총 원자수에 대한 하프늄의 원자수의 비율은 75％ 이상이며, 또한, 100％ 미만인, 반도체 장치.
  8. 제5항에 있어서,
    상기 반도체 기재는, 추가로, 제5 영역 및 제6 영역을 갖고,
    상기 제5 영역에 위치하는 상기 반도체층 상에는, 제5 게이트 절연막을 개재하여, n형의 제5 전계 효과 트랜지스터의 제5 게이트 전극이 형성되어 있고,
    상기 제6 영역에 위치하는 상기 반도체층 상에는, 제6 게이트 절연막을 개재하여, p형의 제6 전계 효과 트랜지스터의 제6 게이트 전극이 형성되어 있고,
    상기 제5 게이트 절연막 및 상기 제6 게이트 절연막의 각각의 두께는, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 각각의 두께보다도 크고,
    상기 제5 게이트 절연막 및 상기 제6 게이트 절연막 각각은, 산화 실리콘을 포함하는 절연막에, 알루미늄 및 하프늄의 각각이 첨가된 절연막인, 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 기재는, 추가로, 제5 영역 및 제6 영역을 갖고,
    상기 제5 영역에 위치하는 상기 반도체층 상에는, 제5 게이트 절연막을 개재하여, n형의 제5 전계 효과 트랜지스터의 제5 게이트 전극이 형성되어 있고,
    상기 제6 영역에 위치하는 상기 반도체층 상에는, 제6 게이트 절연막을 개재하여, p형의 제6 전계 효과 트랜지스터의 제6 게이트 전극이 형성되어 있고,
    상기 제5 게이트 절연막 및 상기 제6 게이트 절연막의 각각의 두께는, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 각각의 두께보다도 크고,
    상기 제5 게이트 절연막 및 상기 제6 게이트 절연막 각각은, 산화 실리콘을 포함하는 절연막에, 알루미늄 및 하프늄의 각각이 첨가된 절연막인, 반도체 장치.
  10. 이하의 공정을 포함하는 반도체 장치의 제조 방법:
    (a) n형의 제1 전계 효과 트랜지스터가 형성되는 제1 영역, p형의 제1 전계 효과 트랜지스터가 형성되는 제2 영역, n형의 제3 전계 효과 트랜지스터가 형성되는 제3 영역 및 p형의 제4 전계 효과 트랜지스터가 형성되는 제4 영역을 갖고, 반도체 기재, 상기 반도체 기재의 상면 상에 형성된 절연층 및 상기 절연층의 상면 상에 형성된 반도체층을 구비한 SOI 기판을 준비하는 공정;
    (b) 상기 (a) 공정 후, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체층과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 절연층을 제거하고, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 노출시키는 공정;
    (c) 상기 (b) 공정 후, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체층 상에 산화 실리콘을 포함하는 제1 절연막을 형성하고, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재 상에 산화 실리콘을 포함하는 제2 절연막을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제2 영역에 위치하는 상기 제1 절연막과 상기 제3 영역에 위치하는 상기 제2 절연막이 노출되도록, 또한, 상기 제1 영역에 위치하는 상기 제1 절연막이 덮이도록, 상기 제1 영역에 위치하는 상기 반도체층 상에 제1 마스크를 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 제1 영역에 위치하는 상기 반도체층을 상기 제1 마스크로 덮은 상태에서, 상기 제2 영역에 위치하는 상기 제1 절연막 및 상기 제3 영역에 위치하는 상기 제2 절연막에, 알루미늄을 첨가하는 공정;
    (f) 상기 (e) 공정 후, 상기 제1 마스크를 제거하는 공정;
    (g) 상기 (f) 공정 후, 상기 제1 영역에 위치하는 상기 제1 절연막과 상기 제4 영역에 위치하는 상기 제2 절연막이 노출되도록, 또한, 상기 제2 영역에 위치하는 상기 제1 절연막이 덮이도록, 상기 제2 영역에 위치하는 상기 반도체층 상에 제2 마스크를 형성하는 공정;
    (h) 상기 (g) 공정 후, 상기 제2 영역에 위치하는 상기 반도체층을 상기 제2 마스크로 덮은 상태에서, 상기 제1 영역에 위치하는 상기 제1 절연막 및 상기 제4 영역에 위치하는 상기 제2 절연막에, 하프늄을 첨가하는 공정;
    (i) 상기 (h) 공정 후, 상기 제2 마스크를 제거하는 공정;
    (j) 상기 (i) 공정 후, 상기 제1 영역에 위치하는 상기 제1 절연막에 알루미늄을 첨가하지 않고 하프늄을 첨가함으로써 형성된 제1 게이트 절연막을 개재하여 상기 제1 영역에 위치하는 상기 반도체층 상에 제1 게이트 전극을 형성하고, 상기 제2 영역에 위치하는 상기 제1 절연막에 하프늄을 첨가하지 않고 알루미늄을 첨가함으로써 형성된 제2 게이트 절연막을 개재하여 상기 제2 영역에 위치하는 상기 반도체층 상에 제2 게이트 전극을 형성하고, 상기 제3 영역에 위치하는 상기 제2 절연막에 알루미늄을 첨가함으로써 형성된 제3 게이트 절연막을 개재하여 상기 제3 영역에 위치하는 상기 반도체 기재 상에 제3 게이트 전극을 형성하고, 상기 제4 영역에 위치하는 상기 제2 절연막에 하프늄을 첨가함으로써 형성된 제4 게이트 절연막을 개재하여 상기 제4 영역에 위치하는 상기 반도체 기재 상에 제4 게이트 전극을 형성하는 공정.
  11. 제10항에 있어서,
    상기 제3 게이트 절연막 및 상기 제4 게이트 절연막의 각각의 두께는, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 각각의 두께보다도 큰, 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 (b) 공정 후, 또한, 상기 (c) 공정 전에, 상기 제1 영역에 위치하는 상기 절연층에 접하도록 상기 제1 영역에 위치하는 상기 반도체 기재에 n형의 제1 웰 영역을 형성하고, 상기 제2 영역에 위치하는 상기 절연층에 접하도록 상기 제2 영역에 위치하는 상기 반도체 기재에 p형의 제2 웰 영역을 형성하는 공정과,
    상기 제1 웰 영역 및 상기 제2 웰 영역을 상기 제1 영역 및 상기 제2 영역에 각각 형성한 후, 또한, 상기 (c) 공정 전에, 상기 제1 영역에 위치하는 상기 절연층에 접하도록 상기 제1 웰 영역에 n형의 제1 그라운드 플레인 영역을 형성하고, 상기 제2 영역에 위치하는 상기 절연층에 접하도록 상기 제2 웰 영역에 p형의 제2 그라운드 플레인 영역을 형성하는 공정을 더 갖고,
    상기 (a) 공정에서 준비하는 상기 SOI 기판을 구성하고, 또한, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체층의 두께는 10㎚ 내지 20㎚이며,
    상기 (a) 공정에서 준비하는 상기 SOI 기판을 구성하고, 또한, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 절연층의 두께는 10㎚ 내지 20㎚이며,
    상기 제1 그라운드 플레인 영역을 구성하는 불순물의 농도는, 상기 제1 웰 영역을 구성하는 불순물의 농도보다도 높고,
    상기 제2 그라운드 플레인 영역을 구성하는 불순물의 농도는, 상기 제2 웰 영역을 구성하는 불순물의 농도보다도 높은, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (j) 공정 후, 상기 제1 게이트 전극의 측벽 상에 제1 오프셋 스페이서를 형성하고, 상기 제2 게이트 전극의 측벽 상에 제2 오프셋 스페이서를 형성하는 공정과,
    상기 제1 오프셋 스페이서 및 상기 제2 오프셋 스페이서 각각을 형성한 후, 상기 제1 영역에 위치하는 상기 반도체층 중 상기 제1 게이트 전극 및 상기 제1 오프셋 스페이서로부터 노출되는 제1 표면과, 상기 제2 영역에 위치하는 상기 반도체층 중 상기 제2 게이트 전극 및 상기 제2 오프셋 스페이서로부터 노출되는 제2 표면과에 대하여 에피택셜 성장 처리를 실시함으로써, 상기 제1 표면 상 및 상기 제2 표면 상의 각각에 에피택셜 성장층을 형성하는 공정과,
    상기 에피택셜 성장층을 형성한 후, 상기 에피택셜 성장층을 층간 절연막으로 덮는 공정과,
    상기 에피택셜 성장층을 상기 층간 절연막으로 덮은 후, 상기 층간 절연막에 콘택트 홀을 형성하는 공정과,
    상기 층간 절연막에 상기 콘택트 홀을 형성한 후, 상기 콘택트 홀을 도전성 부재로 막아, 상기 에피택셜 성장층에 접속하는 콘택트 플러그를 형성하는 공정을 더 갖는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 (j) 공정에서는, 상기 제3 영역에 위치하는 상기 제2 절연막에 알루미늄 및 하프늄의 각각을 첨가함으로써 형성된 상기 제3 게이트 절연막을 개재하여, 상기 제3 영역에 위치하는 상기 반도체 기재 상에, 상기 제3 게이트 전극을 형성하고, 또한, 상기 제4 영역에 위치하는 상기 제2 절연막에 알루미늄 및 하프늄의 각각을 첨가함으로써 형성된 상기 제4 게이트 절연막을 개재하여, 상기 제4 영역에 위치하는 상기 반도체 기재 상에, 상기 제4 게이트 전극을 형성하는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제4 게이트 절연막을 구성하는 알루미늄 및 하프늄의 총 원자수에 대한 하프늄의 원자수의 비율은 75％ 이상이며, 또한, 100％ 미만인, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제3 게이트 절연막을 구성하는 알루미늄 및 하프늄의 총 원자수에 대한 하프늄의 원자수의 비율은 75％ 이상이며, 또한, 100％ 미만인, 반도체 장치의 제조 방법.
  17. 이하의 공정을 포함하는 반도체 장치의 제조 방법:
    (a) n형의 제1 전계 효과 트랜지스터가 형성되는 제1 영역, p형의 제1 전계 효과 트랜지스터가 형성되는 제2 영역, n형의 제3 전계 효과 트랜지스터가 형성되는 제3 영역 및 p형의 제4 전계 효과 트랜지스터가 형성되는 제4 영역을 갖고, 반도체 기재, 상기 반도체 기재의 상면 상에 형성된 절연층 및 상기 절연층의 상면 상에 형성된 반도체층을 구비한 SOI 기판을 준비하는 공정;
    (b) 상기 (a) 공정 후, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체층과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 절연층을 제거하고, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 노출시키는 공정;
    (c) 상기 (b) 공정 후, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체층 상에 산화 실리콘을 포함하는 제1 절연막을 형성하고, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재 상에 산화 실리콘을 포함하는 제2 절연막을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 제1 절연막과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 제2 절연막에, 알루미늄 및 하프늄을 첨가하는 공정;
    (e) 상기 (d) 공정 후, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 제1 절연막과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 제2 절연막을 덮도록, 상기 제1 영역 및 상기 제2 영역의 각각에 위치하는 상기 반도체층 상과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재 상과에, 제1 반도체 재료를 형성하는 공정;
    (f) 상기 (e) 공정 후, 상기 제1 영역, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 제1 반도체 재료가 잔존하도록, 상기 제2 영역에 위치하는 상기 제1 반도체 재료와, 상기 제2 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 상기 제1 절연막을 제거함으로써, 상기 제2 영역에 위치하는 상기 반도체층을 노출시키는 공정;
    (g) 상기 (f) 공정 후, 상기 제1 영역에 위치하는 상기 반도체층과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제2 영역에 위치하는 상기 반도체층 상에, 산화 실리콘을 포함하는 제3 절연막을 형성하는 공정;
    (h) 상기 (g) 공정 후, 상기 제1 영역에 위치하는 상기 반도체층과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제2 영역에 위치하는 상기 제3 절연막에, 알루미늄을 첨가하는 공정;
    (i) 상기 (h) 공정 후, 상기 제1 영역에 위치하는 상기 반도체층과, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제2 영역에 위치하고, 또한, 알루미늄이 첨가된 상기 제3 절연막 상에, 제2 반도체 재료를 형성하는 공정;
    (j) 상기 (i) 공정 후, 상기 제2 영역에 위치하는 상기 제2 반도체 재료와, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 제1 반도체 재료가 잔존하도록, 상기 제1 영역에 위치하는 상기 제1 반도체 재료와, 상기 제1 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 상기 제1 절연막을 제거함으로써, 상기 제1 영역에 위치하는 상기 반도체층을 노출시키는 공정;
    (k) 상기 (j) 공정 후, 상기 제2 영역에 위치하는 상기 반도체층을 상기 제2 반도체 재료로 덮은 상태에서, 또한, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제1 영역에 위치하는 상기 반도체층 상에, 산화 실리콘을 포함하는 제4 절연막을 형성하는 공정;
    (l) 상기 (k) 공정 후, 상기 제2 영역에 위치하는 상기 반도체층을 상기 제2 반도체 재료로 덮은 상태에서, 또한, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제1 영역에 위치하는 상기 제4 절연막에, 하프늄을 첨가하는 공정;
    (m) 상기 (l) 공정 후, 상기 제2 영역에 위치하는 상기 반도체층을 상기 제2 반도체 재료로 덮은 상태에서, 또한, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 반도체 기재를 상기 제1 반도체 재료로 덮은 상태에서, 상기 제1 영역에 위치하고, 또한, 하프늄이 첨가된 상기 제4 절연막 상에, 제3 반도체 재료를 형성하는 공정;
    (n) 상기 (m) 공정 후, 상기 제1 반도체 재료, 상기 제2 반도체 재료 및 상기 제3 반도체 재료 각각을 패터닝함으로써, 상기 제1 영역에 위치하고, 또한, 하프늄이 첨가된 상기 제3 절연막을 개재하여 상기 제1 영역에 위치하는 상기 반도체층 상에 제1 게이트 전극을 형성하고, 상기 제2 영역에 위치하고, 또한, 알루미늄이 첨가된 상기 제4 절연막을 개재하여 상기 제2 영역에 위치하는 상기 반도체층 상에 제2 게이트 전극을 형성하고, 상기 제3 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 상기 제2 절연막을 개재하여 상기 제3 영역에 위치하는 상기 반도체 기재 상에 제3 게이트 전극을 형성하고, 상기 제4 영역에 위치하고, 또한, 알루미늄 및 하프늄이 첨가된 상기 제2 절연막을 개재하여 상기 제4 영역에 위치하는 상기 반도체 기재 상에 제4 게이트 전극을 형성하는 공정.
  18. 제17항에 있어서,
    상기 (n) 공정에 있어서, 상기 제1 영역에 위치하는 상기 제3 절연막 및 상기 제2 영역에 위치하는 상기 제4 절연막의 각각의 두께는, 상기 제3 영역 및 상기 제4 영역의 각각에 위치하는 상기 제2 절연막의 두께보다도 큰, 반도체 장치의 제조 방법.
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