JP2013219181A - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/41783—Raised source or drain electrodes self aligned with the gate

Abstract

【課題】ＭＯＳＦＥＴの特性を向上させる。また、ＭＯＳＦＥＴの信頼性を向上させる。
【解決手段】上面にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを有する半導体基板１上において、ＳＯＩ領域１Ａに形成するＭＯＳＦＥＴＱａのソース・ドレイン領域にはエピタキシャル層１４を形成し、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂのソース・ドレイン領域にはエピタキシャル層を形成しない。また、エピタキシャル層１４の端部を窒化シリコン膜１３により覆うことで、エピタキシャル層１４に上方からイオン注入を行い拡散層１０を形成する際に、不純物イオンがシリコン層３の下面まで打ち込まれることを防ぐ。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板である。ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
特許文献１（特開２００９−０７６５４９号公報）には、一つの半導体層上のＳＯＩ層およびバルク層のそれぞれの上にトランジスタを形成することが記載されている。
特許文献２（国際特許公開ＷＯ ２００７／００４５３５号パンフレット）には、半導体基板上にＳＯＩ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）およびバルク型ＭＩＳＦＥＴを形成することが記載されている。
特許文献３（特開２００７−３１１６０７号公報）には、同一基板内にＳＯＩ領域およびバルクシリコン領域を形成し、ＳＯＩ領域とバルクシリコン領域のそれぞれにＭＩＳＦＥＴを形成することが記載されている。
特許文献４（特開２００６−１３５３４０号公報）には、バルクシリコン領域にｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを形成し、絶縁膜を用いて一方のＭＯＳＦＥＴのソース・ドレイン領域にシリコン層をエピタキシャル成長させることが記載されている。
特開２００９−０７６５４９号公報 国際特許公開ＷＯ ２００７／００４５３５号パンフレット 特開２００７−３１１６０７号公報 特開２００６−１３５３４０号公報
同一基板上にＳＯＩ領域とバルクシリコン領域を形成し、それぞれの領域にＭＯＳ型電界効果トランジスタ（以下単にＭＯＳＦＥＴと呼ぶ）を形成する場合、ＳＯＩ領域のＭＯＳＦＥＴのソース・ドレイン領域にエピタキシャル層を形成し、バルクシリコン領域のＭＯＳＦＥＴのソース・ドレイン領域にもエピタキシャル層が形成することが考えられる。しかし、バルクシリコン領域のＭＯＳＦＥＴのゲート絶縁膜がＳＯＩ領域のＭＯＳＦＥＴのゲート絶縁膜よりも厚い場合、バルクシリコン領域にはゲート絶縁膜を加工した際のエッチング残渣が存在している虞があり、エッチング残渣がある領域にエピタキシャル層を形成すると、エピタキシャル層が良好に形成されない問題が起こる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ＳＯＩ領域のＭＯＳＦＥＴのソース・ドレイン領域にはエピタキシャル層を形成し、バルクシリコン領域のＭＯＳＦＥＴのソース・ドレイン領域にはエピタキシャル層を形成しないものである。
また、他の実施の形態である半導体装置は、バルクシリコン領域に厚膜ゲート酸化膜を用いたＭＯＳＦＥＴと、薄膜ゲート酸化膜を用いたＭＯＳＦＥＴを形成し、厚膜ゲート酸化膜を用いたＭＯＳＦＥＴのソース・ドレイン領域にはエピタキシャル層を形成しないものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図２に続く半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２である半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１６に続く半導体装置の製造方法を示す断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態３である半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施の形態によるＭＯＳＦＥＴを図面を参照して説明する。図１は、本実施の形態である半導体装置、例えばＳＯＩ基板上にｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図である。図１の断面図の左側にはＳＯＩ領域１Ａを示し、図１の断面図の右側にはバルクシリコン領域１Ｂを示している。ＳＯＩ領域１Ａは半導体基板１上にＢＯＸ膜２を介してシリコン層（ＳＯＩ層、半導体層）３が形成され、シリコン層３上にＭＯＳＦＥＴＱａが形成されている領域であり、バルクシリコン領域１Ｂは半導体基板１上にＢＯＸ膜（絶縁膜）２およびシリコン層３が形成されておらず、半導体基板１の主面にＭＯＳＦＥＴＱｂが形成されている領域である。
なお、ＳＯＩ領域１Ａに形成するＭＯＳＦＥＴは、主にロジック回路またはＳＲＡＭなどに用いられ、相対的に低耐圧のＭＯＳＦＥＴである。また、バルクシリコン領域１Ｂに形成するＭＯＳＦＥＴは、主にＩ／Ｏ回路などに用いられ、相対的に高耐圧のＭＯＳＦＥＴである。
図１に示すように、本実施の形態の半導体装置は、半導体基板１を有し、半導体基板１の主面には、素子分離領域４により区切られたＳＯＩ領域１Ａとバルクシリコン領域１Ｂとがある。半導体基板１は例えばＳｉ（シリコン）からなる支持基板であり、素子分離領域４は酸化シリコン膜などからなる絶縁膜である。ＳＯＩ領域１Ａの半導体基板１の主面上には酸化シリコン膜からなるＢＯＸ膜２を介してシリコン層３は１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる半導体層であり、シリコン層３の一部はＭＯＳＦＥＴＱａの動作時に電流が流れるチャネル領域となる。素子分離領域４の上面はシリコン層３の上面よりも高い領域に位置し、素子分離領域４の底面は、ＢＯＸ膜２の底面より深い領域であって、半導体基板１の途中深さまで達している。
ＳＯＩ領域１Ａのシリコン層３上にはＭＯＳＦＥＴＱａが形成されている。ＳＯＩ領域１Ａのシリコン層３上にはゲート絶縁膜（絶縁膜）６ａを介してゲート電極（導体層）７ａが形成されており、ゲート電極７ａの側壁には、酸化シリコン膜５および窒化シリコン膜１３からなるサイドウォールが自己整合的に形成されている。シリコン層３内には、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的低い濃度で導入された半導体領域であるエクステンション領域８が、平面視においてゲート電極７ａを挟むように形成されている。つまり、ゲート電極７ａの両側のシリコン層３内には一対のエクステンション領域８が形成されている。ゲート電極７ａの直下のシリコン層３には、エクステンション領域８が形成されていない領域があり、この領域はＭＯＳＦＥＴＱａのチャネル領域となる。
ＳＯＩ領域１Ａにおいて、ゲート電極７ａ、ゲート絶縁膜６ａおよび酸化シリコン膜５から露出するシリコン層３上には、ゲート電極７ａを挟むようにエピタキシャル層１４が形成されている。ゲート電極７ａの両側に形成された一対のエピタキシャル層１４のそれぞれにはｎ型の不純物（例えばＡｓ（ヒ素））が導入されることで、ｎ型の半導体層である拡散層１０が形成されている。拡散層１０には、ｎ型の不純物（例えばＡｓ（ヒ素））がエクステンション領域８よりも高い濃度で導入されている。ゲート電極７ａの両側の半導体層のうち、一方の拡散層１０およびエクステンション領域８はＭＯＳＦＥＴＱａのソース領域を構成し、もう一方の拡散層１０およびエクステンション領域８はＭＯＳＦＥＴＱａのドレイン領域を構成している。なお、ここでは、エピタキシャル層１４の全領域にｎ型の不純物（例えばＡｓ（ヒ素））が導入され、その領域に拡散層１０が形成されている場合について説明しているが、エピタキシャル層１４の下部のシリコン層３の一部に導入されていてもよい。
ゲート電極７ａの両側の側壁に接するそれぞれのサイドウォールを構成する酸化シリコン膜５は、ゲート電極７ａおよびゲート絶縁膜６ａからなる積層膜の側壁に沿って形成された酸化シリコン膜と、シリコン層３の上面に沿って形成された酸化シリコン膜とを含んでおり、ゲート電極７ａのゲート長方向に沿う断面では、Ｌ字型の形状を有している。酸化シリコン膜５は窒化シリコン膜１３に覆われており、酸化シリコン膜５の最上面は窒化シリコン膜１３の最上面よりも低い領域に位置している。
エピタキシャル層１４はゲート絶縁膜６ａよりも膜厚が大きく、エピタキシャル層１４の膜厚は、その端部に近付くほど薄くなる。例えば、エピタキシャル層１４は、エピタキシャル層１４に隣接する酸化シリコン膜５の近傍では膜厚が薄く、酸化シリコン膜５から離れた領域の一部では、酸化シリコン膜５の近傍の領域よりも膜厚が厚くなっている。つまり、エピタキシャル層１４は中心部の膜厚が端部の膜厚よりも厚い、山なりの形状を有している。なお、エピタキシャル層１４はゲート絶縁膜６ａよりも膜厚が大きく、また、エピタキシャル層１４およびゲート絶縁膜６ａはいずれもシリコン層３の上面に接して形成されているため、エピタキシャル層１４の上面の高さはゲート絶縁膜６ａの上面の高さよりも高くなっている。
したがって、ゲート絶縁膜６ａの上面は拡散層１０の上面よりも低い領域に位置するため、ゲート絶縁膜６ａの上面高さはＭＯＳＦＥＴＱａのソース・ドレイン領域の上面高さよりも低くなっている。つまり、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａでは、ゲート絶縁膜６ａとシリコン層３との界面の高さよりも、ソース・ドレイン領域の上面の高さ方が高い領域に位置している。なお、ここで言うソース・ドレイン領域の上面とは、ＳＯＩ領域１Ａのエクステンション領域８および拡散層１０からなるソース・ドレイン領域のうち、最も上面高さが高い位置の高さを言うものである。
これに対し、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂでは、ソース・ドレイン領域の上面の高さは、ゲート絶縁膜６ｂと半導体基板１との界面の高さに対して同じ高さか、それよりも低い高さとなっている。このようにＭＯＳＦＥＴＱｂのソース・ドレイン領域の上面の高さ、つまり拡散層１１を含むｎ型の半導体層の最上面の高さが、ゲート絶縁膜６ｂと半導体基板１との界面の高さと同じか、またはより低い高さとなっているのは、前記ソース・ドレイン領域が半導体基板１に不純物イオンを打ち込んで形成されているためである。なお、ＭＯＳＦＥＴＱｂのソース・ドレイン領域の上面の高さがゲート絶縁膜６ｂと半導体基板１との界面の高さより低くなるのは、ゲート絶縁膜６ｂなどをパターニングする際のエッチング工程、拡散層１１を形成する際のイオン注入工程または半導体基板１の表面の洗浄工程などにより、露出した半導体基板１の上面が後退する場合があるためである。
ここで、酸化シリコン膜５に隣接する領域であって、エピタキシャル層１４の端部の一部の上面は、前記サイドウォールを構成する窒化シリコン膜１３に覆われている。つまり、ゲート電極７ａ側のエピタキシャル層１４の端部の上面は、絶縁膜により覆われている。
上記したＭＯＳＦＥＴＱａは、シリコン層３をチャネル領域とし、ゲート電極７ａと、エクステンション領域８および拡散層１０を含むソース・ドレイン領域とを有する電界効果トランジスタである。
また、バルクシリコン領域１Ｂには、上部にＳＯＩ構造を有していない半導体基板１上に、エピタキシャル層を含まないＭＯＳＦＥＴＱｂが形成されている。すなわち、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂは半導体基板１の上面の一部をチャネル領域とし、半導体基板１の上面に不純物を打ち込むことで形成されたソース・ドレイン領域を有している。半導体基板１の上面にはゲート絶縁膜（絶縁膜）６ｂが接して形成され、半導体基板１上にはゲート絶縁膜６ｂを介してゲート電極（導体層）７ｂが形成されており、ゲート電極７ｂの側壁には、酸化シリコン膜５および窒化シリコン膜１３からなるサイドウォールが自己整合的に形成されている。
半導体基板１の上面には、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的低い濃度で導入された半導体領域であるエクステンション領域９が、平面視においてゲート電極７ｂを挟むように形成されている。つまり、ゲート電極７ｂのゲート長方向における両側の半導体基板１の上面には一対のエクステンション領域９が形成されている。ゲート電極７ｂの直下の半導体基板１の上面には、エクステンション領域９が形成されていない領域があり、この領域はＭＯＳＦＥＴＱｂのチャネル領域となる。
バルクシリコン領域１Ｂにおいてゲート電極７ｂ、ゲート絶縁膜６ｂ、酸化シリコン膜５および窒化シリコン膜１３から露出する半導体基板１の上面には、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的高い濃度で導入された半導体層である拡散層１１が形成されている。拡散層１１には、ｎ型の不純物（例えばＡｓ（ヒ素））がエクステンション領域９よりも高い濃度で導入されており、拡散層１１はエクステンション領域９よりも深い接合深さを有している。ゲート電極７ｂの両側の半導体層のうち、一方の拡散層１１およびエクステンション領域９はＭＯＳＦＥＴＱｂのソース領域を構成し、もう一方の拡散層１１およびエクステンション領域９はＭＯＳＦＥＴＱｂのドレイン領域を構成している。
ゲート電極７ｂの両側の側壁に接するそれぞれのサイドウォールを構成する酸化シリコン膜５は、ゲート電極７ｂおよびゲート絶縁膜６ｂからなる積層膜の側壁に沿って形成された酸化シリコン膜と、シリコン層３の上面に沿って形成された酸化シリコン膜とを含んでおり、ゲート電極７ｂのゲート長方向に沿う断面では、Ｌ字型の形状を有している。酸化シリコン膜５は窒化シリコン膜１３に覆われており、酸化シリコン膜５の最上面は窒化シリコン膜１３の最上面よりも低い領域に位置している。ゲート電極７ａ、７ｂはいずれも例えばポリシリコン膜により形成されている。
ＭＯＳＦＥＴＱｂは、半導体基板１の上面の一部をチャネル領域とし、ゲート電極７ｂと、エクステンション領域９および拡散層１１を含むソース・ドレイン領域とを有する電界効果トランジスタである。なお、ゲート絶縁膜６ｂはゲート絶縁膜６ａより膜厚が厚く、ゲート電極７ｂはゲート電極７ａよりもゲート長が大きく形成されている。ここで、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂのソース・ドレイン領域はエピタキシャル層を有しておらず、半導体基板１内に形成されているため、当該ソース・ドレイン領域の上面の高さは、ゲート絶縁膜６ｂの上面高さよりも低くなっている。
以下に、本実施の形成の半導体装置における各層の膜厚を例示する。例えば、ＢＯＸ膜２の膜厚は１０〜２０ｎｍ、シリコン層３の膜厚は１０〜２０ｎｍ、ゲート絶縁膜６ａの膜厚は２〜３ｎｍ、酸化シリコン膜５の膜厚は１０〜２０ｎｍ、ゲート電極７ａ、７ｂの膜厚は１００〜１４０ｎｍ、ゲート絶縁膜６ｂの膜厚は３〜８ｎｍとする。また、図１に示す拡散層１０、すなわちエピタキシャル層１４の膜厚は、例えば２０〜６０ｎｍとする。このように、エピタキシャル層１４の膜厚はゲート絶縁膜６ａの膜厚よりも大きい。なお、ゲート絶縁膜６ａおよびゲート絶縁膜６ｂの膜厚は同程度である場合も考えられるが、ここではゲート絶縁膜６ｂの方が、ゲート絶縁膜６ａよりも厚い場合について説明する。
以上に述べた膜厚は、各層が半導体基板１の主面に沿って延在する領域における、半導体基板１の主面に対して垂直な方向の膜厚の値を示すものである。また、ゲート電極７ａまたは７ｂの側壁に沿って延在する層について、半導体基板１の主面に沿う方向における膜厚について説明すると、酸化シリコン膜５の膜厚は１０〜２０ｎｍであり、窒化シリコン膜１３の膜厚は４０〜６０ｎｍである。
また、窒化シリコン膜１３に覆われていない拡散層１０、拡散層１１およびゲート電極７ｂ、７ｂのそれぞれの上面にはシリサイド層１５が形成されている。シリサイド層１５は、例えば、主にＣｏＳｉ２（コバルトシリサイド）からなる。また、コバルトシリサイドに限らず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイドを用いても良い。シリサイド層１５は、ゲート電極７ａ、７ｂ、拡散層１０および１１と、それらの上部のコンタクトプラグ１８との接触抵抗を低減している。
シリサイド層１５、窒化シリコン膜１３および素子分離領域４のそれぞれの表面を覆うように、絶縁膜（エッチングストッパ膜）１６が形成されており、絶縁膜１６上には絶縁膜１６よりも膜厚が厚い層間絶縁膜１７が形成されている。絶縁膜１６および層間絶縁膜１７からなる積層膜には、シリサイド層１５の上面を露出するコンタクトホール（接続孔）が前記積層膜の上面から下面に貫通して複数形成されている。前記複数のコンタクトホールのそれぞれの内側には、例えば主にＷ（タングステン）からなるコンタクトプラグ１８が形成されている。コンタクトプラグ１８は柱状の形状を有する接続部材である。
層間絶縁膜１７上およびコンタクトプラグ１８上には、コンタクトプラグ１８と電気的に接続された金属膜のパターンである配線２１が形成されている。配線２１は、ＭＯＳＦＥＴＱａ、Ｑｂのそれぞれのソース領域、ドレイン領域、ゲート電極７ａおよび７ｂに所定の電位を供給するための金属配線であり、例えば主にＣｕ（銅）を含んでいる。なお、図１ではゲート電極７ａおよび７ｂに接続されたコンタクトプラグ１８および配線２１を図示していない。配線２１は、層間絶縁膜１７上に順に積層された絶縁膜（エッチングストッパ膜）１９および層間絶縁膜２０からなる積層膜を貫通する配線溝内に形成されているダマシン配線である。例えば、絶縁膜１６、１９は窒化シリコン膜からなり、層間絶縁膜１７は酸化シリコン膜からなり、層間絶縁膜２０はＳｉＯＣからなる。
上述したように、本実施の形態の半導体装置を構成する半導体基板１上にはＳＯＩ領域１Ａとバルクシリコン領域１Ｂとがあり、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂには、それぞれの領域に適したＭＯＳＦＥＴが形成されている。すなわち、ＳＯＩ領域１Ａには、特に速い速度での信号処理機能が求められる低耐圧のＭＯＳＦＥＴＱａを形成することで、ＳＯＩ領域１Ａの素子の集積密度の向上、消費電力の低減、または動作速度の向上などの効果を得ることができる。このような利点は、ＭＯＳＦＥＴＱａに流れる電流値が小さいために得ることができるものである。
しかしながら、ＳＯＩ領域１Ａに形成した回路を構成するＭＯＳＦＥＴＱａは、寄生バイポーラ効果により、ソース・ドレイン間耐圧が低いという問題がある。したがって、高い電圧を扱う高耐圧のＭＯＳＦＥＴＱｂは、ＳＯＩ構造を有していない厚いバルクシリコン膜（半導体基板１）上に形成する必要がある。以上の理由により、ＭＯＳＦＥＴＱａよりも高い耐圧が要求されるＭＯＳＦＥＴＱｂは、ＳＯＩ領域１Ａに形成しても正常に動作させることが困難であるため、バルクシリコン領域１Ｂに形成されている。
ここで、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａを構成するソース・ドレイン領域は、シリコン層３上に盛り上がるように形成されたエピタキシャル層１４を含んでいる。このようなエピタキシャル層１４をＳＯＩ領域１Ａに形成する理由について、以下に説明する。
ＭＯＳＦＥＴのソース・ドレイン領域を構成する拡散層の形成を目的として、半導体層の表面に高い濃度でイオン注入を行った場合、不純物イオンを打ち込まれた領域の半導体層はダメージを受け、アモルファス（非結晶）化する。アモルファス化した半導体層をそのままの状態でＭＯＳＦＥＴのソース・ドレイン領域として用いると、ソース・ドレイン領域の抵抗値が上昇するなどの問題が生じるため、アモルファス化した半導体層を結晶化する必要がある。イオン注入を行ってアモルファス化した半導体層を結晶化する方法としては、例えば熱を加えることで、非結晶の半導体層の結晶性を回復させることが考えられる。
このとき、イオン注入のダメージによりアモルファス化している領域がシリコン層の上面のみであれば、加熱（アニール）工程により、アモルファスシリコン層はその下部のダメージを受けていないシリコン単結晶を核として結晶回復し、結晶化される。例えば、半導体基板１のように膜厚が厚い半導体層の上面に不純物をイオン注入しても、イオン注入によるダメージにより半導体層がアモルファス化するのは半導体基板１の上面のみである。したがって、ダメージを受けた領域の下部の半導体基板１内には単結晶のシリコン層が残っているため、アニール工程を行うことで、前記単結晶のシリコン層を成長核としてダメージを受けた領域を結晶回復させることが可能である。
しかし、図１に示すようなＳＯＩ領域１Ａのシリコン層３は例えば１０〜２０ｎｍ程度の極薄い層であるため、露出しているシリコン層３の上面に直接高濃度のイオン注入を行って拡散層を形成すると、シリコン層３は上面から下面に亘ってアモルファス化する。この場合、アモルファス化した領域の下部に結晶状態の半導体層が接していないため、加熱を行っても結晶回復するための核が存在せず、アモルファス層を十分に結晶化してダメージ回復を行うことができない虞がある。
したがって、ＳＯＩ領域１Ａには、ソース・ドレイン領域の拡散層を形成する半導体層の膜厚を大きくするためにエピタキシャル層１４を形成することが考えられる。これにより、拡散層１０を形成するためにイオンが打ち込まれる半導体層の膜厚は大きくなり、アモルファス化する領域は前記半導体層の上面のみとなる。このため、熱を加えられることにより、アモルファス層はその下部のシリコン単結晶を核として結晶化し、ダメージを回復することができる。
つまり、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａにエピタキシャル層１４を形成する目的は、ソース・ドレイン領域を構成する拡散層１０を形成するためにイオン注入法などを行いた場合に、イオン注入工程により発生するダメージを拡散層１０内に残さないようにすることにある。
これに対し、バルクシリコン領域１ＢのＭＯＳＦＥＴにエピタキシャル層が形成された場合、エピタキシャル層を形成しないＭＯＳＦＥＴに比べて電気特性が変動し、また、複数のＭＯＳＦＥＴ間でのばらつきが発生する問題がある。バルクシリコン領域１Ｂに形成するＭＯＳＦＥＴＱｂはＳＯＩ領域１Ａに形成するＭＯＳＦＥＴＱａに比べて高耐圧なＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱｂのゲート絶縁膜６ｂの膜厚はＭＯＳＦＥＴＱａのゲート絶縁膜６ａの膜厚よりも厚い場合がある。この場合、ゲート絶縁膜６ｂをエッチング法などによりパターニングする際に、半導体基板１の表面にはゲート絶縁膜６ｂの残渣が残りやすいため、当該残渣がある半導体基板１の上面にエピタキシャル層を形成すると、エピタキシャル層は当該残渣の存在に起因して均一に成長しない。このように、高さまたは膜質などが均一でないエピタキシャル層をソース・ドレイン領域に含むＭＯＳＦＥＴは、複数のＭＯＳＦＥＴ間において特性のばらつきが生じる虞がある。
本実施の形態では、ＳＯＩ領域１Ａのゲート絶縁膜６ａよりも厚いゲート絶縁膜６ｂが形成されるバルクシリコン領域１Ｂには、エピタキシャル層を形成しないようにすることで、ＭＯＳＦＥＴＱｂの特性ばらつきの発生を防ぐことを可能としている。これにより、半導体装置の性能を向上することができる。また、半導体装置の信頼性を向上させることができる。このように、本実施の形態では、同一基板上のＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのそれぞれに適したＭＯＳＦＥＴを形成することを可能としている。また、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａにはエピタキシャル層１４を形成し、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂにはエピタキシャル層を形成しないことで、各ＭＯＳＦＥＴの性能を向上させることを可能としている。
ここで、ＳＯＩ領域１Ａにおいて、拡散層１０を含むエピタキシャル層１４は、端部の膜厚が中央部の膜厚に比べて薄い、山なりの形状を有している。前述したように、エピタキシャル層１４は、ＭＯＳＦＥＴＱａのソース・ドレイン領域の膜厚を増加させることで、不純物の打ち込みに起因するダメージの回復を可能とするために設けられている。しかし、エピタキシャル層１４の端部の膜厚が薄い場合、拡散層１０を形成するためのイオン注入工程により注入された不純物イオンは、エピタキシャル層１４の端部の直下のシリコン層３の底面まで到達する場合がある。この場合、シリコン層３の一部は上面から底面に亘ってアモルファス化し、結晶回復が困難になる虞がある。
特に、ゲート電極７ａの側壁のサイドウォールがエピタキシャル層１４よりもゲート電極７ａに近い領域のみに形成され、平面視において当該サイドウォールがエピタキシャル層１４に重ならない場合には、エピタキシャル層１４がサイドウォールにより覆われていないため、ゲート電極７ａ側のエピタキシャル層１４の端部の直下のシリコン層３がイオン注入によりアモルファス化する。この場合、アニールを行ってアモルファス化した半導体層の結晶回復を図っても、エピタキシャル層１４の端部の直下のシリコン層３の近傍には結晶の成長核となるシリコン単結晶が残っていないため、シリコン層３を十分に結晶回復させることができない虞がある。このようなシリサイド層３を含むＭＯＳＦＥＴは、ソース・ドレイン領域間の抵抗値が上昇する問題、またはオン電流値などの電気的特性のばらつきが発生するなどの問題が生じる。
これに対し、本実施の形態の半導体装置では、図１に示すように、エピタキシャル層１４の端部の膜厚が薄い領域の直上に、ゲート電極７ａのサイドウォールを構成する窒化シリコン膜１３が覆い被さっている。つまり、エピタキシャル層１４の端部の膜厚が薄い領域の上面は窒化シリコン膜１３に覆われており、窒化シリコン膜１３は平面視においてエピタキシャル層１４と重なっている。このため、拡散層１０を形成するためのイオン注入工程において、窒化シリコン膜１３がマスクとなるので、エピタキシャル層１４の端部の膜厚が薄い領域の上面に直接不純物イオンが打ち込まれることはない。
したがって、ゲート電極７ａに近い方のエピタキシャル層１４の端部の直下のシリコン層３には過剰に不純物イオンが打ち込まれることはなく、シリコン層３の上面から下面に亘るアモルファス化を防ぐことができる。これにより、シリコン層３およびエピタキシャル層１４の結晶回復を容易にし、ＭＯＳＦＥＴの電気特性の劣化または電気特性のばらつきの発生などを防ぐことができるため、半導体装置の性能を向上させることができる。
上記のように、本実施の形態の半導体装置は、一つの半導体基板１上において、バルクシリコン領域１Ｂに形成された、エピタキシャル層を含まないＭＯＳＦＥＴＱｂと、ＳＯＩ領域１Ａに形成された、エピタキシャル層１４を含むソース・ドレイン領域を備えたＭＯＳＦＥＴＱａとを有することを特徴としている。また、本実施の形態の半導体装置は、ＭＯＳＦＥＴＱａのゲート電極７ａ側のエピタキシャル層１４の端部の上面が、ゲート電極７ａのサイドウォールにより覆われていることを特徴としている。
次に、本実施の形態によるＭＯＳＦＥＴの製造工程を図面を参照して説明する。図２〜図１３は、本実施の形態である半導体装置であって、ＳＯＩ領域上およびバルクシリコン領域のそれぞれにｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。
まず、図２に示すように、上方にＢＯＸ膜２およびシリコン層（ＳＯＩ層）３が積層された半導体基板１を用意する。半導体基板１はＳｉ（シリコン）からなる支持基板であり、半導体基板１上のＢＯＸ膜２は例えば膜厚１０〜２０ｎｍの酸化シリコン膜である。ＢＯＸ膜２上のシリコン層３は１〜１０Ωｃｍ程度の抵抗を有し、例えば膜厚１０〜２０ｎｍの単結晶シリコンからなる。
半導体基板１、ＢＯＸ膜２およびシリコン層３からなるＳＯＩ基板はＳｉ（シリコン）からなる半導体基板１の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板１と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を薄膜化することで形成することもできる。
次に、図３に示すように、周知のＳＴＩ（Shallow Trench Isolation）法を用いて、シリコン層３およびＢＯＸ膜２を貫通し、半導体基板１の途中深さまで達する絶縁膜からなる素子分離領域４を形成する。
つまり、フォトレジスト膜（図示しない）をエッチングマスクとしてシリコン層３、ＢＯＸ膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に溝（素子分離用の溝）を形成した後、アッシング（灰化）を行うことで前記フォトレジスト膜Ｒ１を除去する。続いて、前記溝の内部（側壁および底部）を含む半導体基板１の主面上に、例えば２層の絶縁膜を積層することで、前記溝内を埋め込む。これらの積層絶縁膜の部材は例えば酸化シリコン膜であり、ＣＶＤ（Chemical Vapor Deposition）法などにより形成（堆積）する。その後、前記積層絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨してシリコン層３の上面を露出させることにより、前記積層絶縁膜からなる素子分離領域（素子分離）４を形成する。
なお、ここでは図３に示すように前記積層絶縁膜からなる素子分離領域４を一層の膜として示す。また、本実施の形態では、素子分離領域４は、ＳＴＩ法により形成されるものとして説明したが、ＬＯＣＯＳ（Local Oxidization of Silicon）法により形成しても構わない。
なお、図示はしていないが、素子分離領域４を形成した後、半導体基板１にｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込み、半導体基板１内にｐ型ウエルを形成する。前記ｐ型ウエルは、後の工程でシリコン層３上に形成するＭＯＳＦＥＴＱａと、半導体基板１上に形成するＭＯＳＦＥＴＱｂとのしきい値を調整することなどを目的として形成するものである。
次に、図４に示すように、素子分離領域４により規定された一部のシリコン層３の上面を覆うフォトレジスト膜（図示しない）を形成する。続いて、前記フォトレジスト膜をマスクとして、例えばウェットエッチング法を用い、前記フォトレジスト膜から露出しているシリコン層３およびＢＯＸ膜２を除去し、半導体基板１の上面を露出させる。その後、前記フォトレジスト膜を除去する。
これにより、前記フォトレジスト膜に覆われていた領域の半導体基板１上には、ＢＯＸ膜２およびシリコン層３からなる積層膜が残る。本実施の形態では、このようにＢＯＸ膜２およびシリコン層３が形成されているＳＯＩ構造を有する領域をＳＯＩ領域１Ａと呼ぶ。図４では、ＳＯＩ領域１Ａを図の左側に示している。
また、前記エッチング工程において、前記フォトレジスト膜に覆われていなかった領域の半導体基板１上には、ＢＯＸ膜２およびシリコン層３は形成されておらず、半導体基板１の上面が露出している。本実施の形態では、このようにＢＯＸ膜２およびシリコン層３が形成されておらず、半導体基板１の上面であるバルクシリコンが露出している領域をバルクシリコン領域１Ｂと呼ぶ。図４では、バルクシリコン領域１Ｂを図の右側に示している。
次に、図５に示すように、ＳＯＩ領域１Ａのシリコン層３上にゲート絶縁膜６ａを介してゲート電極７ａおよび窒化シリコン膜７ｅを順次形成し、バルクシリコン領域１Ｂの半導体基板１上にゲート絶縁膜６ｂを介してゲート電極７ｂおよび窒化シリコン膜７ｅを順次を形成する。例えば、ゲート絶縁膜６ａの膜厚は２〜３ｎｍ程度であり、ゲート絶縁膜６ｂの膜厚は３〜８ｎｍ程度である。ゲート電極７ａ、７ｂの膜厚は、それぞれ例えば１００〜１４０ｎｍ程度である。ここでは、ゲート絶縁膜６ａの膜厚がゲート絶縁膜６ｂの膜厚よりも薄い場合について説明する。
上記のように２種類のゲート絶縁膜を形成する方法の一例を以下に記す。まず半導体基板１上の全面に熱酸化法などにより酸化シリコン膜を形成した後、ＳＯＩ領域１Ａの前記酸化シリコン膜を除去し、続いて熱酸化法などを用いてＳＯＩ領域１Ａに酸化シリコン膜を形成する方法が考えられる。これにより、ＳＯＩ領域１Ａに形成された酸化シリコン膜と、バルクシリコン領域１Ｂにそれよりも膜厚が厚い熱酸化シリコン膜とが形成される。その後、半導体基板１上の全面にＣＶＤ法などを用いてポリシリコン膜（ゲート電極用の導体膜）および窒化シリコン膜を順次形成（堆積）する。
続いて、前記窒化シリコン膜、前記ポリシリコン膜、および前記酸化シリコン膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングした後、エッチング残渣などを除去するための洗浄を行う。
これにより、ＳＯＩ領域１Ａのシリコン層３上には、前述したＳＯＩ領域１Ａの酸化シリコン膜からなるゲート絶縁膜６ａが形成され、その上には前記ポリシリコン膜からなるゲート電極７ａが形成される。また、バルクシリコン領域１Ｂの半導体基板１上には、前述したバルクシリコン領域１Ｂの酸化シリコン膜からなるゲート絶縁膜６ｂが形成され、その上には前記ポリシリコン膜からなるゲート電極７ｂが形成される。ゲート電極７ａ、７ｂのそれぞれの上面上には、例えば膜厚が２０〜４０ｎｍの窒化シリコン膜（ハードマスク）７ｅが形成されている。このようにして、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで異なる膜厚のゲート絶縁膜６ａ、６ｂを形成することができる。なお、窒化シリコン膜７ｅは、後のエピタキシャル成長工程において、ゲート電極７ａの上部にエピタキシャル層が形成されることを防ぐ役割を有する。
ここでは、薄膜となるゲート絶縁膜６ａとゲート絶縁膜６ｂを熱酸化法によって形成しているが、ＣＶＤ法によって形成することもできる。
なお、ゲート電極７ａ、７ｂを構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
また、ゲート電極７ａ、７ｂ、ゲート絶縁膜６ａおよび６ｂを形成するエッチング工程、またはその後にエッチング残渣などを除去するために行われる洗浄工程などにより、シリコン層３の上面、半導体基板１の上面は、下方向、すなわち半導体基板１の裏面方向に向かって後退する場合がある。この場合、露出していない半導体基板１の上面であって半導体基板１とゲート絶縁膜６ｂとの界面の高さより、その両側の露出している半導体基板１の上面の方が高さが低くなる。
次に、図６に示すように、ゲート電極７ａ、７ｂを含む半導体基板１上の全面を覆うように、例えばＣＶＤ法により酸化シリコン膜（絶縁膜）５および窒化シリコン膜１２を順次形成する。酸化シリコン膜５の膜厚は例えば１０〜２０ｎｍとし、窒化シリコン膜１２の膜厚は例えば２０〜４０ｎｍとする。その後、例えばＲＩＥ（Reactive Ion Etching）法などの異方性エッチングにより窒化シリコン膜１２を一部除去し、酸化シリコン膜５の上面を露出させることで、ゲート電極７ａ、７ｂのそれぞれの側壁に、酸化シリコン膜５を介してサイドウォール状に形成された窒化シリコン膜１２を自己整合的に残す。ここで、シリコン層３、半導体基板１、素子分離領域４、ゲート電極７ａ、７ｂおよび窒化シリコン膜７ｅの表面は酸化シリコン膜５により覆われている。窒化シリコン膜１２は、後の工程で除去され、半導体装置の完成時には残らないダミーのサイドウォールである。
次に、図７に示すように、バルクシリコン領域１Ｂをフォトレジスト膜Ｒ１により覆い、その後、選択性のあるドライエッチング法を用いて、窒化シリコン膜１２から露出している酸化シリコン膜５を除去する。これにより、ＳＯＩ領域１Ａの酸化シリコン膜５は、ゲート電極７ａと窒化シリコン膜１２との間、およびシリコン層３と窒化シリコン膜１２との間の領域に残り、ＳＯＩ領域１Ａのシリコン層３の上面および窒化シリコン膜７ｅの上面は露出される。このエッチング工程はフォトレジスト膜Ｒ１をマスクとして行われるため、バルクシリコン領域１Ｂにおいてフォトレジスト膜Ｒ１により覆われた酸化シリコン膜５は除去されない。
次に、図８に示すように、フォトレジスト膜Ｒ１をアッシング（灰化）により除去した後、半導体基板１上において露出しているシリコン層３の上面に、エピタキシャル成長法を用いてエピタキシャル層１４を形成する。エピタキシャル層１４の膜厚は例えば２０〜６０ｎｍである。エピタキシャル層１４は、ゲート電極７ａと、その側壁の酸化シリコン膜５および窒化シリコン膜１２とを挟むように、シリコン層３の上面に接して形成される。このとき、バルクシリコン領域１Ｂの半導体基板１の上面は酸化シリコン膜５により覆われており、エピタキシャル層１４の成長工程において露出していないため、バルクシリコン領域１Ｂの半導体基板１の上面にはエピタキシャル層は形成されない。
エピタキシャル層１４はゲート絶縁膜６ａ、６ｂよりも膜厚が大きい半導体層であり、例えばシリコン（Ｓｉ）からなる。エピタキシャル層１４は、その端部に近付くほど膜厚が薄くなる山なりの形状を有している。つまり、エピタキシャル層１４は中心部の膜厚が端部の膜厚よりも厚くなっている。
次に、図９に示すように、選択性のあるドライエッチング法を用いて、バルクシリコン領域１Ｂに形成された酸化シリコン膜５を一部除去する。これにより、バルクシリコン領域１Ｂの酸化シリコン膜５は、ゲート電極７ｂと窒化シリコン膜１２との間、および半導体基板１と窒化シリコン膜１２との間の領域に残り、バルクシリコン領域１Ｂの半導体基板１の上面および窒化シリコン膜７ｅの上面は露出される。また、このエッチング工程により、ＳＯＩ領域１Ａの酸化シリコン膜５の上部も一部除去される。
次に、図１０に示すように、選択性のあるエッチング法を用いて、半導体基板１上の窒化シリコン膜７ｅ、１２を除去する。これにより、ゲート電極７ａ、７ｂの上面が露出され、窒化シリコン膜１２に覆われていた酸化シリコン膜５の表面が露出される。
その後、ＳＯＩ領域１Ａのシリコン層３の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ａの直下の一部を除くシリコン層３に、ｎ−型の半導体領域である一対のエクステンション領域８を形成する。すなわち、ＳＯＩ領域１Ａでは、ゲート電極７ａの両側の領域のシリコン層３に、一対のエクステンション領域８を形成する。
同様に、バルクシリコン領域１Ｂの半導体基板１の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ｂのゲート長方向における横の半導体基板１の上面に、ｎ−型の半導体領域である一対のエクステンション領域９を形成する。すなわち、バルクシリコン領域１Ｂでは、ゲート電極７ｂの両側の領域の半導体基板１の上面に、一対のエクステンション領域９を形成する。
なお、上述したエクステンション領域８、９の製造工程のそれぞれは、どちらを先に行ってもよい。また、エクステンション領域８、９のそれぞれは同一のイオン注入工程により形成してもよく、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで別々の工程により形成しても構わない。エクステンション領域８、９のそれぞれを別工程で形成する場合は、一方のエクステンション領域を形成する際に、例えばフォトレジスト膜をマスクとして用い、他方のエクステンション領域を形成する領域に不純物イオンが導入されないようにする。
また、ここでは図１０に示すように、窒化シリコン膜７ｅ、１２を除去した後にエクステンション領域８、９を形成したが、エクステンション領域８、９は、図６を用いて説明した工程において、酸化シリコン膜５を形成した後であって窒化シリコン膜１２を形成する前の時点で、イオン注入法などを用いて形成しても構わない。
次に、図１１に示すように、例えばＣＶＤ法を用いて、ゲート電極７ａ、７ｂ、酸化シリコン膜５、エピタキシャル層１４および半導体基板１のそれぞれの露出した表面を覆うように、膜厚が４０〜６０ｎｍ程度の窒化シリコン膜１３を形成する。その後、ＲＩＥ法などにより異方性エッチングを行い、窒化シリコン膜１３を一部除去することで、ゲート電極７ａ、７ｂ、エピタキシャル層１４および半導体基板１のそれぞれの上面を露出させる。これにより、ゲート電極７ａ、７ｂのそれぞれの側壁には、酸化シリコン膜５を介して窒化シリコン膜１３が自己整合的に形成される。ゲート電極７ａ、７ｂのそれぞれの側壁には酸化シリコン膜５および窒化シリコン膜１３からなるサイドウォールが形成される。
なお、窒化シリコン膜１３は酸化シリコン膜５を覆うように形成される。つまり、前述した工程で窒化シリコン膜１３をＣＶＤ法などにより形成した時点において、酸化シリコン膜５の最上面は隣接するゲート電極７ａまたは７ｂの上面よりも低い領域に位置している。したがって、ドライエッチングにより窒化シリコン膜１３をからなるサイドウォールを自己整合的に形成すると、窒化シリコン膜１３は酸化シリコン膜５の最上面より上の領域でゲート電極７ａまたは７ｂのそれぞれの側壁に接し、また、酸化シリコン膜５の端部であって、隣接するゲート電極７ａまたは７ｂから最も遠い位置の端部の側面を覆うように窒化シリコン膜１３が形成される。このようにして、窒化シリコン膜１３は酸化シリコン膜５の端部であって、最上部の端部とゲート電極から離れた位置の端部との両端部を覆うように形成される。
このとき、バルクシリコン領域１Ｂの窒化シリコン膜１３の下面は酸化シリコン膜５および半導体基板１の上面に接しているのに対し、ＳＯＩ領域１Ａの窒化シリコン膜１３の下面は酸化シリコン膜５およびエピタキシャル層１４の上面に接している。なお、ＳＯＩ領域１Ａの窒化シリコン膜１３の下面はシリコン層３の上面に接している場合もある。
つまり、ＳＯＩ領域１Ａにおいて、ゲート電極７ａの横のエピタキシャル層１４の端部であって、ゲート電極７ａに近い方の端部の上面は、窒化シリコン膜１３により覆われている。エピタキシャル層１４の端部はエピタキシャル層１４の中央部よりも膜厚が薄い。したがって、図１１を用いて説明した工程により、エピタキシャル層１４の膜厚が薄い領域の一部が窒化シリコン膜１３により覆われている状態となる。
次に、図１２に示すように、ＳＯＩ領域１Ａにおいて、ゲート電極７ａ、窒化シリコン膜１３をマスクとして、シリコン層３の上方からｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入する。ＳＯＩ領域１Ａでは、ゲート電極７ａ、酸化シリコン膜５および窒化シリコン膜１３から露出しているエピタキシャル層１４内にｎ型の不純物（例えばＡｓ（ヒ素））が打ち込まれることで、拡散層１０が形成される。これにより、ＳＯＩ領域１Ａには、シリコン層３をチャネル領域とし、ゲート電極７ａ、エクステンション領域８および拡散層１０を含むｎチャネル型のＭＯＳＦＥＴＱａが形成される。拡散層１０およびエクステンション領域８は、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａのソース・ドレイン領域を構成する半導体領域である。
また、バルクシリコン領域１Ｂにおいて、ゲート電極７ｂ、窒化シリコン膜１３をマスクとして、半導体基板１の上方からｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入する。バルクシリコン領域１Ｂでは、ゲート電極７ｂ、酸化シリコン膜５および窒化シリコン膜１３から露出している半導体基板１の上面にｎ型の不純物（例えばＡｓ（ヒ素））が打ち込まれることで、拡散層１１が形成される。これにより、バルクシリコン領域１Ｂには、半導体基板１の主面をチャネル領域とし、ゲート電極７ｂ、エクステンション領域９および拡散層１１を含むｎチャネル型のＭＯＳＦＥＴＱｂが形成される。拡散層１１およびエクステンション領域９は、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂのソース・ドレイン領域を構成する半導体領域である。
なお、拡散層１０、１１を形成するためのイオン注入では、不純物イオンが打ち込まれた領域の半導体層がダメージを受けてアモルファス化するため、これを再結晶化する目的で、前記イオン注入の後に１０００℃程度のアニール（熱処理）を行う。
ＭＯＳＦＥＴＱａ、Ｑｂのそれぞれのソース・ドレイン領域は、不純物が高濃度で導入された拡散層１０、１１と、低濃度の不純物を含むエクステンション領域８、９を有するＬＤＤ（Lightly Doped Drain）構造を有している。したがって、拡散層１０、１１の不純物濃度は、エクステンション領域８、９の不純物濃度よりも高い。
拡散層１０、１１を形成する工程のように、高濃度の不純物イオンを半導体層に打ち込む工程では、不純物イオンが打ち込まれた半導体層は結晶性が崩れ、アモルファス（非結晶）化する。アモルファス化した半導体層は、その後の工程の熱処理により結晶回復し、結晶性を有する層とすることが考えられるが、アモルファス化した半導体層が結晶回復するためには、結晶化の核となる半導体層が近傍に存在している必要がある。すなわち、アモルファス化した半導体層の近傍に、結晶性を備えた半導体層が存在しない場合には、熱処理を行ってもアモルファス化した半導体層を結晶化することが困難となる。
シリコン層３のように薄い半導体層に拡散層１０を形成しようとすると、シリコン層３の膜厚が薄いことに起因して、シリコン層３が下面から上面にかけてアモルファス化し、近傍に結晶性を備えた半導体層が残存しなくなるため、上記理由により、イオン注入によって受けたダメージを回復することが困難となる。このため、ＳＯＩ領域１Ａではエピタキシャル層１４を形成し、拡散層１０を形成する際にイオン注入される半導体層の膜厚を増加させ、前記イオン注入によって半導体層の膜厚全てがアモルファス化することを防いでいる。
しかし、エピタキシャル層１４の端部は膜厚が薄いため、半導体基板１の上方からイオン注入が行われた場合、露出しているエピタキシャル層１４の端部の直下のシリコン層３の底部にまで不純物イオンが高い濃度で打ち込まれ、イオン注入によるダメージを受けてアモルファス化する虞がある。特に、エピタキシャル層１４の端部であって、ゲート電極７ａに近い方の端部の直下のシリコン層３に、熱処理で回復できないダメージが残れば、ＭＯＳＦＥＴＱａの電気的特性を劣化させる問題が生じる。
これに対し、本実施の形態では、図１２に示すイオン注入工程において、ゲート電極７ａに近い方のエピタキシャル層１４の端部が、サイドウォールを構成する窒化シリコン膜（絶縁膜）１３により覆われているため、当該端部の直下のシリコン層３がアモルファス化され、結晶回復できなくなることを防ぐことができる。これにより、ＭＯＳＦＥＴＱａの電気的特性の劣化を防ぐことができるため、半導体装置の性能を向上させることができる。
つまり、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａでは、ゲート絶縁膜６ａとシリコン層３との界面の高さよりも、ソース・ドレイン領域の上面の高さ方が高い領域に位置している。また、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂでは、ソース・ドレイン領域の上面の高さは、ゲート絶縁膜６ｂと半導体基板１との界面の高さに対して同じ高さか、それよりも低い高さとなっている。
また、本実施の形態のように、ＳＯＩ領域１Ａに低耐圧のＭＯＳＦＥＴＱａを形成し、バルクシリコン領域１Ｂに高耐圧のＭＯＳＦＥＴＱｂを形成する際には、ＳＯＩ領域１Ａに形成するゲート絶縁膜６ａよりも膜厚が厚いゲート絶縁膜６ｂをバルクシリコン領域１Ｂに形成することが考えられる。この場合、図５を用いて説明した工程において例えば酸化シリコン膜からなる厚い絶縁膜をエッチングし、ゲート絶縁膜６ｂを形成した場合、その厚い膜厚に起因して、前記絶縁膜のエッチング残渣がバルクシリコン領域１Ｂの半導体基板１の上面に残りやすくなる。前記残渣が残っている状態で半導体基板１の上面のエピタキシャル層を形成すると、前記残渣の存在に起因してエピタキシャル層が均一に成長しない虞があるため、図１２に示すＭＯＳＦＥＴＱｂの電気的特性が劣化し、またはばらつく問題が生じる。
これに対し、本実施の形態では、図８に示す工程において、バルクシリコン領域１Ｂの半導体基板１の上面を酸化シリコン膜５により覆った状態で、ＳＯＩ領域１Ａのエピタキシャル層１４を形成し、エピタキシャル層がバルクシリコン領域１Ｂに形成されることを防いでいる。したがって、上記したＭＯＳＦＥＴＱｂの電気的特性の劣化を防ぎ、ＭＯＳＦＥＴＱｂの電気的特性のばらつきの発生を防ぐことができるため、半導体装置の性能を向上させることができる。
また、上記のようにバルクシリコン領域１Ｂにエピタキシャル層を形成しないことで、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂの電気特性が変化することを防ぐことができる。したがって、ＳＯＩ構造を有しない半導体装置のように、ソース・ドレインの一部に、基板の主面から盛り上がる形状のエピタキシャル層を含まないＭＯＳＦＥＴを形成・使用するために用いられる設計事項を、バルクシリコン領域１ＢのＭＯＳＦＥＴＱｂを形成・使用する際に流用することが可能となる。これにより、半導体装置の製造コストを低減することができる。
この後の工程の詳しい説明および図示は省略するが、ゲート電極７ａ、７ｂ、拡散層１０および１１上に、周知のサリサイド技術を用いてシリサイド層１５を形成した後、ＭＯＳＦＥＴＱａ、Ｑｂを、絶縁膜１６および層間絶縁膜１７からなる積層膜により覆う。その後、層間絶縁膜１７および絶縁膜１６を貫通するコンタクトプラグ１８をシリサイド層１５に接続する。続いて、層間絶縁膜１７上に順に絶縁膜１９および層間絶縁膜２０を形成し、絶縁膜１９および層間絶縁膜２０を貫通する配線溝内、コンタクトプラグ１８の上面に接続された配線２１を形成することで、図１３に示す本実施の形態の半導体装置が完成する。
（実施の形態２）
本実施の形態では、前記実施の形態１と異なる製造方法により形成されるＭＯＳＦＥＴを含む半導体装置について説明する。
まず、本実施の形態によるＭＯＳＦＥＴの製造工程を図面を参照して説明する。図１４〜図２１は、本実施の形態である半導体装置であって、ＳＯＩ領域上およびバルクシリコン領域のそれぞれにｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。
まず、図２〜５を用いて説明した工程を行い、ＳＯＩ領域およびバルクシリコン領域の半導体基板上にゲート絶縁膜を介してゲート電極を形成する。
次に、図１４に示すように、例えばＣＶＤ法などを用いて、半導体基板１上の全面に酸化シリコン膜５および窒化シリコン膜（絶縁膜）１２ａを形成（堆積）する。
次に、図１５に示すように、バルクシリコン領域１Ｂの窒化シリコン膜１２ａをフォトレジスト膜Ｒ２により覆った後、ＲＩＥ法などにより異方性エッチング法を用いてＳＯＩ領域１Ａの窒化シリコン膜１２ａおよび酸化シリコン膜５を加工し、シリコン層３の上面および窒化シリコン膜７ｅの上面を露出させる。これにより、窒化シリコン膜１２ａは、ＳＯＩ領域１Ａにおいてゲート電極７ａの側壁に酸化シリコン膜５を介してサイドウォール状に形成される。また、ＳＯＩ領域１Ａの酸化シリコン膜５は、ゲート電極７ａと窒化シリコン膜１２ａとの間、およびシリコン層３と窒化シリコン膜１２ａとの間の領域に残る。
次に、図１６に示すように、フォトレジスト膜Ｒ２をアッシング（灰化）により除去した後、半導体基板１上において露出しているシリコン層３の上面に、エピタキシャル成長法を用いてエピタキシャル層１４を形成する。エピタキシャル層１４の膜厚は例えば２０〜６０ｎｍである。このとき、バルクシリコン領域１Ｂの半導体基板１の上面は酸化シリコン膜５および窒化シリコン膜１２ａにより覆われており、エピタキシャル層１４の成長工程において露出していないため、バルクシリコン領域１Ｂの半導体基板１の上面にエピタキシャル層は形成されない。
次に、図１７に示すように、ＳＯＩ領域１Ａのシリコン層３、ゲート電極７ａ、酸化シリコン膜５、窒化シリコン膜１２ａ、エピタキシャル層１４および窒化シリコン膜７ｅを覆い、バルクシリコン領域１Ｂを露出するフォトレジスト膜Ｒ３を形成する。
その後、ＲＩＥ法などにより異方性エッチングを行うことでバルクシリコン領域１Ｂの窒化シリコン膜１２ａおよび酸化シリコン膜５を一部除去することで、窒化シリコン膜７ｅおよび半導体基板１のそれぞれの上面を露出させる。これにより、ゲート電極７ｂの側壁には、酸化シリコン膜５を介して窒化シリコン膜１２ａが自己整合的に形成される。このとき、ＳＯＩ領域１Ａではゲート電極７ａの両側にエピタキシャル層１４が形成されているのに対し、バルクシリコン領域１Ｂではゲート電極７ｂの両側にエピタキシャル層は形成されていない。
次に、図１８に示すように、フォトレジスト膜Ｒ３をアッシング（灰化）により除去した後、例えば熱燐酸などの選択性のあるエッチング法を用いて、半導体基板１上の窒化シリコン膜７ｅ、１２ａを除去する。これにより、ゲート電極７ａ、７ｂの上面が露出され、窒化シリコン膜１２に覆われていた酸化シリコン膜５の表面が露出される。
その後、ＳＯＩ領域１Ａのシリコン層３の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ａの直下の一部を除くシリコン層３に、ｎ−型の半導体領域である一対のエクステンション領域８を形成する。すなわち、ＳＯＩ領域１Ａでは、ゲート電極７ａの両側の領域のシリコン層３に、一対のエクステンション領域８を形成する。
同様に、バルクシリコン領域１Ｂの半導体基板１の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ｂのゲート長方向における横の半導体基板１の上面に、ｎ−型の半導体領域である一対のエクステンション領域９を形成する。すなわち、バルクシリコン領域１Ｂでは、ゲート電極７ｂの両側の領域の半導体基板１の上面に、一対のエクステンション領域９を形成する。
なお、上述したエクステンション領域８、９の製造工程のそれぞれは、どちらを先に行ってもよい。また、エクステンション領域８、９のそれぞれは同一のイオン注入工程により形成してもよく、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで別々の工程により形成しても構わない。エクステンション領域８、９のそれぞれを別工程で形成する場合は、一方のエクステンション領域を形成する際に、他方のエクステンション領域を形成する領域に不純物イオンが導入されないように、例えばフォトレジスト膜をマスクとして用いる。
また、ここでは窒化シリコン膜７ｅ、１２ａを除去した後にエクステンション領域８、９を形成したが、エクステンション領域８、９は、図１４を用いて説明した工程において、酸化シリコン膜５を形成した後であって窒化シリコン膜１２ａを形成する前の時点で、イオン注入法などを用いて形成しても構わない。
次に、図１１を用いて説明した工程と同様の工程を行うことで、図１９に示す構造を得る。すなわち、図１９に示すように、例えばＣＶＤ法を用いて、ゲート電極７ａ、７ｂ、酸化シリコン膜５、エピタキシャル層１４および半導体基板１のそれぞれの露出した表面を覆うように、膜厚が４０〜６０ｎｍ程度の窒化シリコン膜１３を形成する。その後、ＲＩＥ法などにより異方性エッチングを行い、窒化シリコン膜１３を一部除去することで、ゲート電極７ａ、７ｂ、エピタキシャル層１４および半導体基板１のそれぞれの上面を露出させる。これにより、ゲート電極７ａ、７ｂのそれぞれの側壁には、酸化シリコン膜５を介して窒化シリコン膜１３が自己整合的に形成される。このとき、ゲート電極７ａに近い方のエピタキシャル層１４の端部の上面は、窒化シリコン膜１３により覆われる。
次に、図１２を用いて説明した工程と同様の工程を行うことで、図２０に示す構造を得る。すなわち、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのそれぞれにｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入することで、ＳＯＩ領域１Ａのエピタキシャル層１４内に拡散層１０を形成し、バルクシリコン領域１Ｂの半導体基板１の上面に拡散層１１を形成する。これにより、ＳＯＩ領域１Ａには、シリコン層３をチャネル領域とし、ゲート電極７ａ、エクステンション領域８および拡散層１０を含むｎチャネル型のＭＯＳＦＥＴＱａが形成され、バルクシリコン領域１Ｂには、半導体基板１の主面をチャネル領域とし、ゲート電極７ｂ、エクステンション領域９および拡散層１１を含むｎチャネル型のＭＯＳＦＥＴＱｂが形成される。
この後の工程は、図１３を用いて説明した工程と同様に行うことで、図２１に示す半導体装置が完成する。
本実施の形態の半導体装置では、前記実施の形態１の半導体装置と同様に、ＳＯＩ領域１Ａにおいてエピタキシャル層１４を形成し、その端部を覆った状態で拡散層１０を形成するためのイオン注入を行うことで、ＭＯＳＦＥＴＱａのソース・ドレイン領域を含む半導体層にイオン注入によるダメージが残ることを防いでいる。つまり、アモルファス化した半導体層内に結晶回復できない領域が発生することを防ぐことができる。これにより、ＭＯＳＦＥＴＱａの電気的特性の劣化を防ぐことができるため、半導体装置の性能を向上させることができる。
また、本実施の形態では、図１６に示す工程において、バルクシリコン領域１Ｂの半導体基板１の上面を酸化シリコン膜５および窒化シリコン膜１２ａにより覆った状態で、ＳＯＩ領域１Ａのエピタキシャル層１４を形成し、エピタキシャル層がバルクシリコン領域１Ｂに形成されることを防いでいる。これにより、ＭＯＳＦＥＴＱｂのソース・ドレイン領域にエピタキシャル層を形成しないことで、ＭＯＳＦＥＴＱｂの電気的特性の劣化を防ぎ、ＭＯＳＦＥＴＱｂの電気的特性のばらつきの発生を防ぐことができるため、半導体装置の性能を向上させることができる。
（実施の形態３）
本実施の形態３では、図２２に示すように、バルクシリコン領域１Ｂにも薄膜ゲート酸化膜を備えたＭＯＳＦＥＴＱｃおよびＭＯＳＦＥＴＱｄを形成した例を示す。ここで、ＭＯＳＦＥＴＱｃのソース・ドレイン領域にはエピタキシャル層１４が形成されておらず、ＭＯＳＦＥＴＱｄのソース・ドレイン領域にはエピタキシャル層１４が形成されている。ＭＯＳＦＥＴＱｃは、バルクシリコン領域１Ｂの半導体基板１上に順に形成された、ゲート絶縁膜６ｃおよびゲート電極７ｃを有している。ＭＯＳＦＥＴＱｄは、バルクシリコン領域１Ｂの半導体基板１上に順に形成された、ゲート絶縁膜６ｄおよびゲート電極７ｄを有している。ゲート絶縁膜６ｃ、６ｄは、ゲート絶縁膜６ｂよりも膜厚が小さい薄膜ゲート酸化膜である。ここで、薄膜ゲート酸化膜とは、ＭＯＳＦＥＴＱａのゲート絶縁膜６ａと同様に２〜３ｎｍである。本実施の形態による効果を以下に述べる。
既存のバルクＭＯＳＦＥＴのみからなる半導体装置用に設計された回路を、本願のようにＳＯＩ基板を使用した半導体装置へそのまま転用しようとした場合に、バルクＭＯＳＦＥＴの特性は変化していないことが望ましい。このため、バルクＭＯＳＦＥＴの特性を変化させたくない部分については、エピタキシャル層１４を形成しないＭＯＳＦＥＴＱｃを用いる。
一方で、エピタキシャル層１４を形成した場合には、ＭＯＳＦＥＴのゲート長は変えることなく、短チャネル効果を抑制することができる。このため、短チャネル効果を抑制したい部分にはＭＯＳＦＥＴＱｄを用いる。短チャネル効果を抑制することにより、オフ電流を抑制できる。
このように、ＭＯＳＦＥＴごとに求められる特性に応じてエピタキシャル層１４を形成しないＭＯＳＦＥＴＱｃと、エピタキシャル層１４を形成するＭＯＳＦＥＴＱｄを使い分ける。
この時、半導体装置の製造方法は前記実施の形態１、または、前記実施の形態２による方法を利用できる。マスクについても、図７または図１５で用いているマスクを利用することができる。
また、必要に応じて、バルクシリコン領域１Ｂにある低耐圧ＭＯＳＦＥＴの全てがＭＯＳＦＥＴＱｃであっても良いし、全てＭＯＳＦＥＴＱｄであっても良い。なお、バルクシリコン領域１Ｂにある低耐圧ＭＯＳＦＥＴを全てＭＯＳＦＥＴＱｃとした場合、バルクシリコン領域１Ｂにエピタキシャル層１４を形成しないので、前述の実施の形態１および２と同様に、半導体装置の信頼性をより向上させることができる。
前記実施の形態１および２では、バルクシリコン領域１ＢのＭＯＳＦＥＴにエピタキシャル層１４が形成された場合、エピタキシャル層１４を形成しないＭＯＳＦＥＴに比べて電気特性が変動しやすいことを述べた。しかしながら、ゲート絶縁膜６ｂをエッチングする際に残渣が残らないようにした場合、または、シリサイド層３を形成する際に、下地のエピタキシャル層１４が均一に成長できる場合などには、本実施の形態の構成を採用することも可能である。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１〜３では、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、ＭＩＳ型のＦＥＴであってもよい。
１ 半導体基板
１Ａ ＳＯＩ領域
１Ｂ バルクシリコン領域
２ ＢＯＸ膜
３ シリコン層
４ 素子分離領域
５ 酸化シリコン膜
６ ゲート絶縁膜
６ａ〜６ｄ ゲート絶縁膜
７ａ〜７ｄ ゲート電極
７ｅ 窒化シリコン膜
８ エクステンション領域
９ エクステンション領域
１０ 拡散層
１１ 拡散層
１２ 窒化シリコン膜
１２ａ 窒化シリコン膜
１３ 窒化シリコン膜
１４ エピタキシャル層
１５ シリサイド層
１６ 絶縁膜
１７ 層間絶縁膜
１８ コンタクトプラグ
１９ 絶縁膜
２０ 層間絶縁膜
２１ 配線
Ｑａ〜Ｑｄ ＭＯＳＦＥＴ
Ｒ１〜Ｒ３ フォトレジスト膜

Claims (16)

  1. 主面に第１領域および第２領域を有する半導体基板と、
    前記半導体基板上の前記第１領域に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された半導体層と、
    前記半導体基板上の前記第１領域に形成された第１電界効果トランジスタと、
    前記半導体基板上の前記第２領域に形成された第２電界効果トランジスタと、
    を有し、
    前記第１電界効果トランジスタは、
    前記半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１ゲート電極のゲート長方向において、前記第１ゲート電極を挟むように形成された第１導電型を有する一対の第１ソース・ドレイン領域と、
    を有し、
    前記第２電界効果トランジスタは、
    前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
    前記第２ゲート電極のゲート長方向において、前記第２ゲート電極を挟むように前記半導体基板の上面に形成された、前記第１導電型を有する一対の第２ソース・ドレイン領域と、
    を有し、
    前記第１ソース・ドレイン領域は前記半導体層上に形成されたエピタキシャル層を含み、
    前記第１ソース・ドレイン領域の上面は、前記半導体層と前記第１ゲート絶縁膜との界面よりも高い領域に位置し、
    前記第２ソース・ドレイン領域の上面は、前記半導体基板と前記第２ゲート絶縁膜との界面と同じか、または低い領域に位置している、半導体装置。
  2. 前記第１ソース・ドレイン領域の上面は、前記第１ゲート絶縁膜の上面よりも高い領域に位置し、
    前記第２ソース・ドレイン領域の上面は、前記第２ゲート絶縁膜の上面よりも低い領域に位置している、請求項１記載の半導体装置。
  3. 前記第１ゲート電極の側壁に接して形成されたサイドウォールが、前記エピタキシャル層の上面を覆っている、請求項１記載の半導体装置。
  4. 前記エピタキシャル層の端部は、前記エピタキシャル層の中央部より膜厚が薄く、
    前記サイドウォールは、前記エピタキシャル層の前記端部の上面を覆っている、請求項３記載の半導体装置。
  5. 前記サイドウォールは、前記第１ゲート電極の側壁に接する第２絶縁膜および前記第２絶縁膜を覆う第３絶縁膜を含み、
    前記第３絶縁膜が、前記エピタキシャル層の上面を覆っている、請求項３記載の半導体装置。
  6. 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも膜厚が大きい、請求項１記載の半導体装置。
  7. 前記第２領域には、さらに第３電界効果トランジスタが形成されており、
    前記第３電界効果トランジスタは、
    前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
    前記第３ゲート電極のゲート長方向において、前記第３ゲート電極を挟むように前記半導体基板の上面に形成された、前記第１導電型を有する一対の第３ソース・ドレイン領域と、
    を有し、
    前記第３ゲート絶縁膜の膜厚は前記第２ゲート絶縁膜の膜厚よりも小さく、
    前記第３ソース・ドレイン領域の上面は、前記半導体基板と前記第３ゲート絶縁膜との界面と同じか、または低い領域に位置している、請求項６記載の半導体装置。
  8. 前記第２領域には、さらに第４電界効果トランジスタが形成されており、
    前記第４電界効果トランジスタは、
    前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極と、
    前記第４ゲート電極のゲート長方向において、前記第４ゲート電極を挟むように前記半導体基板の上面に形成された、前記第１導電型を有する一対の第４ソース・ドレイン領域と、
    を有し、
    前記第４ゲート絶縁膜の膜厚は前記第２ゲート絶縁膜の膜厚よりも小さく、
    前記第４ソース・ドレイン領域は前記半導体基板上に形成されたエピタキシャル層を含み、
    前記第４ソース・ドレイン領域の上面は、前記半導体基板と前記第４ゲート絶縁膜との界面よりも高い領域に位置している、請求項７記載の半導体装置。
  9. （ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とにより構成される基板を準備する工程と、
    （ｂ）前記基板の上面の第１領域に前記第１絶縁膜および前記半導体層を残し、前記基板の上面の第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
    （ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第２領域の前記半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
    （ｄ）前記半導体層、前記半導体基板、前記第１ゲート電極および前記第２ゲート電極のそれぞれの表面を覆うように、第２絶縁膜および第３絶縁膜を順次形成する工程と、
    （ｅ）前記第３絶縁膜を一部除去し、前記第１ゲート電極の側壁に前記第２絶縁膜を介して自己整合的に前記第３絶縁膜を残す工程と、
    （ｆ）前記（ｅ）工程の後、前記第１領域の前記第２絶縁膜を一部除去して前記半導体層の上面を露出させる工程と、
    （ｇ）前記（ｆ）工程の後、前記第２領域の前記半導体基板の上面が前記第２絶縁膜により覆われている状態で、前記第１領域の前記半導体層上にエピタキシャル層を形成する工程と、
    を有する、半導体装置の製造方法。
  10. 前記（ｅ）工程では、前記第３絶縁膜を一部除去し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に、前記第２絶縁膜を介して自己整合的に前記第３絶縁膜を残し、
    （ｈ１）前記（ｇ）工程の後、前記第２領域の前記第２絶縁膜を一部除去して前記半導体基板の上面を露出させる工程と、
    （ｉ１）前記（ｈ１）工程の後、前記第３絶縁膜を除去する工程と、
    （ｊ１）前記（ｉ１）工程の後、前記第１ゲート電極の側壁に、第４絶縁膜を含み、前記第１ゲート電極に近い方の前記エピタキシャル層の端部の上面を覆う第１サイドウォールを形成し、
    前記第２ゲート電極の側壁に、前記第４絶縁膜を含む第２サイドウォールを形成する工程と、
    （ｋ１）前記（ｊ１）工程の後、前記エピタキシャル層に不純物を導入して第１ソース・ドレイン領域を形成し、前記第２領域の前記半導体基板の上面に不純物を導入して第２ソース・ドレイン領域を形成する工程と、
    （ｌ１）前記第１ゲート電極、前記第２ゲート電極、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域のそれぞれの上面にシリサイド層を形成する工程と、
    をさらに有する、請求項９記載の半導体装置の製造方法。
  11. 前記エピタキシャル層の端部は、前記エピタキシャル層の中央部より膜厚が薄く、
    前記第１サイドウォールは、前記エピタキシャル層の前記端部の上面を覆っている、請求項１０記載の半導体装置の製造方法。
  12. 前記（ｋ１）工程では、前記第１サイドウォールをマスクとして、前記半導体層の上方から前記エピタキシャル層に不純物を打ち込むことで、前記第１ソース・ドレイン領域を形成する、請求項１０記載の半導体装置の製造方法。
  13. 前記（ｅ）工程では、前記第２領域の前記第３絶縁膜を覆う膜を形成し、その後、前記膜をマスクとして前記第１領域の前記第３絶縁膜を一部除去し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に、前記第２絶縁膜を介して自己整合的に前記第３絶縁膜を残し、
    （ｈ２）前記（ｅ）工程の後であって、前記（ｇ）工程の前に、前記膜を除去する工程と、
    （ｉ２）前記（ｇ）工程の後、前記第２領域の前記第３絶縁膜および前記第２絶縁膜を一部除去して前記半導体基板の上面を露出させ、前記第２ゲート電極の側壁に前記第２絶縁膜を介して自己整合的に前記第３絶縁膜を残す工程と、
    （ｊ２）前記（ｉ２）工程の後、前記第３絶縁膜を除去する工程と、
    （ｋ２）前記（ｊ２）工程の後、前記第１ゲート電極の側壁に、第４絶縁膜を含み、前記第１ゲート電極に近い方の前記エピタキシャル層の端部の上面を覆う第１サイドウォールを形成し、
    前記第２ゲート電極の側壁に、前記第４絶縁膜を含む第２サイドウォールを形成する工程と、
    （ｌ２）前記（ｋ２）工程の後、前記エピタキシャル層に不純物を導入して第１ソース・ドレイン領域を形成し、前記第２領域の前記半導体基板の上面に不純物を導入して第２ソース・ドレイン領域を形成する工程と、
    （ｍ２）前記第１ゲート電極、前記第２ゲート電極、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域のそれぞれの上面にシリサイド層を形成する工程と、
    をさらに有する、請求項９記載の半導体装置の製造方法。
  14. 前記エピタキシャル層の端部は、前記エピタキシャル層の中央部より膜厚が薄く、
    前記第１サイドウォールは、前記エピタキシャル層の前記端部の上面を覆っている、請求項１３記載の半導体装置の製造方法。
  15. 前記（ｌ２）工程では、前記半導体層の上方から、前記第１サイドウォールをマスクとして、前記エピタキシャル層に不純物を打ち込むことで、前記第１ソース・ドレイン領域を形成する、請求項１３記載の半導体装置の製造方法。
  16. 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも膜厚が大きい、請求項９記載の半導体装置の製造方法。
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