KR20220030907A - 반도체 장치의 제조 방법 - Google Patents

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KR20220030907A
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KR
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layer
forming
film
gate pattern
insulating film
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KR1020210116810A
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히또시 마에다
다쯔요시 미하라
히로끼 신까와따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체층(SL) 상에 게이트 패턴 GP를 형성하고, 게이트 패턴 GP를 덮도록, 반도체층(SL) 상에 도전성막 CF2를 형성한다. 도전성막 CF2에 대하여 연마 처리를 실시하고, 연마된 도전성막 CF2를 패터닝함으로써, 각 게이트 패턴 GP 사이에 사이드 월 스페이서 SW를 통해 패드층 PAD가 형성된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 소스 영역 또는 드레인 영역이 되는 불순물 영역 상에 형성된 도전성막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
저소비 전력용의 반도체 장치로서, 반도체 기판과, 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성된 실리콘층을 갖는 SOI(Silicon On Insulator) 기판에, MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 형성하는 기술이 있다. 이 SOI 기판 상에 형성한 MISFET에서는, 실리콘층에 형성되는 확산 영역에 기인하는 기생 용량을 저감할 수 있다. 이 때문에, MISFET의 동작 속도 향상 및 저소비 전력화를 도모할 수 있다.
예를 들어, 특허문헌 1에는, MISFET의 소스 영역 및 드레인 영역이 형성되는 실리콘층 상에, 에피택셜층을 형성하는 기술이 개시되어 있다.
일본 특허 공개 제2013-219181호 공보
SOI 기판의 실리콘층의 두께는 매우 얇기 때문에, 소스 영역 및 드레인 영역이 형성되는 실리콘층에 실리사이드화를 행하는 것이 곤란하다. 그 때문에, 소스 영역 및 드레인 영역의 각각의 상에 에피택셜층을 형성하고, 이 에피택셜층에 있어서 실리사이드화를 행하는 것이 유효하다.
한편, SOI 기판에 형성되는 MISFET에서는, 실리콘층 상에 형성되는 게이트 전극뿐만 아니라, 반도체 기판에 형성된 웰 영역에도 전압을 인가함으로써, MISFET의 구동 전류를 제어하고 있다.
여기서, 소스 영역 상에 형성하는 콘택트 홀 및 드레인 영역 상에 형성되는 콘택트 홀의 양쪽, 또는, 어느 한쪽이, 에피택셜층이 형성되어 있지 않은 소자 분리부 상에 형성되는 경우가 있다. 즉, 콘택트 홀이 원하는 위치에 형성되지 않은 경우가 있고, 이 결과, 콘택트 홀이 소자 분리부를 관통한다고 하는 문제가 발생하는 경우가 있다. 또한, 상기한 바와 같이, 실리콘층의 두께는 매우 얇기 때문에, 에피택셜층의 성장이 불완전한 경우에는, 설령 콘택트 홀이 원하는 위치에 형성되었다고 해도, 이 콘택트 홀이 실리콘층, 나아가, 이 실리콘층 아래에 형성된 절연층을 관통한다는 문제가 발생하는 경우도 있다. 그리고, 콘택트 홀이 소자 분리부 또는 실리콘층을 관통하면, 콘택트 홀 내에 형성되는 플러그를 통해, 소스 영역 또는 드레인 영역과, 웰 영역이 서로 단락된다는 불량이 발생한다.
따라서, 그와 같은 불량을 억제할 수 있는 기술의 개발이 요망되고, MISFET를 갖는 반도체 장치의 신뢰성을 향상시킬 것이 요망된다. 그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해진다.
일 실시 형태에 따르면, 반도체 장치의 제조 방법은, (a) 반도체 기판, 상기 반도체 기판 상에 형성된 절연층, 및, 상기 절연층 상에 형성된 반도체층을 갖는 SOI 기판을 준비하는 공정과, (b) 상기 (a) 공정 후, 상기 반도체층 상에, 제1 도전성막을 형성하는 공정과, (c) 상기 (b) 공정 후, 상기 제1 도전성막 상에, 제1 절연막을 형성하는 공정과, (d) 상기 (c) 공정 후, 상기 제1 도전성막 및 상기 제1 절연막을 패터닝함으로써, 게이트 패턴 및 캡막을 형성하는 공정과, (e) 상기 (d) 공정 후, 상기 게이트 패턴의 양측에 위치하는 상기 반도체층에 불순물을 주입함으로써, 제1 불순물 영역을 형성하는 공정과, (f) 상기 (e) 공정 후, 상기 게이트 패턴의 측면 상에, 제2 절연막을 포함하는 제1 사이드 월 스페이서를 형성하는 공정과, (g) 상기 (f) 공정 후, 상기 게이트 패턴, 상기 캡막 및 상기 제1 사이드 월 스페이서를 덮도록, 상기 제1 불순물 영역 상에, 제2 도전성막을 형성하는 공정과, (h) 상기 (g) 공정 후, 상기 캡막이 노출될 때까지, 상기 제2 도전성막에 대하여 연마 처리를 실시하는 공정과, (i) 상기 (h) 공정 후, 상기 제2 도전성막의 일부를 패터닝함으로써, 남겨진 상기 제2 도전성막을 포함하는 패드층을 형성하는 공정과, (j) 상기 (i) 공정 후, 상기 제2 도전성막이 제거된 개소에 대하여, 제3 절연막을 매립하는 공정을 구비한다.
또한, 일 실시 형태에 따르면, 반도체 장치의 제조 방법은, (a) 반도체 기판 상에, 제1 도전성막을 형성하는 공정과, (b) 상기 (a) 공정 후, 상기 제1 도전성막 상에, 제1 절연막을 형성하는 공정과, (c) 상기 (b) 공정 후, 상기 제1 도전성막 및 상기 제1 절연막을 패터닝함으로써, 게이트 패턴 및 캡막을 형성하는 공정과, (d) 상기 (c) 공정 후, 상기 게이트 패턴의 양측에 위치하는 상기 반도체 기판에 불순물을 주입함으로써, 제1 불순물 영역을 형성하는 공정과, (e) 상기 (d) 공정 후, 상기 게이트 패턴의 측면 상에, 제2 절연막을 포함하는 제1 사이드 월 스페이서를 형성하는 공정과, (f) 상기 (e) 공정 후, 상기 게이트 패턴, 상기 캡막 및 상기 제1 사이드 월 스페이서를 덮도록, 상기 제1 불순물 영역 상에, 제2 도전성막을 형성하는 공정과, (g) 상기 (f) 공정 후, 상기 캡막이 노출될 때까지, 상기 제2 도전성막에 대하여 연마 처리를 실시하는 공정과, (h) 상기 (g) 공정 후, 상기 제2 도전성막의 일부를 패터닝함으로써, 패드층을 형성하는 공정과, (i) 상기 (h) 공정 후, 상기 제2 도전성막이 패터닝된 개소에 대하여, 제3 절연막을 매립하는 공정을 구비한다.
일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시 형태 1에 있어서의 반도체 장치의 메모리 셀을 도시하는 회로도이다.
도 2는 실시 형태 1에 있어서의 반도체 장치의 메모리 셀을 도시하는 평면도이다.
도 3은 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 4는 도 3에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 도 8의 상태에 있어서의 반도체 장치의 메모리 셀을 도시하는 평면도이다.
도 10은 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 14는 도 13의 상태에 있어서의 반도체 장치의 메모리 셀을 도시하는 평면도이다.
도 15는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16은 도 13의 상태에 있어서의 반도체 장치의 다른 개소의 단면도이다.
도 17은 실시 형태 2에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 26은 실시 형태 3에 있어서의 반도체 장치를 도시하는 단면도이다.
도 27은 변형예 1에 있어서의 반도체 장치를 도시하는 단면도이다.
도 28은 변형예 2에 있어서의 반도체 장치를 도시하는 단면도이다.
도 29는 변형예 2에 있어서의 반도체 장치를 도시하는 단면도이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 본원에서 사용되는 도면에서는, 도면을 보기 쉽게 하기 위해, 단면도라도 해칭이 생략되어 있는 경우가 있고, 평면도라도 해칭이 부여되어 있는 경우도 있다.
또한, 본원에서 설명되는 X 방향, Y 방향 및 Z 방향은, 서로 교차하고, 서로 직교하고 있다. 본원에서는, Z 방향을 어떤 구조체의 상하 방향, 높이 방향 또는 두께 방향으로서 설명하는 경우도 있다. 또한, 본원에서 사용되는 「평면으로 보아」라는 표현은, X 방향 및 Y 방향에 의해 구성되는 면을, Z 방향으로부터 보는 것을 의미한다.
(실시 형태 1)
<메모리 셀 MC의 구성>
이하에 실시 형태 1에 있어서의 반도체 장치 및 이 반도체 장치의 제조 방법을 설명하지만, 먼저, 도 1 및 도 2를 사용하여, 반도체 장치에 포함되는 SRAM 회로의 메모리 셀 MC에 대하여 설명한다.
도 1에 도시된 바와 같이, 메모리 셀 MC는, 한 쌍의 비트선 BL, /(바)BL과, 워드선 WL의 교차부에 배치된다. 이 메모리 셀 MC는, 한 쌍의 로드 트랜지스터 Lo1, Lo2, 한 쌍의 액세스 트랜지스터 Acc1, Acc2 및 한 쌍의 드라이버 트랜지스터 Dr1, Dr2를 갖는다. 로드 트랜지스터 Lo1, Lo2는, p채널형 트랜지스터이며, 액세스 트랜지스터 Acc1, Acc2 및 드라이버 트랜지스터 Dr1, Dr2는, n채널형 트랜지스터이다.
메모리 셀 MC를 구성하는 6개의 트랜지스터 중, 로드 트랜지스터 Lo1 및 드라이버 트랜지스터 Dr1은 CMOS 인버터를 구성하고, 로드 트랜지스터 Lo2 및 드라이버 트랜지스터 Dr2는, 다른 CMOS 인버터를 구성하고 있다. 이들 한 쌍의 CMOS 인버터의 상호의 입출력 단자인 노드 N1, N2는, 교차 결합되어, 1비트의 정보를 기억하는 정보 축적부로서, 플립플롭 회로를 구성하고 있다.
이하에, 상기 6개의 트랜지스터의 접속에 대하여 설명한다.
전원 전압 Vdd와 노드 N1 사이에 로드 트랜지스터 Lo1이 접속되고, 노드 N1과 기준 전압 Vss 사이에 드라이버 트랜지스터 Dr1이 접속되고, 로드 트랜지스터 Lo1 및 드라이버 트랜지스터 Dr1의 각각의 게이트 전극은, 노드 N2에 접속되어 있다. 전원 전압 Vdd와 노드 N2 사이에 로드 트랜지스터 Lo2가 접속되고, 노드 N2와 기준 전압 Vss 사이에 드라이버 트랜지스터 Dr2가 접속되고, 로드 트랜지스터 Lo2 및 드라이버 트랜지스터 Dr2의 각각의 게이트 전극은, 노드 N1에 접속되어 있다.
비트선 BL과 노드 N1 사이에 액세스 트랜지스터 Acc1이 접속되고, 비트선 /BL과 노드 N2 사이에 액세스 트랜지스터 Acc2가 접속되고, 액세스 트랜지스터 Acc1 및 액세스 트랜지스터 Acc2의 각각의 게이트 전극은, 워드선 WL에 접속되어 있다.
후술하는 바와 같이, 상기 6개의 트랜지스터는, 반도체 기판 SUB, 절연층 BOX 및 반도체층 SL을 갖는 SOI 기판에 형성된다. 도 2에 도시된 바와 같이, SOI 기판은, 반도체층 SL 및 절연층 BOX를 관통하는 소자 분리부 STI에 의해, 복수의 활성 영역으로 구획된다. 메모리 셀 MC에는, 복수의 활성 영역 중 활성 영역 AcP1, AcP2, AcN1, AcN2가 마련되어 있다.
활성 영역 AcP1, AcP2, AcN1, AcN2는, 각각 Y 방향으로 연장되고, X 방향에 있어서 서로 이격되어 있다. 또한, 평면으로 보아, 활성 영역 AcN1은, 소자 분리부 STI를 통해 활성 영역 AcN2 및 활성 영역 AcP1에 인접하고, 활성 영역 AcN2는, 소자 분리부 STI를 통해 활성 영역 AcN1 및 활성 영역 AcP2에 인접하고 있다.
로드 트랜지스터 Lo1은 활성 영역 AcN1에 형성되고, 로드 트랜지스터 Lo2는 활성 영역 AcN2에 형성되고, 액세스 트랜지스터 Acc1 및 드라이버 트랜지스터 Dr1은 활성 영역 AcP1에 형성되고, 액세스 트랜지스터 Acc2 및 드라이버 트랜지스터 Dr2는 활성 영역 AcP2에 형성되어 있다.
활성 영역 AcP1, AcP2에 있어서의 반도체 기판 SUB에는 p형 웰 영역 PW가 형성되고, 활성 영역 AcN1, AcN2에 있어서의 반도체 기판 SUB에는 n형 웰 영역 NW가 형성되어 있다.
활성 영역 AcN1, AcN2에 있어서의 n형 웰 영역 NW에는, 백 게이트 전압 Vbg1이 인가되고, 활성 영역 AcP1, AcP2에 있어서의 p형 웰 영역 PW에는, 백 게이트 전압 Vbg1과 다른 백 게이트 전압 Vbg2가 인가된다.
로드 트랜지스터 Lo1의 역치는, 게이트 전극 GE2에 인가되는 전압 및 백 게이트 전압 Vbg1에 의해 제어되고, 로드 트랜지스터 Lo2의 역치는, 게이트 전극 GE1에 인가되는 전압 및 백 게이트 전압 Vbg1에 의해 제어된다. 액세스 트랜지스터 Acc1의 역치는, 게이트 전극 GE3에 인가되는 전압 및 백 게이트 전압 Vbg2에 의해 제어되고, 액세스 트랜지스터 Acc2의 역치는, 게이트 전극 GE4에 인가되는 전압 및 백 게이트 전압 Vbg2에 의해 제어된다. 드라이버 트랜지스터 Dr1의 역치는, 게이트 전극 GE2에 인가되는 전압 및 백 게이트 전압 Vbg2에 의해 제어되고, 드라이버 트랜지스터 Dr2의 역치는, 게이트 전극 GE1에 인가되는 전압 및 백 게이트 전압 Vbg2에 의해 제어된다.
<반도체 장치>
이하에, 실시 형태 1에 있어서의 반도체 장치를, 도 15를 사용하여 설명한다. 먼저, 반도체 장치가 구비하는 각 영역(1A 내지 4A)에 대하여 설명한다.
영역(1A)은, p채널형 트랜지스터가 형성되는 활성 영역 AcN1이며, 도 14에 도시된 A-A선(직선)을 따른 단면도에 대응하고 있다. 영역(2A)은, n채널형 트랜지스터가 형성되는 활성 영역 AcP1이며, 도 14에 도시된 B-B선(직선)을 따른 단면도에 대응하고 있다.
영역(3A)은, 영역(1A) 및 영역(2A)의 트랜지스터보다도 높은 전압으로 구동되는 고내압 트랜지스터가 형성되는 활성 영역이다. 여기에서는, p채널형 고내압 트랜지스터가 형성되는 경우를 예시한다. 영역(4A)은, 불휘발성 메모리 셀이 형성되는 활성 영역이다. 여기에서는, 질화실리콘막을 전하 축적층으로서 갖는 메모리 트랜지스터와, 메모리 트랜지스터에 인접하는 선택 트랜지스터를 구비한 불휘발성 메모리 셀을 예시한다.
또한, 영역(3A) 및 영역(4A)은, 반도체층 SL 및 절연층 BOX가 제거된 벌크 영역이며, 고내압 트랜지스터 및 불휘발성 메모리 셀은, 반도체 기판 SUB에 형성된다.
각 영역(1A 내지 4A)의 상세한 구성에 대해서는, 본 실시 형태 1에 있어서의 반도체 장치의 제조 방법과 아울러, 설명한다.
<반도체 장치의 제조 방법>
다음에, 본 실시 형태 1에 있어서의 반도체 장치의 제조 방법을, 도 3 내지 도 16을 사용하여 설명한다.
먼저, 도 3에 도시된 바와 같이, 지지 기재인 반도체 기판 SUB와, 반도체 기판 SUB 상에 형성된 절연층 BOX와, 절연층 BOX 상에 형성된 반도체층 SL을 갖는 SOI 기판을 준비한다.
반도체 기판 SUB는, 바람직하게는 1Ω㎝ 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하고, 예를 들어 p형 단결정 실리콘을 포함한다. 절연층 BOX는, 예를 들어 산화실리콘을 포함하고, 절연층 BOX의 두께는, 예를 들어 10㎚ 내지 20㎚ 정도이다. 반도체층 SL은, 바람직하게는 1Ω㎝ 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘을 포함하고, 반도체층 SL의 두께는, 예를 들어 10㎚ 내지 20㎚ 정도이다. 또한, 반도체층 SL에는, 이온 주입 등에 의해 불순물이 도입되어 있지 않다.
이와 같은 SOI 기판을 준비하는 공정의 일례를 이하에 설명한다. SOI 기판은, 예를 들어 접합법에 의해 형성된다. 접합법에서는, 예를 들어 실리콘을 포함하는 제1 반도체 기판의 표면을 산화하여 절연층 BOX를 형성한 후, 그 제1 반도체 기판에 실리콘을 포함하는 제2 반도체 기판을 고온 하에서 압착함으로써 접합한다. 그 후, 제2 반도체 기판을 박막화한다. 이 결과, 절연층 BOX 상에 잔존하는 제2 반도체 기판의 박막이 반도체층 SL이 되고, 절연층 BOX 아래의 제1 반도체 기판이 반도체 기판 SUB가 된다.
다음에, 반도체층 SL 및 절연층 BOX를 관통하고, 또한, 반도체 기판 SUB에 도달하는 홈을 형성한다. 다음에, 상기 홈 내에, 예를 들어 산화실리콘막과 같은 절연막을 매립함으로써, 소자 분리부 STI가 형성된다. 소자 분리부 STI는, 각 영역(1A 내지 4A)에 형성되고, 소자 분리부 STI에 의해 복수의 활성 영역이 구획된다. 또한, 영역(1A)은, 도 2에 도시된 A-A선을 따른 단면도에 대응하고 있다. 또한, 영역(2A)은, 도 2에 도시된 B-B선을 따른 단면도에 대응하고 있다. 즉, 도 2에 도시된 A-A선 및 B-B선은, 도 14에 도시된 A-A선 및 B-B선에, 각각 대응하고 있다.
다음에, 포토리소그래피 기술 및 에칭 처리에 의해, 영역(3A) 및 영역(4A)의 반도체층 SL 및 절연층 BOX의 일부를 선택적으로 제거한다. 이에 의해, 영역(3A) 및 영역(4A)은 벌크 영역이 된다.
다음에, 포토리소그래피 기술 및 이온 주입법에 의해, 영역(1A) 및 영역(3A)의 반도체 기판 SUB에 n형 웰 영역 NW를 형성하고, 영역(2A) 및 영역(4A)의 반도체 기판 SUB에 p형 웰 영역 PW를 형성한다.
또한, 영역(1A)의 웰 영역 NW 및 영역(2A)의 웰 영역 PW에, 백 게이트 전압 Vbg1 및 백 게이트 전압 Vbg2를 인가하기 위해, 영역(1A) 및 영역(2A)의 반도체층 SL 및 절연층 BOX의 일부가 제거되고, 그 영역을 급전 영역으로 하고 있지만, 여기에서는 급전 영역의 설명은 생략한다.
다음에, 도 4에 도시된 바와 같이, 각 영역(1A 내지 4A)에 각 게이트 절연막을 형성한다. 먼저, 각 영역(1A 내지 4A)에, 예를 들어 열산화법에 의해, 예를 들어 산화실리콘을 포함하는 게이트 절연막 GI2를 형성한다. 다음에, 포토리소그래피 기술 및 에칭 처리에 의해, 영역(1A) 및 영역(2A)과, 영역(4A)의 일부에 형성되어 있던 게이트 절연막 GI2를 제거한다.
다음에, 각 영역(1A 내지 4A)에, 게이트 절연막 GI3을 형성한다. 게이트 절연막 GI3은, 예를 들어 산화실리콘막, 질화실리콘막 및 산화실리콘막이 순차적으로 적층된 적층막에 의해 구성된다. 또한, 상기 질화실리콘막은, 불휘발성 메모리 셀의 전하 축적층으로서 기능한다. 다음에, 포토리소그래피 기술 및 에칭 처리에 의해, 영역(1A 내지 3A)과, 영역(4A)의 게이트 절연막 GI2 상에 형성되어 있던 게이트 절연막 GI3을 제거한다.
다음에, 영역(1A) 및 영역(2A)에, 예를 들어 열산화법에 의해, 예를 들어 산화실리콘을 포함하는 게이트 절연막 GI1을 형성한다. 게이트 절연막 GI1의 두께는, 게이트 절연막 GI2의 두께, 및, 게이트 절연막 GI3의 두께보다도 얇다.
다음에, 영역(1A) 및 영역(2A)의 게이트 절연막 GI1 상과, 영역(3A) 및 영역(4A)의 게이트 절연막 GI2 상과, 영역(4A)의 게이트 절연막 GI3 상과, 소자 분리부 STI 상에, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 아몰퍼스 실리콘을 포함하는 도전성막 CF1을 형성한다. 다음에, 도전성막 CF1 상에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘을 포함하는 절연막 IF1을 형성한다.
다음에, 도 5에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 처리에 의해, 절연막 IF1 및 도전성막 CF1을 패터닝한다. 도전성막 CF1이 패터닝됨으로써, 각 영역(1A 내지 4A)에, 각각 게이트 패턴 GP가 형성된다. 또한, 각 게이트 패턴 GP 상에는, 절연막 IF1이 패터닝됨으로써, 각각 캡막 CP가 형성된다.
다음에, 포토리소그래피 기술 및 이온 주입법에 의해, 각 영역(1A 내지 4A)에 있어서, 게이트 패턴 GP의 양측(게이트 패턴 GP의 2개의 측면 중 한쪽측과 타방측)에 위치하는 반도체층 SL 또는 반도체 기판 SUB에, 불순물을 주입한다. 이에 의해, 영역(1A)의 반도체층 SL에 p형 익스텐션 영역(불순물 영역) EXP가 형성되고, 영역(2A)의 반도체층 SL에 n형 익스텐션 영역(불순물 영역) EXN이 형성되고, 영역(3A)의 반도체 기판 SUB에 p형 익스텐션 영역(불순물 영역) EXP가 형성되고, 영역(4A)의 반도체 기판 SUB에 n형 익스텐션 영역(불순물 영역) EXN이 형성된다.
다음에, 각 영역(1A 내지 4A)에 있어서, 게이트 패턴 GP 및 캡막 CP를 덮도록, 예를 들어 CVD법에 의해, 예를 들어 질화실리콘을 포함하는 절연막을 형성한다. 다음에, 상기 절연막에 대하여 이방성 에칭 처리를 실시함으로써, 도 5에 도시한 바와 같이, 게이트 패턴 GP의 측면 상에, 상기 절연막을 포함하는 사이드 월 스페이서 SW를 형성한다.
여기서, 만약, 사이드 월 스페이서 SW가 소자 분리부 STI와 마찬가지로 산화실리콘을 포함하면, 이방성 에칭 처리에 의해 소자 분리부 STI도 에칭되어, 소자 분리부 STI의 상면이 크게 후퇴할 우려가 있다. 그러나, 사이드 월 스페이서 SW는, 소자 분리부 STI와 다른 재료를 포함하고, 이방성 에칭 처리에 있어서의 소자 분리부 STI와의 선택비가 높은 재료를 포함하고, 질화실리콘을 포함한다. 따라서, 소자 분리부 STI의 상면의 후퇴를, 가능한 한 억제할 수 있다.
다음에, 도 6에 도시된 바와 같이, 각 영역(1A 내지 4A)에 있어서, 게이트 패턴 GP, 캡막 CP 및 사이드 월 스페이서 SW를 덮도록, 익스텐션 영역 EXP 상 또는 익스텐션 영역 EXN 상에, 예를 들어 CVD법에 의해, 도전성막 CF2를 형성한다. 도전성막 CF2는, 실리콘을 포함하고, 바람직하게는 아몰퍼스 실리콘을 포함한다.
다음에, 도전성막 CF2 상에 예를 들어 도포법에 의해, 예를 들어 유기 절연막과 같은 절연막 IF2를 형성한다. CVD법에 의해 형성된 도전성막 CF2의 상면에는 단차가 발생하고 있지만, 이 단차를 절연막 IF2로 매립함으로써, 평탄성을 향상시킬 수 있다. 이와 같은 평탄화 처리가 이루어져 있으면, 다음 공정의 연마 처리를 행하기 쉬워진다.
다음에, 도 7에 도시된 바와 같이, 예를 들어 CMP법에 의해, 도전성막 CF2에 대하여 연마 처리를 실시한다. 이 연마 처리는, 캡막 CP가 노출될 때까지 행해진다. 연마 처리에 의해, 각 게이트 패턴 GP 사이에, 사이드 월 스페이서 SW를 통해, 도전성막 CF2가 자기 정합적으로 매립된다. 또한, 절연막 IF2는, 이 연마 처리에 의해 제거된다. 또한, 각 영역(1A 내지 4A)에 있어서, 익스텐션 영역 EXP 및 익스텐션 영역 EXN은, 도전성막 CF2에 직접적으로 접속되어 있다.
다음에, 도 8 및 도 9에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 처리에 의해, 도전성막 CF2의 일부를 패터닝함으로써, 남겨진 도전성막 CF2(즉, 도전성막 CF2 중, 패터닝되지 않고 잔존하는 부분)를 포함하는 패드층 PAD를 형성한다. 이때, 포토리소그래피 기술에 의한 에칭 마스크는, 캡막 CP 상에 위치하게 된다. 따라서, 에칭 처리 시에는, 에칭 마스크로부터 노출되어 있는 도전성막 CF2뿐만 아니라, 사이드 월 스페이서 SW도 에칭된다. 그러나, 사이드 월 스페이서 SW가, 완전히 제거되지 않고 남겨져 있어도 특별히 문제는 없다. 또한, 도 9에 도시된 A-A선 및 B-B선은, 도 2에 도시된 A-A선 및 B-B선의 위치에, 각각 대응하고 있다.
다음에, 도 10에 도시된 바와 같이, 각 영역(1A 내지 4A)에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘을 포함하는 절연막 IF3을 형성한다. 다음에, 예를 들어 CMP법에 의해, 절연막 IF3에 대하여 연마 처리를 실시한다. 이 연마 처리는, 패드층 PAD가 노출될 때까지 행해진다. 이 연마 처리에 의해, 도전성막 CF2가 제거된 개소에, 절연막 IF3이 매립된다. 또한, 도전성막 CF2가 제거된 개소는, 소자 분리부 STI 상에 위치하는 개소이다. 따라서, 절연막 IF3은, 소자 분리부 STI 상에 위치하게 된다.
다음에, 도 11에 도시된 바와 같이, 예를 들어 CMP법에 의해, 캡막 CP, 사이드 월 스페이서 SW, 절연막 IF3 및 패드층 PAD에 대하여 연마 처리를 실시한다. 이 연마 처리는, 캡막 CP가 제거되고, 또한, 게이트 패턴 GP가 노출될 때까지 행해진다.
다음에, 도 12에 도시된 바와 같이, 포토리소그래피 기술 및 이온 주입법에 의해, 게이트 패턴 GP 및 패드층 PAD에 불순물을 주입한다. 영역(1A) 및 영역(3A)의 게이트 패턴 GP 및 패드층 PAD에는, p형 불순물이 주입되고, 영역(2A) 및 영역(4A)의 게이트 패턴 GP 및 패드층 PAD에는, n형 불순물이 주입된다.
여기서, 메모리 셀 MC(도 2를 참조)에서는, 게이트 전극 GE1 중, 로드 트랜지스터 Lo2의 부분이 p형이 되고, 드라이버 트랜지스터 Dr2의 부분이 n형이 된다. 또한, 게이트 전극 GE2 중, 로드 트랜지스터 Lo1의 부분이 p형이 되고, 드라이버 트랜지스터 Dr1의 부분이 n형이 된다. 또한, 액세스 트랜지스터 Acc1, Acc2의 게이트 전극 GE3, GE4는 n형이 된다. 또한, 영역(3A)의 게이트 전극 GE5는 p형이 되고, 영역(4A)의 게이트 전극 GE6, GE7은 n형이 된다.
또한, 각 영역(1A 내지 4A)에 있어서, 불순물이 주입된 패드층 PAD가, 익스텐션 EXP 또는 익스텐션 EXN과 함께, 각 트랜지스터의 소스 영역 및 드레인 영역을 구성한다.
또한, 이온 주입 시에 있어서의 채널링을 방지하기 쉽다는 관점에서, 패드층 PAD(도전성막 CF2)의 성막 시에는, 도전성막 CF2가 아몰퍼스 실리콘인 것이 바람직하다.
다음에, 각 영역(1A 내지 4A)에 있어서, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, 게이트 패턴 GP 및 패드층 PAD의 각각의 상면에, 실리사이드층 SI를 형성한다. 먼저, 각 영역(1A 내지 4A)과, 저항 소자 등의 다른 반도체 소자가 형성되는 영역에 있어서, 예를 들어 CVD법에 의해, 산화실리콘막을 형성한다. 다음에, 실리사이드화를 행하지 않는 영역만을 덮도록, 산화실리콘막을 패터닝한다.
다음에, 영역(1A) 내지 영역(4A)을 덮도록, 실리사이드층 SI 형성용의 금속막을 형성한다. 다음에, 반도체 기판 SUB에 열처리를 실시함으로써, 게이트 패턴 GP 및 패드층 PAD에 포함되는 재료와, 금속막을 반응시킨다. 이에 의해, 게이트 패턴 GP 및 패드층 PAD의 각각의 상면 상에, 실리사이드층 SI가 형성된다. 그 후, 미반응의 금속막을 제거한다. 또한, 금속막은, 예를 들어 코발트, 니켈 또는 니켈-백금 합금을 포함하고, 실리사이드층 SI는, 예를 들어 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi) 또는 니켈 백금 실리사이드(NiPtSi)를 포함한다.
이상으로부터, 각 영역(1A 내지 4A)에 있어서, 각 트랜지스터가 형성된다.
도 13은 층간 절연막 IL0, 플러그 PG 및 셰어드 컨택트 플러그 SPG의 형성 공정을 나타내고 있다.
먼저, 영역(1A) 내지 영역(4A)에 있어서, 각 트랜지스터를 덮도록, 실리사이드 SI 상 및 절연막 IF3 상에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘을 포함하는 층간 절연막 IL0을 형성한다.
다음에, 포토리소그래피 기술 및 드라이 에칭 처리 등에 의해, 층간 절연막 IL0 내에 복수의 콘택트 홀을 형성하고, 각 콘택트 홀 내에, 배리어 금속막, 및, 배리어 금속막 상에 형성된 금속막을 포함하는 적층막을 매립함으로써, 층간 절연막 IL0 내에 복수의 플러그 PG를 형성한다. 또한, 배리어 금속막은, 예를 들어 CVD법에 의해 형성할 수 있고, 예를 들어 질화티타늄 또는 질화텅스텐을 포함한다. 금속막은, 예를 들어 CVD법에 의해 형성할 수 있고, 예를 들어 텅스텐을 포함한다. 또한, 복수의 플러그 PG는, 다른 플러그 PG보다도 큰 평면 사이즈를 갖는 셰어드 컨택트 플러그 SPG도 포함한다.
예를 들어, 도 2 및 도 9에 도시된 바와 같이, 활성 영역 AcN2의 게이트 패턴 GP(게이트 전극 GE1)는, 활성 영역 AcN2의 사이드 월 스페이서 SW를 통해 활성 영역 AcN1의 패드층 PAD에 인접하도록, 소자 분리부 STI 상으로 연장되어 있다.
도 14에 도시된 바와 같이, 셰어드 컨택트 플러그 SPG는, 활성 영역 AcN2의 게이트 패턴 GP(게이트 전극 GE1) 및 활성 영역 AcN1의 패드층 PAD의 양쪽에 접속된다.
다음에, 복수의 플러그 PG가 매립된 층간 절연막 IL0 상에, 층간 절연막 IL1을 형성한다. 그 후, 층간 절연막 IL1에 배선용의 홈을 형성한 후, 배선용의 홈 내에 예를 들어 구리를 주성분으로 하는 도전성막을 매립함으로써, 층간 절연막 IL1 내에 복수의 플러그 PG와 접속하는 복수의 배선 M1을 형성한다. 이 배선 M1의 구조는, 소위 다마신(Damascene) 배선 구조라 불린다.
다음에, 도 15에 도시된 바와 같이, 복수의 배선 M1이 매립된 층간 절연막 IL1 상에 층간 절연막 IL2를 형성한다. 그 후, 층간 절연막 IL2에, 구멍 및 배선용의 홈을 형성한 후, 구멍 내 및 홈 내에 예를 들어 구리를 주성분으로 하는 도전성막을 매립함으로써, 층간 절연막 IL2 내에 복수의 배선 M1과 접속하는 복수의 배선 M2를 형성한다. 이 배선 M1의 구조는, 듀얼 다마신(Dual Damascene) 배선 구조라 불린다. 그 후, 3층째 이후의 배선을 형성하지만, 여기에서는 도시 및 그 설명은 생략한다.
이상과 같이 하여, 실시 형태 1에 있어서의 반도체 장치가 제조된다.
상술한 과제에서 나타낸 바와 같이, SOI 기판을 사용한 반도체 장치에서는, 콘택트 홀의 위치가 어긋나면, 콘택트 홀이 소자 분리부 STI를 관통하고, 콘택트 홀 내에 형성되는 플러그를 통해, 반도체층 SL에 형성되는 소스 영역 및 드레인 영역과, 반도체 기판 SUB에 형성되는 웰 영역이 단락된다는 불량이 발생하는 경우가 있다.
실시 형태 1에서는, 반도체층 SL 상에 패드층 PAD가 형성되어 있으므로, 그와 같은 불량이 발생하기 어렵다. 즉, 설령, 플러그 PG의 위치가 패드층 PAD로부터 어긋났다고 해도, 패드층 PAD가 없는 개소에는 절연막 IF3이 형성되어 있으므로, 콘택트 홀(플러그 PG)이 소자 분리부 STI까지 도달하기 어렵다.
또한, 반도체층 SL 상에 에피택셜층을 형성하는 경우, 에피택셜층의 성장을 안정적으로 행하는 것이 어려워, 에피택셜층의 형상이 불안정해지기 쉽다. 실시 형태 1에서는, 패드층 PAD의 형성은 CVD법에 의해 행할 수 있고, 패터닝에 의해 형상의 안정화를 도모할 수 있다. 또한, 각 게이트 패턴 GP 사이에, 사이드 월 스페이서 SW를 통해, 도전성막 CF2가 자기 정합적으로 매립되므로, 패드층 PAD의 형성이 용이하다.
이와 같이, 실시 형태 1에 의하면, 패드층 PAD의 적용에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 메모리 셀 MC 내에서는, 셰어드 컨택트 플러그 SPG와 같이, 게이트 패턴 GP 및 패드층 PAD의 양쪽에 접속되는 플러그 PG도 존재한다. 그러나, 게이트 패턴 GP의 높이와 패드층 PAD의 높이가 동일하므로, 게이트 패턴 GP와 불순물 영역(소스 영역, 드레인 영역) 사이에, 단차가 거의 발생하고 있지 않다. 따라서, 셰어드 컨택트 플러그 SPG의 형성이 용이하고, 게이트 패턴 GP 및 패드층 PAD(소스 영역, 드레인 영역)의 접속이 용이해진다. 따라서, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한, 도 14에 도시된 바와 같이, 메모리 셀 MC에 형성되어 있는 복수의 패드층 PAD 중, 패드층 PAD1은 도 1의 노드 N1에 대응하고, 패드층 PAD2는 도 1의 노드 N2에 대응하고, 패드층 PAD3은 도 1의 기준 전압 Vss에 대응하고 있다. 즉, 활성 영역 AcP2의 익스텐션 영역 EXN과, 활성 영역 AcN2의 익스텐션 영역 EXP는, 동일한 패드층 PAD1에 의해 접속되고, 활성 영역 AcP1의 익스텐션 영역 EXN과, 활성 영역 AcN1의 익스텐션 영역 EXP는, 동일한 패드층 PAD2에 의해 접속되어 있다. 그리고, 패드층 PAD3은, 4개의 메모리 셀 MC에서 공통적으로 사용된다.
종래이면, 이들 패드층 PAD1 내지 PAD3에 대응하는 구조로서, 배선 M1 등이 사용된다. 실시 형태 1에서는, 패드층 PAD1 내지 PAD3을 로컬 배선으로서 이용할 수 있으므로, 메모리 셀 MC를 결선하기 위해, 1층분의 배선을 생략할 수 있다. 따라서, 생략한 만큼의 배선을 다른 회로의 결선에 이용할 수 있으므로, 배선 설계의 자유도를 높일 수 있다.
도 16은 실시 형태 1에 있어서의 반도체 장치의 구조적인 특징을 나타내고 있고, 도 2의 C-C선(직선)을 따른 단면도이다. 도 16에 도시된 바와 같이, 게이트 전극 GE1(게이트 패턴 GP)의 하면의 위치는, 패드층 PAD의 하면의 위치, 및, 절연막 IF3의 하면의 위치보다도 높다. 또한, 도 16에 도시된 바와 같이, 패드층 PAD의 하면의 위치는, 절연막 IF3의 하면의 위치보다도 높다. 바꿔 말하면, 게이트 전극 GE1의 하면의 위치로부터 패드층 PAD의 하면의 위치까지의 거리 L1은, 게이트 전극 GE1의 하면의 위치로부터 절연막 IF3의 하면의 위치까지의 거리 L2보다도 작다.
이와 같은 차가 발생하는 주된 요인으로서는, 도 5의 사이드 월 스페이서 SW의 형성 시에 있어서의 에칭 처리와, 도 8의 도전성막 CF2의 패터닝 시에 있어서의 에칭 처리를 들 수 있다. 절연막 IF3의 하면에 대응하는 소자 분리부 STI의 상면은, 도 5의 에칭 처리뿐만 아니라, 도 8의 에칭 처리에 의해서도 후퇴한다.
또한, 게이트 전극 GE1과 절연막 IF3 사이의 사이드 월 스페이서 SW는, 게이트 전극 GE1과 패드층 PAD 사이의 사이드 월 스페이서 SW와 비교하여, 도 8의 에칭 처리에 의해 없어지거나 가늘게 되어 있다.
(실시 형태 2)
이하에, 실시 형태 2에 있어서의 반도체 장치의 제조 방법을, 도 17 내지 도 25를 사용하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 1과의 상위점을 주로 설명한다.
실시 형태 1에서는, 실리콘을 포함하는 게이트 패턴 GP에 불순물을 주입함으로써, 게이트 전극 GE1 내지 GE5가 형성되어 있었다. 실시 형태 2에서는, 실리콘을 포함하는 게이트 패턴 GP를 금속막으로 치환함으로써, 게이트 전극 GE1 내지 GE5가 형성된다.
실시 형태 2에서는, 도 3 내지 도 10까지의 제조 공정은, 실시 형태 1과 동일하다. 도 17은 도 10에 계속되는 제조 공정을 나타내고 있다.
먼저, 도 17에 도시된 바와 같이, 산화실리콘막이 에칭되기 어려운 조건 하에서 드라이 에칭 처리를 행하여, 패드층 PAD의 상면이 게이트 패턴 GP의 상면보다도 낮아지도록, 패드층 PAD의 상면을 선택적으로 후퇴시킨다. 이때, 사이드 월 스페이서 SW도 패드층 PAD와 함께 에칭된다.
다음에, 포토리소그래피 기술 및 이온 주입법에 의해, 게이트 패턴 GP 및 패드층 PAD에 불순물을 주입한다. 영역(1A) 및 영역(3A)의 게이트 패턴 GP 및 패드층 PAD에는, p형 불순물이 주입되고, 영역(2A) 및 영역(4A)의 게이트 패턴 GP 및 패드층 PAD에는, n형 불순물이 주입된다. 이에 의해, 영역(4A)의 게이트 패턴이, n형 게이트 전극 GE6, GE7이 된다.
다음에, 도 18에 도시된 바와 같이, 게이트 패턴 GP, 캡막 CP 및 사이드 월 스페이서 SW를 덮도록, 패드층 PAD 상에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘을 포함하는 절연막 IF4를 형성한다.
다음에, 절연막 IF4 및 캡막 CP에 대하여 이방성 에칭 처리를 실시함으로써, 캡막 CP를 제거하고, 게이트 패턴 GP의 측면 상에, 사이드 월 스페이서로서 절연막 IF4를 남긴다.
다음에, 사이드 월 스페이서 형상의 절연막 IF4로부터 노출되어 있는 게이트 패턴 GP의 상면 및 패드층 PAD의 상면에, 상술한 도 12와 마찬가지의 방법에 의해, 각각 실리사이드층 SI를 형성한다.
다음에, 도 19에 도시된 바와 같이, 게이트 패턴 GP의 상면 및 패드층 PAD의 상면에 형성된 실리사이드층 SI 상에, 예를 들어 CVD법에 의해, 예를 들어 산화실리콘을 포함하는 절연막 IF5를 형성한다.
다음에, 도 20에 도시된 바와 같이, 절연막 IF5에 대하여 연마 처리를 실시한다. 이 연마 처리는, 패드층 PAD의 상면에 형성되어 있는 실리사이드층 SI가 절연막 IF5에 의해 덮이고, 또한, 게이트 패턴 GP의 상면에 형성되어 있던 실리사이드층 SI가 제거되도록 행해진다. 또한, 게이트 패턴 GP의 일부도 연마되어, 게이트 패턴 GP의 높이가 낮아진다.
다음에, 도 21에 도시된 바와 같이, 영역(1A) 및 영역(4A)을 덮고, 또한, 영역(2A) 및 영역(3A)을 개구하는 패턴을 갖는 레지스트 패턴 RP를 형성한다. 다음에, 레지스트 패턴 RP를 마스크로 하여, 산화실리콘막이 에칭되기 어려운 조건 하에서 에칭 처리를 실시함으로써, 영역(2A) 및 영역(3A)의 게이트 패턴 GP를 제거한다. 그 후, 애싱 처리 등에 의해, 레지스트 패턴 RP를 제거한다.
다음에, 도 22에 도시된 바와 같이, 게이트 패턴 GP가 제거된 개소를 매립하도록, 예를 들어 스퍼터링법 또는 CVD법에 의해, 금속막을 퇴적한다. 다음에, CMP법에 의해, 매립된 금속막 이외의 금속막을 제거한다. 이에 의해, 영역(2A) 및 영역(3A)에 있어서, 게이트 패턴 GP가, 금속막을 포함하는 게이트 전극 GE3 내지 GE5로 치환된다.
다음에, 도 23에 도시된 바와 같이, 영역(1A)에 대해서도 마찬가지의 공정을 행한다. 즉, 영역(2A 내지 4A)을 덮고, 또한, 영역(1A)을 개구하는 패턴을 갖는 레지스트 패턴을 마스크로 하여, 영역(1A)의 게이트 패턴 GP를 제거한다. 그 후, 게이트 패턴 GP가 제거된 개소에 금속막을 매립함으로써, 금속막을 포함하는 게이트 전극 GE1, GE2가 형성된다.
이와 같이 하여, 영역(1A 내지 3A)에 있어서, 게이트 패턴 GP를 제거하고, 게이트 패턴 GP가 제거된 개소에 금속막을 매립함으로써, 금속막을 포함하는 게이트 전극 GE1 내지 GE5가 형성된다.
또한, 이와 같은 금속막은, 예를 들어 질화탄탈막, 티타늄알루미늄막, 질화티타늄막, 텅스텐막, 혹은, 알루미늄막을 포함하는 단층의 금속막, 또는, 이들 막을 적절히 적층시킨 적층막을 포함한다. 또한, p형 트랜지스터 또는 n형 트랜지스터에 사용되는 금속막은, 각 트랜지스터의 특성을 고려하여, 적절히 적절한 재료를 선택할 수 있다.
또한, 여기서는 도시하지 않지만, 금속막을 퇴적하기 전에 고유전율막을 형성하고, 이 고유전율막을 각 트랜지스터의 게이트 절연막의 일부로 할 수도 있다. 고유전율막은, 산화실리콘막보다도 높은 유전율을 갖는 절연막이며, 예를 들어 산화하프늄(HfO) 또는 하프늄실리케이트(HfSiO)이다.
다음에, 도 24에 도시된 바와 같이, 영역(4A)의 게이트 전극 GE6, GE7의 각각의 상면에, 상술한 도 12와 마찬가지의 방법에 의해, 선택적으로 실리사이드층 SI를 형성한다.
다음에, 도 25에 도시된 바와 같이, 층간 절연막 IL0, 플러그 PG 및 셰어드 컨택트 플러그 SPG를 형성한다. 메모리 셀 MC 내에 있어서의 플러그 PG 및 셰어드 컨택트 플러그 SPG의 배치는, 도 14와 마찬가지이다. 또한, 이후의 제조 공정은, 실시 형태 1의 도 16과 마찬가지이다.
이와 같이, 실리콘을 포함하는 게이트 패턴 GP를 금속막으로 치환함으로써, 게이트 전극 GE1 내지 GE5를 형성한 경우에도, 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
(실시 형태 3)
이하에, 실시 형태 3에 있어서의 반도체 장치의 제조 방법을, 도 26을 사용하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 2와의 상위점을 주로 설명한다.
실시 형태 2에서는, SRAM 회로의 메모리 셀 MC가, SOI 기판에 형성되어 있었다. 실시 형태 3에서는, 메모리 셀 MC는, 벌크 영역(반도체층 SL 및 절연층 BOX가 제거된 반도체 기판 SUB)에 형성된다. 도 26은 도 2에 도시된 A-A선 및 B-B선을 따른 단면도이다.
실시 형태 3에 있어서의 반도체 장치의 제조 방법은, 도 3의 영역(3A) 및 영역(4A)과 같이, 영역(1A) 및 영역(2A)의 반도체층 SL 및 절연층 BOX를 제거함으로써 벌크 영역을 형성하는 점을 제외하고, 실시 형태 2와 마찬가지이다.
또한, 도 26에서는, 실시 형태 2와 마찬가지로, 게이트 전극 GE1 내지 GE5에 금속막을 적용한 경우가 예시되어 있지만, 게이트 전극 GE1 내지 GE5는, 실시 형태 1과 마찬가지로, 실리콘을 포함하는 게이트 패턴 GP에 불순물을 주입한 것이어도 된다.
(변형예 1)
이하에, 실시 형태 3의 변형예 1에 있어서의 반도체 장치의 제조 방법을, 도 27을 사용하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 3과의 상위점을 주로 설명한다.
실시 형태 3에서는, 패드층 PAD는, 불순물이 주입된 실리콘을 포함하고, 소스 영역 또는 드레인 영역의 일부를 구성하고 있었다. 그리고, 패드층 PAD의 상면에 실리사이드층 SI가 형성되어 있었다.
변형예 1에서는, 도 27에 도시된 바와 같이, 패드층 PAD 대신에 금속 패드층 MPAD가 형성되어 있다. 그리고, 반도체 기판 SUB에, 익스텐션 영역 EXP, EXN보다도 높은 불순물 농도를 갖는 확산 영역(불순물 영역) PD, ND가 형성되고, 확산 영역 PD, ND가, 익스텐션 영역 EXP, EXN과 함께, 소스 영역 또는 드레인 영역의 일부를 구성하고 있다. 그리고, 확산 영역 PD, ND의 각각의 상면에, 실리사이드층 SI가 형성되어 있다.
확산 영역 PD, ND를 형성하는 공정은, 도 5의 사이드 월 스페이서 SW를 형성하는 공정과, 도 6의 도전성막 CF2를 형성하는 공정 사이에 행해진다. 즉, 포토리소그래피 기술 및 이온 주입법에 의해, 사이드 월 스페이서 SW를 통해 게이트 패턴 GP의 양측에 위치하는 반도체 기판 SUB에, 불순물을 주입한다.
이에 의해, 영역(1A)의 반도체 기판 SUB에 p형 확산 영역 PD가 형성되고, 영역(2A)의 반도체 기판 SUB에 n형 확산 영역 ND가 형성된다. 또한, 도시는 하지 않지만, 영역(3A)의 반도체 기판 SUB에 p형 확산 영역 PD가 형성되고, 영역(4A)의 반도체 기판 SUB에 n형 확산 영역 ND가 형성된다.
그 후, 확산 영역 PD, ND의 각각의 상면에, 상술한 도 12와 마찬가지의 방법에 의해, 선택적으로 실리사이드층 SI를 형성한다.
다음에, 도 6과 같이 도전성막 CF2를 형성하고, 도 7과 같이 도전성막 CF2를 연마하고, 도 8과 같이 도전성막 CF2를 패터닝함으로써, 금속 패드층 MPAD가 형성된다.
변형예 1에서는, 금속 패드층 MPAD의 기초가 되는 도전성막 CF2로서, 배리어 금속막, 및, 배리어 금속막 상에 형성된 금속막을 포함하는 적층막이 적용된다. 배리어 금속막은, 예를 들어 CVD법에 의해 형성할 수 있고, 예를 들어 질화티타늄 또는 질화텅스텐을 포함한다. 금속막은, 예를 들어 CVD법에 의해 형성할 수 있고, 예를 들어 텅스텐을 포함한다.
이와 같이, 메모리 셀 MC를 벌크 영역에 형성하는 경우에는, SOI 기판의 반도체층 SL이 얇은 것에 기인하여, 실리사이드화를 행하는 것이 곤란해지는 문제가 없으므로, 실리사이드층 SI를 형성한 후, 금속 패드층 MPAD를 형성할 수 있다. 그리고, 금속 패드층 MPAD를 실시 형태 3의 패드층 PAD와 마찬가지로 기능시킬 수 있다.
(변형예 2)
이하에, 실시 형태 3의 변형예 2에 있어서의 반도체 장치의 제조 방법을, 도 28 및 도 29를 사용하여 설명한다. 또한, 이하의 설명에서는, 실시 형태 3과의 상위점을 주로 설명한다. 도 28 및 도 29는, 각각 도 2에 도시된 D-D선(직선) 및 E-E선(직선)을 따른 단면도이다.
실시 형태 3에서는, 각 트랜지스터는 플래너형 트랜지스터였지만, 실시 형태 4에서는, 각 트랜지스터는 핀형 트랜지스터이다.
도 28 및 도 29에 도시된 바와 같이, 반도체 기판 SUB에는, 반도체 기판의 상면으로부터 돌출된 핀(돌출부) FA가 형성되어 있다. 도면 중의 활성 영역 AcP1, AcN1을 포함하는 각 활성 영역은, 핀 FA로서 구성된다. 이와 같은 핀 FA는, 반도체 기판 SUB를 일부에 대하여 에칭 처리를 실시함으로써 형성할 수 있다.
도 28 및 도 29에 도시된 바와 같이, 평면으로 보아 활성 영역 AcP1, AcN1의 연장 방향과 직교하는 방향(X 방향)에 있어서, 각 게이트 패턴 GP(각 게이트 전극) 및 각 패드층 PAD는, 핀 FA의 상면 및 측면을 덮도록, 반도체 기판 SUB의 상면에 형성되어 있다. 또한, 도 8에서 설명한 바와 같이, 게이트 전극 GE1과 절연막 IF3 사이의 사이드 월 스페이서 SW는, 도전성막 CF2의 패터닝 시에 제거되어 있어도 되지만, 남겨져 있어도 된다.
또한, 활성 영역 AcP1, AcN1의 연장 방향(Y 방향)에 있어서의 단면도는, 소자 분리부 STI의 깊이 등, 약간 다른 점이 있지만, 도 26에 도시된 단면도와 거의 동일하다.
이와 같이, 각 게이트 패턴 GP(각 게이트 전극)가 핀 FA의 상면 및 측면을 덮고 있음으로써, 각 트랜지스터의 실효 채널 폭이 증가되므로, 각 트랜지스터의 전류량을 증가시킬 수 있다.
또한, 각 패드층 PAD가 핀 FA의 상면 및 측면을 덮고 있음으로써, 익스텐션 영역 EXP, EXN과, 패드층 PAD와의 접촉 면적이 증가되므로, 확산 저항의 저감을 도모할 수 있다.
이상, 본 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능이다.
1A 내지 4A: 영역
Acc1, Acc2: 액세스 트랜지스터
AcN1, AcN2: 활성 영역
AcP1, AcP2: 활성 영역
BL, /BL: 비트선
BOX: 절연층
CF1, CF2: 도전성막
CP: 캡막
Dr1, Dr2: 드라이버 트랜지스터
EXN: 익스텐션 영역
EXP: 익스텐션 영역
FA: 핀(돌출부)
GE1 내지 GE7: 게이트 전극
GP: 게이트 패턴
GI1 내지 GI3: 게이트 절연막
IF1 내지 IF5: 절연막
IL0 내지 IL2: 층간 절연막
Lo1, Lo2: 로드 트랜지스터
M1, M2: 배선
MC: 메모리 셀
MPAD: 금속 패드층
N1, N2: 노드
ND: 확산 영역
NW: 웰 영역
PAD: 패드층
PD: 확산 영역
PG: 플러그
RP: 레지스트 패턴
SI: 실리사이드층
SL: 반도체층
SPG: 셰어드 컨택트 플러그
STI: 소자 분리부
SUB: 반도체 기판
SW: 사이드 월 스페이서
Vbg1, Vbg2: 백 게이트 전압
Vdd: 전원 전압
Vss: 기준 전압
WL: 워드선

Claims (18)

  1. (a) 반도체 기판, 상기 반도체 기판 상에 형성된 절연층, 및, 상기 절연층 상에 형성된 반도체층을 갖는 SOI 기판을 준비하는 공정과,
    (b) 상기 (a) 공정 후, 상기 반도체층 상에, 제1 도전성막을 형성하는 공정과,
    (c) 상기 (b) 공정 후, 상기 제1 도전성막 상에, 제1 절연막을 형성하는 공정과,
    (d) 상기 (c) 공정 후, 상기 제1 도전성막 및 상기 제1 절연막을 패터닝함으로써, 게이트 패턴 및 캡막을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 게이트 패턴의 양측에 위치하는 상기 반도체층에 불순물을 주입함으로써, 제1 불순물 영역을 형성하는 공정과,
    (f) 상기 (e) 공정 후, 상기 게이트 패턴의 측면 상에, 제2 절연막을 포함하는 제1 사이드 월 스페이서를 형성하는 공정과,
    (g) 상기 (f) 공정 후, 상기 게이트 패턴, 상기 캡막 및 상기 제1 사이드 월 스페이서를 덮도록, 상기 제1 불순물 영역 상에, 제2 도전성막을 형성하는 공정과,
    (h) 상기 (g) 공정 후, 상기 캡막이 노출될 때까지, 상기 제2 도전성막에 대하여 연마 처리를 실시하는 공정과,
    (i) 상기 (h) 공정 후, 상기 제2 도전성막의 일부를 패터닝함으로써, 남겨진 상기 제2 도전성막을 포함하는 패드층을 형성하는 공정과,
    (j) 상기 (i) 공정 후, 상기 제2 도전성막이 제거된 개소에 대하여, 제3 절연막을 매립하는 공정을 구비하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    (k) 상기 (j) 공정 후, 상기 캡막이 제거되고, 또한, 상기 게이트 패턴이 노출될 때까지, 상기 캡막, 상기 제1 사이드 월 스페이서, 상기 제3 절연막 및 상기 패드층에 대하여 연마 처리를 실시하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    (l) 상기 (k) 공정 후, 상기 게이트 패턴 및 상기 패드층에, 불순물을 주입하는 공정과,
    (m) 상기 (l) 공정 후, 상기 게이트 패턴 및 상기 패드층의 각각의 상면에, 실리사이드층을 형성하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    (n) 상기 (a) 공정과 상기 (b) 공정 사이에, 상기 반도체층 및 상기 절연층을 관통하고, 또한, 상기 반도체 기판에 도달하는 홈을 형성하고, 상기 홈 내에 제4 절연막을 매립함으로써, 소자 분리부를 형성하는 공정을 더 구비하고,
    상기 소자 분리부에 의해, 상기 반도체층, 상기 절연층 및 상기 반도체 기판은, 복수의 활성 영역으로 구획되고,
    상기 복수의 활성 영역은, 제1 활성 영역, 및, 평면으로 보아 상기 소자 분리부를 통해 상기 제1 활성 영역에 인접하는 제2 활성 영역을 포함하고,
    상기 제1 활성 영역의 상기 반도체층에 형성된 상기 제1 불순물 영역과, 상기 제2 활성 영역의 상기 반도체층에 형성된 상기 제1 불순물 영역은, 동일한 상기 패드층에 의해 접속되어 있는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제3 절연막은, 상기 소자 분리부 상에 위치하고 있는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    (o) 상기 (k) 공정 후, 상기 게이트 패턴 상 및 상기 패드층 상에, 복수의 플러그를 형성하는 공정을 더 구비하고,
    상기 복수의 활성 영역은, 평면으로 보아 상기 소자 분리부를 통해 상기 제1 활성 영역에 인접하는 제3 활성 영역을 포함하고,
    상기 제3 활성 영역의 상기 게이트 패턴은, 상기 제3 활성 영역의 상기 제1 사이드 월 스페이서를 통해 상기 제1 활성 영역의 상기 패드층에 인접하도록, 상기 소자 분리부 상으로 연장되고,
    상기 복수의 플러그는, 상기 제3 활성 영역의 상기 게이트 패턴 및 상기 제1 활성 영역의 상기 패드층의 양쪽에 접속되는 셰어드 컨택트 플러그를 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (g) 공정은, 상기 제2 도전성막 상에, 도포법에 의해 제5 절연막을 형성하는 공정을 더 포함하고,
    상기 제5 절연막은, 상기 (h) 공정의 상기 연마 처리에 의해 제거되는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 도전성막은, 실리콘을 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 절연막 및 상기 제3 절연막은, 산화실리콘을 포함하고,
    상기 제2 절연막은, 질화실리콘을 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    (p) 상기 (j) 공정 후, 상기 패드층의 상면이 상기 게이트 패턴의 상면보다도 낮아지도록, 상기 패드층의 상면을 후퇴시키는 공정과,
    (q) 상기 (p) 공정 후, 상기 게이트 패턴, 상기 캡막 및 상기 제1 사이드 월 스페이서를 덮도록, 상기 패드층 상에 제6 절연막을 형성하는 공정과,
    (r) 상기 (q) 공정 후, 상기 제6 절연막 및 상기 캡막에 대하여 이방성 에칭 처리를 실시함으로써, 상기 캡막을 제거하고, 상기 게이트 패턴의 측면 상에, 상기 제6 절연막을 포함하는 제2 사이드 월 스페이서를 형성하는 공정과,
    (s) 상기 (r) 공정 후, 상기 제2 사이드 월 스페이서로부터 노출되어 있는 상기 게이트 패턴의 상면 및 상기 패드층의 상면에, 각각 제1 실리사이드층 및 제2 실리사이드층을 형성하는 공정과,
    (t) 상기 (s) 공정 후, 상기 제1 실리사이드층 상 및 상기 제2 실리사이드층 상에, 제7 절연막을 형성하는 공정과,
    (u) 상기 (t) 공정 후, 상기 패드층의 상면에 형성되어 있는 상기 제2 실리사이드층이 상기 제7 절연막에 의해 덮이고, 또한, 상기 게이트 패턴의 상면에 형성되어 있던 상기 제1 실리사이드층이 제거되도록, 상기 제7 절연막에 대하여 연마 처리를 실시하는 공정과,
    (v) 상기 (u) 공정 후, 상기 게이트 패턴을 제거하고, 상기 게이트 패턴이 제거된 개소에, 금속막을 매립하는 공정과,
    (w) 상기 (v) 공정 후, 상기 제2 실리사이드층이 노출될 때까지, 상기 제7 절연막에 대하여 연마 처리를 실시하는 공정을 더 구비하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    (n) 상기 (a) 공정과 상기 (b) 공정 사이에, 상기 반도체층 및 상기 절연층을 관통하고, 또한, 상기 반도체 기판에 도달하는 홈을 형성하고, 상기 홈 내에 제4 절연막을 매립함으로써, 소자 분리부를 형성하는 공정을 더 구비하고,
    상기 제3 절연막은, 상기 소자 분리부 상에 위치하고 있고,
    상기 소자 분리부에 의해, 상기 반도체층, 상기 절연층 및 상기 반도체 기판은, 복수의 활성 영역으로 구획되고,
    상기 복수의 활성 영역은, 제1 활성 영역, 및, 평면으로 보아 상기 소자 분리부를 통해 상기 제1 활성 영역에 인접하는 제2 활성 영역을 포함하고,
    상기 제1 활성 영역의 상기 반도체층에 형성된 상기 제1 불순물 영역과, 상기 제2 활성 영역의 상기 반도체층에 형성된 상기 제1 불순물 영역은, 동일한 상기 패드층에 의해 접속되어 있는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    (x) 상기 (w) 공정 후, 상기 금속막 상 및 상기 제2 실리사이드층 상에, 복수의 플러그를 형성하는 공정을 더 구비하고,
    상기 복수의 활성 영역은, 평면으로 보아 상기 소자 분리부를 통해 상기 제1 활성 영역에 인접하는 제3 활성 영역을 포함하고,
    상기 제3 활성 영역의 상기 금속막은, 상기 제3 활성 영역의 상기 제1 사이드 월 스페이서를 통해 상기 제1 활성 영역의 상기 패드층에 인접하도록, 상기 소자 분리부 상으로 연장되고,
    상기 복수의 플러그는, 상기 제3 활성 영역의 상기 금속막 및 상기 제1 활성 영역의 상기 제2 실리사이드층의 양쪽에 접속되는 셰어드 컨택트 플러그를 포함하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    (y) 상기 (a) 공정과 상기 (b) 공정 사이에, 상기 SOI 기판의 상기 반도체층 및 상기 절연층의 일부를 제거함으로써, 벌크 영역을 형성하는 공정을 더 구비하고,
    상기 벌크 영역의 상기 반도체 기판 상에 있어서도, 상기 (b) 공정 내지 상기 (j) 공정 및 상기 (p) 공정 내지 상기 (w) 공정이 행해지고,
    상기 (v) 공정에서는, 상기 벌크 영역의 상기 게이트 패턴은 남겨지고,
    상기 (w) 공정 후, 상기 벌크 영역의 상기 게이트 패턴의 상면에, 제3 실리사이드층을 형성하는 공정이 행해지는 반도체 장치의 제조 방법.
  14. (a) 반도체 기판 상에, 제1 도전성막을 형성하는 공정과,
    (b) 상기 (a) 공정 후, 상기 제1 도전성막 상에, 제1 절연막을 형성하는 공정,
    (c) 상기 (b) 공정 후, 상기 제1 도전성막 및 상기 제1 절연막을 패터닝함으로써, 게이트 패턴 및 캡막을 형성하는 공정과,
    (d) 상기 (c) 공정 후, 상기 게이트 패턴의 양측에 위치하는 상기 반도체 기판에 불순물을 주입함으로써, 제1 불순물 영역을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 게이트 패턴의 측면 상에, 제2 절연막을 포함하는 제1 사이드 월 스페이서를 형성하는 공정과,
    (f) 상기 (e) 공정 후, 상기 게이트 패턴, 상기 캡막 및 상기 제1 사이드 월 스페이서를 덮도록, 상기 제1 불순물 영역 상에, 제2 도전성막을 형성하는 공정과,
    (g) 상기 (f) 공정 후, 상기 캡막이 노출될 때까지, 상기 제2 도전성막에 대하여 연마 처리를 실시하는 공정과,
    (h) 상기 (g) 공정 후, 상기 제2 도전성막의 일부를 패터닝함으로써, 패드층을 형성하는 공정과,
    (i) 상기 (h) 공정 후, 상기 제2 도전성막이 패터닝된 개소에 대하여, 제3 절연막을 매립하는 공정을 구비하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    (j) 상기 (i) 공정 후, 상기 패드층의 상면에, 실리사이드층을 형성하는 공정을 더 구비하고,
    상기 제1 도전성막 및 상기 제2 도전성막은, 각각 실리콘을 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    (k) 상기 (e) 공정과 상기 (f) 공정 사이에, 상기 제1 사이드 월 스페이서를 통해 상기 게이트 패턴의 양측에 위치하는 상기 반도체 기판에 불순물을 주입함으로써, 상기 제1 불순물 영역보다도 높은 불순물 농도를 갖는 제2 불순물 영역을 형성하는 공정과,
    (l) 상기 (k) 공정과 상기 (f) 공정 사이에, 상기 제2 불순물 영역 상에 실리사이드층을 형성하는 공정을 더 구비하고,
    상기 (f) 공정에 있어서, 상기 제2 도전성막은, 상기 실리사이드층 상에 형성되고,
    상기 제2 도전성막은, 배리어 금속막, 및, 상기 배리어 금속막 상에 형성된 금속막을 포함하는 적층막을 포함하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    (m) 상기 (a) 공정 전, 상기 반도체 기판의 일부에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판의 상면으로부터 돌출된 돌출부를 형성하는 공정을 더 구비하고,
    상기 게이트 패턴 및 상기 패드층은, 상기 돌출부의 상면 및 측면을 덮도록, 상기 반도체 기판의 상면에 형성되어 있는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    (n) 상기 (a) 공정 전에, 상기 반도체 기판에 홈을 형성하고, 상기 홈 내에 제4 절연막을 매립함으로써, 소자 분리부를 형성하는 공정을 더 구비하고,
    상기 제3 절연막은, 상기 소자 분리부 상에 위치하고 있는 반도체 장치의 제조 방법.
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