CN114141624A - 制造半导体器件的方法 - Google Patents

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layer
film
forming
insulating film
gate pattern
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前田一史
三原龙善
新川田裕树
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

本公开涉及制造半导体器件的方法。在半导体层上形成栅极图案并且在半导体层上形成导电膜以覆盖栅极图案。通过对导电膜执行抛光工艺并且图案化抛光后的导电膜，经由侧壁间隔物在栅极图案之间形成焊盘层。

Description

制造半导体器件的方法
相关申请的交叉引用
于2020年9月3日提交的日本专利申请No号2020-148113的公开内容(包括说明书、附图和摘要)通过整体引用而被并入本文。
背景技术
本发明涉及制造半导体器件的方法，并且具体地涉及制造如下半导体器件的方法，该半导体器件具有形成在杂质区上的导电膜，该杂质区待作为源极区或漏极区。
作为一种低功耗半导体器件，已知在SOI(绝缘体上硅)衬底上形成MISFET(金属绝缘体半导体场效应晶体管)的技术，该SOI衬底具有半导体衬底、形成在半导体衬底上的绝缘层、以及形成在绝缘层上的硅层。形成在SOI衬底上的MISFET可以降低在硅层中形成的扩散区所引起的寄生电容。因此，可以实现MISFET操作速度的提高和功耗的降低。
例如，专利文献1公开了一种在形成有MISFET的源极区和漏极区的硅层上形成外延层的技术。
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开号2013-219181
发明内容
由于SOI衬底的硅层非常薄，因此难以对其中形成有源极区和漏极区的硅层进行硅化。因此，在源极区和漏极区中的每个区上形成外延层并且在该外延层中执行硅化是有效的。
另一方面，在形成在SOI衬底上的MISFET中，通过不仅向形成在硅层上的栅电极而且向形成在半导体衬底中的阱区施加电压，来控制MISFET的驱动电流。
这里，存在以下情况，其中形成在源极区上的接触孔和形成在漏极区上的接触孔中的两者或一者可以形成在其上没有形成外延层的元件隔离部分上。即，在某些情况下在期望位置没有形成接触孔，导致发生接触孔穿透元件隔离部分的缺陷。此外，由于硅层如上所述非常薄，即使在期望位置形成有接触孔，如果外延层生长不充分，则仍然可能发生接触孔穿透硅层并进一步穿透形成在硅层下方的绝缘层的缺陷。因此，如果接触孔穿透元件隔离部分或硅层，则发生源极区或漏极区与阱区通过形成在接触孔中的插塞被短路的缺陷。
因此，期望开发一种能够抑制这种缺陷的技术并且提高具有MISFET的半导体器件的可靠性。从本说明书和附图的描述中，其他问题和新颖特征将是很清楚的。
根据一个实施例，一种制造半导体器件的方法包括以下步骤：(a)提供SOI衬底，SOI衬底具有半导体衬底、形成在半导体衬底上的绝缘层和形成在绝缘层上的半导体层；(b)在(a)之后，在半导体层上形成第一导电膜；(c)在(b)之后，在第一导电膜上形成第一绝缘膜；(d)在(c)之后，图案化第一导电膜和第一绝缘膜，从而形成栅极图案和盖膜；(e)在(d)之后，将杂质注入到位于栅极图案的两侧的半导体层中，从而形成第一杂质区；(f)在(e)之后，在栅极图案的侧表面上形成由第二绝缘膜构成的第一侧壁间隔物；(g)在(f)之后，在第一杂质区上形成第二导电膜以覆盖栅极图案、盖膜和第一侧壁间隔物；(h)在(g)之后，对第二导电膜执行抛光工艺，直到盖膜被露出；(i)在(h)之后，图案化第二导电膜的一部分，从而形成由剩余的第二导电膜构成的焊盘层；以及(j)在(i)之后，利用第三绝缘膜填充其中第二导电膜已被去除的部分。
此外，根据另一实施例，一种制造半导体器件的方法包括以下步骤：(a)在半导体衬底上形成第一导电膜；(b)在(a)之后，在第一导电膜上形成第一绝缘膜；(c)在(b)之后，图案化第一导电膜和第一绝缘膜，从而形成栅极图案和盖膜；(d)在(c)之后，将杂质注入到位于栅极图案的两侧的半导体衬底中，从而形成第一杂质区；(e)在(d)之后，在栅极图案的侧表面上形成由第二绝缘膜构成的第一侧壁间隔物；(f)在(e)之后，在第一杂质区上形成第二导电膜以覆盖栅极图案、盖膜和第一侧壁间隔物；(g)在(f)之后，对第二导电膜执行抛光工艺，直到盖膜被露出；(h)在(g)之后，图案化第二导电膜的一部分，从而形成焊盘层；以及(i)在(h)之后，利用第三绝缘膜填充其中第二导电膜已被去除的部分。
根据一个实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出根据第一实施例的半导体器件的存储器单元的电路图；
图2是示出根据第一实施例的半导体器件的存储器单元的平面图；
图3是示出根据第一实施例的半导体器件的制造工艺的截面图；
图4是示出图3之后的半导体器件的制造工艺的截面图；
图5是示出图4之后的半导体器件的制造工艺的截面图；
图6是示出图5之后的半导体器件的制造工艺的截面图；
图7是示出图6之后的半导体器件的制造工艺的截面图；
图8是示出图7之后的半导体器件的制造工艺的截面图；
图9是示出处于图8的状态的半导体器件的存储器单元的平面图；
图10是示出图8之后的半导体器件的制造工艺的截面图；
图11是示出图10之后的半导体器件的制造工艺的截面图；
图12是示出图11之后的半导体器件的制造工艺的截面图；
图13是示出图12之后的半导体器件的制造工艺的截面图；
图14是示出处于图13的状态的半导体器件的存储器单元的平面图；
图15是示出图13之后的半导体器件的制造工艺的截面图；
图16是示出处于图13的状态的半导体器件的另一部分的截面图；
图17是示出根据第二实施例的半导体器件的制造工艺的截面图；
图18是示出图17之后的半导体器件的制造工艺的截面图；
图19是示出图18之后的半导体器件的制造工艺的截面图；
图20是示出图19之后的半导体器件的制造工艺的截面图；
图21是示出图20之后的半导体器件的制造工艺的截面图；
图22是示出图21之后的半导体器件的制造工艺的截面图；
图23是示出图22之后的半导体器件的制造工艺的截面图；
图24是示出图23之后的半导体器件的制造工艺的截面图；
图25是示出图24之后的半导体器件的制造工艺的截面图；
图26是示出根据第三实施例的半导体器件的截面图；
图27是示出根据第一修改的半导体器件的截面图；
图28是示出根据第二修改的半导体器件的截面图；以及
图29是示出根据第二修改的半导体器件的截面图。
具体实施方式
下文中，将参考附图详细描述实施例。注意，在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示并且省略其重复描述。并且，在以下实施例中，除非特别需要，否则原则上不再重复对相同或相似组件的描述。
此外，在本申请中使用的附图中，为了使附图易于查看，在某些情况下甚至在截面图中也省略了阴影线，并且在某些情况下甚至在平面图中也添加了阴影线。
另外，在本申请的描述中使用的X方向、Y方向和Z方向相互交叉并且相互正交。在本申请中，Z方向在某些情况下被描述为某种结构的垂直方向、高度方向或厚度方向。此外，在本申请中使用的表述“在平面图中”是指在Z方向上查看由X方向和Y方向形成的表面。
(第一实施例)
<存储器单元MC的配置>
下面将描述根据第一实施例的半导体器件和制造该半导体器件的方法。首先，将参考图1和2描述半导体器件中所包括的SRAM电路的存储器单元MC。
如图1所示，存储器单元MC布置在一对位线BL和/BL与字线WL的交叉处。该存储器单元MC包括一对负载晶体管Lo1和Lo2、一对存取晶体管Acc1和Acc2、以及一对驱动晶体管Dr1和Dr2。负载晶体管Lo1和Lo2是p沟道晶体管，存取晶体管Acc1和Acc2以及驱动晶体管Dr1和Dr2是n沟道晶体管。
在构成存储器单元MC的六个晶体管中，负载晶体管Lo1和驱动晶体管Dr1构成CMOS反相器，并且负载晶体管Lo2和驱动晶体管Dr2构成另一CMOS反相器。节点N1和N2被交叉链接以构成作为存储1位信息的信息存储单元的触发器电路，节点N1和N2是该对CMOS反相器的相互输入/输出端子。
下面将描述上述六个晶体管的连接。
负载晶体管Lo1连接在电源电压Vdd与节点N1之间，驱动晶体管Dr1连接在节点N1与参考电压Vss之间，负载晶体管Lo1和驱动晶体管Dr1的栅极连接到节点N2。负载晶体管Lo2连接在电源电压Vdd与节点N2之间，驱动晶体管Dr2连接在节点N2与参考电压Vss之间，负载晶体管Lo2和驱动晶体管Dr2的栅极连接到节点N1。
存取晶体管Acc1连接在位线BL与节点N1之间，存取晶体管Acc2连接在位线/BL与节点N2之间，存取晶体管Acc1和存取晶体管Acc2的栅极连接到字线WL。
如稍后所述，上述六个晶体管形成在具有半导体衬底SUB、绝缘层BOX和半导体层SL的SOI衬底上。如图2所示，SOI衬底由穿透半导体层SL和绝缘层BOX的元件隔离部分STI，划分为多个有源区。在多个有源区中，有源区AcP1、AcP2、AcN1和AcN2设置在存储器单元MC中。
有源区AcP1、AcP2、AcN1和AcN2各自沿Y方向延伸，并且沿X方向彼此分离。此外，在平面图中，有源区AcN1经由元件隔离部分STI与有源区AcN2和有源区AcP1相邻，并且有源区AcN2经由元件隔离部分STI与有源区AcN1和有源区AcP2相邻。
负载晶体管Lo1形成在有源区AcN1中，负载晶体管Lo2形成在有源区AcN2中，存取晶体管Acc1和驱动晶体管Dr1形成在有源区AcP1中，存取晶体管Acc2和驱动晶体管形成Dr2形成在有源区AcP2中。
p型阱区PW形成在有源区AcP1和AcP2中的半导体衬底SUB中，并且n型阱区NW形成在有源区AcN1和AcN2中的半导体衬底SUB中。
背栅电压Vbg1被施加到有源区AcN1和AcN2中的n型阱区NW，与背栅电压Vbg1不同的背栅电压Vbg2被施加到有源区AcP1和AcP2中的p型阱区PW。
负载晶体管Lo1的阈值由施加到栅电极GE2的电压和背栅电压Vbg1控制，负载晶体管Lo2的阈值由施加到栅电极GE1的电压和背栅电压Vbg1控制。存取晶体管Acc1的阈值由施加到栅电极GE3的电压和背栅电压Vbg2控制，存取晶体管Acc2的阈值由施加到栅电极GE4的电压和背栅电压Vbg2控制。驱动晶体管Dr1的阈值由施加到栅电极GE2的电压和背栅电压Vbg2控制，驱动晶体管Dr2的阈值由施加到栅电极GE1的电压和背栅电压Vbg2控制。
<半导体器件>
下面将参考图15描述根据第一实施例的半导体器件。首先，将描述半导体器件中的区1A至4A。
区1A是其中形成有p沟道晶体管的有源区AcN1，并且与沿图14所示的线A-A(直线)的截面图相对应。区2A是形成有n沟道晶体管的有源区AcP1，并且与沿图14所示的B-B线(直线)的截面图相对应。
区3A是其中形成有高耐压晶体管的有源区，该高耐压晶体管由与区1A和区2A中的晶体管的电压相比更高的电压驱动。这里，以其中形成有p沟道高耐压晶体管的情况为例进行说明。区4A是其中形成有非易失性存储器单元的有源区。这里，以如下的非易失性存储器单元为例进行说明，该非易失性存储器单元包括具有作为电荷累积层的氮化硅膜的存储器晶体管、以及与该存储器晶体管相邻的选择晶体管。
注意，区3A和区4A是如下的体区：其中半导体层SL和绝缘层BOX被去除、并且在半导体衬底SUB上形成高耐压晶体管和非易失性存储器单元。
将与制造根据第一实施例的半导体器件的方法一起描述区1A至4A中的每个区的详细配置。
<制造半导体器件的方法>
接下来，将参考图3至图16描述根据第一实施例的制造半导体器件的方法。
首先，如图3所示，提供SOI衬底，该SOI衬底具有作为支撑基底构件的半导体衬底SUB、形成在半导体衬底SUB上的绝缘层BOX、以及形成在绝缘层BOX上的半导体层SL。
半导体衬底SUB优选地由具有约1Ωcm至10Ωcm的比电阻的单晶硅制成，例如p型单晶硅。绝缘层BOX由例如氧化硅构成，并且绝缘层BOX的厚度为例如约10nm至20nm。半导体层SL优选地由具有约1Ωcm至10Ωcm的比电阻的单晶硅制成，并且半导体层SL的厚度例如为约10nm至20nm。注意，杂质未通过离子注入等被引入到半导体层SL中。
下面将描述制备这种SOI衬底的工艺的示例。SOI衬底通过例如接合法形成。在接合法中，例如，对由硅制成的第一半导体衬底的表面进行氧化以形成绝缘层BOX，然后在高温条件下将由硅制成的第二半导体衬底按压并接合到第一半导体衬底。此后，减薄第二半导体衬底。结果，留在绝缘层BOX上的第二半导体衬底的薄膜变为半导体层SL，并且绝缘层BOX下方的第一半导体衬底变为半导体衬底SUB。
接下来，形成穿透半导体层SL和绝缘层BOX并且到达半导体衬底SUB的沟槽。接下来，通过利用诸如氧化硅膜等绝缘膜填充沟槽来形成元件隔离部分STI。元件隔离部分STI形成在区1A至4A中的每个区中，并且多个有源区由元件隔离部分STI限定。注意，区1A对应于沿图2所示的线A-A的截面图。此外，区2A对应于沿图2所示的线B-B的截面图。即，图2中所示的A-A线和B-B线分别对应于图14所示的线A-A和线B-B。
接下来，通过光刻技术和蚀刻工艺选择性地去除区3A和区4A中的半导体层SL和绝缘层BOX的一部分。因此，区3A和区4A变为体区。
然后，通过光刻技术和离子注入法，在区1A和区3A中的半导体衬底SUB中形成n型阱区NW，并且在区2A和区4A中的半导体衬底SUB中形成p型阱区PW。
注意，为了向区1A的阱区NW和区2A的阱区PW施加背栅电压Vbg1和背栅电压Vbg2，区1A和区2A的半导体层SL和绝缘层BOX的一部分被去除，并且这些区被用作供电区，但是这里不再赘述供电区。
接下来，如图4所示，在区1A至4A中的每个区中形成栅极绝缘膜。首先，通过例如热氧化法在区1A至4A中的每个区中形成由例如氧化硅制成的栅极绝缘膜GI2。接下来，通过光刻技术和蚀刻工艺，去除形成在区1A和2A以及区4A的一部分中的栅极绝缘膜GI2。
接下来，在区1A至4A中的每个区中形成栅极绝缘膜GI3。栅极绝缘膜GI3例如由其中依次堆叠有氧化硅膜、氮化硅膜和氧化硅膜的层叠膜构成。此外，上述氮化硅膜用作非易失性存储器单元的电荷累积层。接下来，通过光刻技术和蚀刻工艺，去除形成在区1A至3A中的、以及形成在区4A中的栅极绝缘膜GI2上的栅极绝缘膜GI3。
接下来，通过例如热氧化法在区1A和区2A中形成例如由氧化硅制成的栅极绝缘膜GI1。栅极绝缘膜GI1的厚度小于栅极绝缘膜GI2和栅极绝缘膜GI3的厚度。
接下来，在区1A和区2A中的栅极绝缘膜GI1上、在区3A和区4A中的栅极绝缘膜GI2上、在区4A中的栅极绝缘膜GI3上，以及在元件隔离部分STI上，例如通过CVD(化学气相沉积)法形成例如由非晶硅构成的导电膜CF1。接下来，例如通过CVD法在导电膜CF1上形成由例如氧化硅制成的绝缘膜IF1。
接下来，如图5所示，绝缘膜IF1和导电膜CF1通过光刻技术和蚀刻工艺被图案化。通过对导电膜CF1进行图案化，在区1A至4A中的每个区中形成栅极图案GP。此外，通过对绝缘膜IF1进行图案化，在栅极图案GP上分别形成盖膜CP。
接下来，利用光刻技术和离子注入法，将杂质注入到位于区1A至4A中的每个区中的栅极图案GP的两侧(栅极图案GP的两侧的表面中的一侧和另一侧)的半导体层SL或半导体衬底SUB中。因此，在区1A中的半导体层SL中形成p型延伸区(杂质区)EXP，在区2A中的半导体层SL中形成n型延伸区(杂质区)EXN，在区3A中的半导体衬底SUB中形成p型延伸区(杂质区)EXP，在区4A中的半导体衬底SUB中形成n型延伸区(杂质区)EXN。
接下来，在区1A至4A中的每个区中，通过例如CVD法形成由例如氮化硅制成的绝缘膜以覆盖栅极图案GP和盖膜CP。接下来，通过对绝缘膜执行各向异性蚀刻工艺，在栅极图案GP的侧表面上形成由绝缘膜构成的侧壁间隔物SW，如图5所示。
这里，如果侧壁间隔物SW与元件隔离部分STI一样由氧化硅制成，则担心元件隔离部分STI也被各向异性蚀刻工艺蚀刻并且元件隔离部分STI的上表面显著后退。然而，侧壁间隔物SW由不同于元件隔离部分STI的材料制成，例如，在各向异性蚀刻工艺中相对于元件隔离部分STI具有高蚀刻选择性的材料，即氮化硅。因此，可以最大限度地抑制元件隔离部分STI的上表面的凹陷。
接下来，如图6所示，在区1A至4A中的每个区中，通过例如CVD法在延伸区EXP和延伸区EXN上形成导电膜CF2以覆盖栅极图案GP、盖膜CP和侧壁间隔物SW。导电膜CF2由硅制成，优选地由非晶硅制成。
接下来，例如通过涂覆法在导电膜CF2上形成诸如有机绝缘膜等绝缘膜IF2。尽管在通过CVD法形成的导电膜CF2的上表面上存在凹凸，但是可以通过用绝缘膜IF2填充凹凸来提高平坦度。像这样的平坦化工艺使得可以更容易执行后续抛光工艺。
接下来，如图7所示，例如通过CMP法对导电膜CF2执行抛光工艺。执行该抛光工艺直到盖膜CP被露出。通过抛光工艺，导电膜CF2经由侧壁间隔物SW以自对准方式被掩埋在栅极图案GP之间。此外，绝缘膜IF2通过该抛光工艺被去除。此外，在区1A至4A中的每个区中，延伸区EXP和延伸区EXN直接连接到导电膜CF2。
接下来，如图8和图9所示，通过光刻技术和蚀刻工艺对导电膜CF2的一部分进行图案化，从而形成由剩余的导电膜CF2(即，导电膜CF2的一部分保留而未被图案化)构成的焊盘层PAD。此时，利用光刻技术的蚀刻掩模位于盖膜CP上。因此，在蚀刻工艺中，不仅从蚀刻掩模露出的导电膜CF2被蚀刻，而且侧壁间隔物SW也被蚀刻。然而，如果侧壁间隔物SW保留而未被完全去除，则没有特别的问题。注意，图9所示的线A-A和线B-B对应于图2所示的线A-A和线B-B的位置。
接下来，如图10所示，在区1A至4A中的每个区中通过例如CVD法形成由例如氧化硅制成的绝缘膜IF3。接下来，例如通过CMP法对绝缘膜IF3进行抛光工艺。执行该抛光工艺直到焊盘层PAD被露出。通过该抛光工艺，导电膜CF2已被去除的部分被填充有绝缘膜IF3。注意，导电膜CF2已被去除的部分是位于元件隔离部分STI上的部分。因此，绝缘膜IF3位于元件隔离部分STI上。
接下来，如图11所示，例如通过CMP法对盖膜CP、侧壁间隔物SW、绝缘膜IF3和焊盘层PAD执行抛光工艺。执行该抛光工艺直到盖膜CP被去除并且栅极图案GP被露出。
接下来，如图12所示，通过光刻技术和离子注入法，将杂质注入到栅极图案GP和焊盘层PAD中。将p型杂质注入到区1A和区3A中的栅极图案GP和焊盘层PAD中，将n型杂质注入到在区2A和区4A中的栅极图案GP和焊盘层PAD中。
这里，在存储器单元MC(参见图2)中，在栅电极GE1中，负载晶体管Lo2的一部分变为p型并且驱动晶体管Dr2的一部分变为n型。此外，在栅电极GE2中，负载晶体管Lo1的一部分变为p型并且驱动晶体管Dr1的一部分变为n型。此外，存取晶体管Acc1和Acc2的栅电极GE3和GE4变为n型。此外，区3A的栅电极GE5变为p型并且区4A的栅电极GE6和GE7变为n型。
此外，在区1A至4A中的每个区中，已注入有杂质的焊盘层PAD与延伸区EXP和延伸区EXN一起构成每个晶体管的源极区和漏极区。
从能够易于防止离子注入时的沟道效应的观点出发，优选地在形成焊盘层PAD(导电膜CF2)时导电膜CF2为非晶硅。
接下来，在区1A至4A中的每个区中，通过自对准硅化物(Salicide)技术在栅极图案GP和焊盘层PAD的每个上表面上形成硅化物层SI。首先，在区1A至4A中的每个区中、以及其中形成有诸如电阻器元件等其他半导体元件的区中，例如通过CVD法形成氧化硅膜。接下来，对氧化硅膜进行图案化以便仅覆盖未被执行硅化工艺的区。
接下来，形成用于形成硅化物层SI的金属膜以覆盖区1A至4A。然后，通过对半导体衬底SUB执行热处理，使栅极图案GP和焊盘层PAD中所包含的材料与金属膜发生反应。因此，在栅极图案GP和焊盘层PAD的每个上表面上形成硅化物层SI。此后，去除未反应的金属膜。注意，金属膜例如由钴、镍或镍铂合金制成，而硅化物层SI例如由硅化钴(CoSi2)、硅化镍(NiSi)或镍铂硅化物(NiPtSi)制成。
通过上述工艺，在区1A至4A中的每个区中形成每个晶体管。
图13示出了形成层间绝缘膜IL0、插塞PG和共享接触插塞SPG的工艺。
首先，在区1A至4A中的每个区中，例如通过CVD法在硅化物层SI和绝缘膜IF3上形成由例如氧化硅制成的层间绝缘膜IL0以覆盖每个晶体管。
接下来，通过光刻技术、干蚀刻工艺等，在层间绝缘膜IL0中形成多个接触孔，并且通过利用层叠膜填充接触孔来在层间绝缘膜IL0中形成多个插塞PG，层叠膜包括阻挡金属膜和形成在阻挡金属膜上的金属膜。注意，阻挡金属膜可以通过例如CVD法形成，并且由例如氮化钛或氮化钨制成。金属膜例如可以通过CVD法形成，并且例如由钨构成。此外，多个插塞PG包括共享接触插塞SPG，共享接触插塞SPG具有大于其他插塞PG的平面尺寸。
例如，如图2和9所示，有源区AcN2中的栅极图案GP(栅电极GE1)在元件隔离部分STI上延伸，以经由有源区AcN2中的侧壁间隔物SW与有源区AcN1中的焊盘层PAD相邻。
如图14所示，共享接触插塞SPG连接到有源区AcN2中的栅极图案GP(栅电极GE1)和有源区AcN1中的焊盘层PAD两者。
接下来，在其中掩埋有多个插塞PG的层间绝缘膜IL0上形成层间绝缘膜IL1。然后，在层间绝缘膜IL1中形成布线槽之后，在布线槽中掩埋例如以铜为主成分的导电膜，从而在层间绝缘膜IL中形成连接到多个插塞PG的多个布线M1。布线M1的结构是所谓的镶嵌布线结构。
接下来，如图15所示，在其中掩埋有多个布线M1的层间绝缘膜IL1上形成层间绝缘膜IL2。然后，在层间绝缘膜IL2中形成孔和布线槽之后，在孔和槽中掩埋例如以铜为主要成分的导电膜，从而在层间绝缘膜IL2中形成连接到多个布线M1的多个布线M2。布线M2的结构是所谓的双镶嵌布线结构。之后，形成第三层和后续层的布线，但这里省略图示和说明。
通过上述工艺，制造了根据第一实施例的半导体器件。
如上所述，在使用SOI衬底的半导体器件中，如果接触孔的位置错位，则接触孔穿透元件隔离部分STI，并且在某些情况下可能会发生以下缺陷：形成在半导体层SL中的源极区和漏极区、与形成在半导体衬底SUB中的阱区经由形成在接触孔中的插塞被短路。
在第一实施例中，焊盘层PAD形成在半导体层SL上，因此不太可能发生这种缺陷。即，即使插塞PG的位置与焊盘层PAD错位，由于绝缘膜IF3形成在其中不存在焊盘层PAD的部分中，因此接触孔(插塞PG)难以到达元件隔离部分STI。
另外，在半导体层SL上形成外延层的情况下，难以稳定地生长外延层，并且外延层的形状在很多情况下变得不稳定。在第一实施例中，焊盘层PAD可以通过CVD法形成，并且形状通过图案化可以稳定。此外，由于导电膜CF2经由侧壁间隔物SW以自对准方式掩埋在栅极图案GP之间，因此能够容易地形成焊盘层PAD。
如上所述，根据第一实施例，可以通过施加焊盘层PAD来提高半导体器件的可靠性。
此外，在存储器单元MC中，也存在与共享接触插塞SPG一样连接到栅极图案GP和焊盘层PAD两者的插塞PG。然而，由于栅极图案GP的高度与焊盘层PAD的高度相同，因此栅极图案GP与杂质区(源极区、漏极区)之间的高度几乎没有差异。因此，可以容易地形成共享接触插塞SPG，并且可以容易地连接栅极图案GP和焊盘层PAD(源极区、漏极区)。因此，可以进一步提高半导体器件的可靠性。
此外，如图14所示，在形成在存储器单元MC中的多个焊盘层PAD中，焊盘层PAD1对应于图1中的节点N1，焊盘层PAD2对应于图1中的节点N2，焊盘层PAD3对应于图1中的参考电压Vss。即，有源区AcP2中的延伸区EXN和有源区AcN2中的延伸区EXP通过同一焊盘层PAD1被连接，有源区AcP1中的延伸区EXN和有源区AcN1中的延伸区EXP通过同一焊盘层PAD2被连接。此外，焊盘层PAD3在四个存储器单元MC中被共同使用。
在传统情况下，布线M1等用作与这些焊盘层PAD1至PAD3相对应的结构。在第一实施例中，焊盘层PAD1至PAD3可以用作局部布线，因此可以省略用于存储器单元MC的导线连接的一个层中的布线。由于省去的布线可以被用于其他电路的导线连接，因此可以提高布线设计的自由度。
图16示出了根据第一实施例的半导体器件的结构特征，并且是沿图2中的线C-C(直线)的截面图。如图16所示，栅电极GE1(栅极图案GP)的下表面的位置，高于焊盘层PAD的下表面的位置和绝缘膜IF3的下表面的位置。此外，如图16所示，焊盘层PAD的下表面的位置高于绝缘膜IF3的下表面的位置。换言之，从栅电极GE1的下表面的位置到焊盘层PAD的下表面的位置的距离L1，小于从栅电极GE1的下表面的位置到绝缘膜IF3的下表面的位置的距离L2。
图5中用于形成侧壁间隔物SW的蚀刻工艺、以及图8中用于对导电膜CF2进行图案化的蚀刻工艺被呈现作为产生这种差异的主要因素。与绝缘膜IF3的下表面相对应的元件隔离部分STI的上表面不仅通过图5中的蚀刻工艺而且还通过图8中的蚀刻工艺后退。
此外，与栅电极GE1与焊盘层PAD之间的侧壁间隔物SW相比，栅电极GE1与绝缘膜IF3之间的侧壁间隔物SW通过图8中的蚀刻工艺被去除或减薄。
(第二实施例)
下面将参考图17至图25描述根据第二实施例的制造半导体器件的方法。在以下描述中，将主要描述与第一实施例的不同之处。
在上述第一实施例中，通过将杂质注入由硅制成的栅极图案GP中来形成栅电极GE1至GE5。在第二实施例中，通过例用金属膜代替由硅制成的栅极图案GP来形成栅电极GE1至GE5。
在第二实施例中，图3至图10的制造工艺与第一实施例的相同。图17示出了图10之后的制造工艺。
首先，如图17所示，在氧化硅膜难以被蚀刻的条件下执行干法蚀刻，并且使焊盘层PAD的上表面选择性后退，使得焊盘层PAD的上表面低于栅极图案GP的上表面。此时，侧壁间隔物SW也与焊盘层PAD一起被蚀刻。
接下来，通过光刻技术和离子注入法，将杂质注入到栅极图案GP和焊盘层PAD中。将p型杂质注入到区1A和区3A中的栅极图案GP和焊盘层PAD中，将n型杂质注入在区2A和区4A中的栅极图案GP和焊盘层PAD中。因此，区4A的栅极图案变为n型栅电极GE6和GE7。
接下来，如图18所示，例如通过CVD法在焊盘层PAD上形成由例如氧化硅制成的绝缘膜IF4以覆盖栅极图案GP、盖膜CP和侧壁间隔物SW。
接下来，通过对绝缘膜IF4和盖膜CP执行各向异性蚀刻工艺，除去盖膜CP，并且栅极图案GP的侧表面上的绝缘膜IF4被留下作为侧壁间隔物。
接下来，通过与以上参考图12所述的相同的方法，在从呈侧壁间隔物形状的绝缘膜IF4露出的栅极图案GP的上表面和焊盘层PAD的上表面中的每个上形成硅化物层SI。
接下来，如图19所示，例如通过CVD法在形成在栅极图案GP的上表面和焊盘层PAD的上表面上的硅化物层SI上，形成由例如氧化硅制成的绝缘膜IF5。
接下来，如图20所示，对绝缘膜IF5执行抛光工艺。执行该抛光工艺，使得形成在焊盘层PAD的上表面上的硅化物层SI被绝缘膜IF5覆盖、并且形成在栅极图案GP的上表面上的硅化物层SI被去除。此外，栅极图案GP被部分抛光并且栅极图案GP的高度被降低。
接下来，如图21所示，形成抗蚀剂图案RP，该抗蚀剂图案RP具有覆盖区1A和区4A并使区2A和区3A开口的图案。接下来，使用抗蚀剂图案RP作为掩模，在氧化硅膜难以被蚀刻的条件下执行蚀刻工艺，从而去除区2A和区3A中的栅极图案GP。此后，通过灰化工艺等去除抗蚀剂图案RP。
接下来，如图22所示，通过例如溅射法或CVD法沉积金属膜以填充栅极图案GP已被去除的部分。然后，除掩埋金属膜以外的金属膜通过CMP工艺被去除。以这种方式，在区2A和区3A中，栅极图案GP被替换为由金属膜构成的栅极电极GE3至GE5。
接下来，如图23所示，对区1A执行相同的工艺。即使用抗蚀剂图案作为掩模来去除区1A中的栅极图案GP，该抗蚀剂图案具有覆盖区2A至4A并使区1A开口的图案。随后，利用金属膜填充其中栅极图案GP被去除的部分，从而形成由金属膜构成的栅电极GE1、GE2。
以这种方式，在区1A至3A中，去除栅极图案GP并利用金属膜填充其中栅极图案GP被去除的部分，从而形成由金属膜构成的栅电极GE1至GE5。
注意，根据情况，上述金属膜由单层金属膜构成，诸如氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜，或者由其中堆叠有这些膜的层叠膜构成。此外，作为用于p型晶体管或n型晶体管的金属膜，可以在考虑到每个晶体管的特性的情况下适当地选择合适的材料。
虽然这里未示出，但也可以在沉积金属膜之前形成高介电常数膜，以将高介电常数膜用作每个晶体管的栅极绝缘膜的一部分。高介电常数膜是介电常数高于氧化硅膜的绝缘膜，并且例如由氧化铪(HfO)或硅酸铪(HfSiO)构成。
接下来，如图24所示，通过与以上参考图12描述的方法相同的方法，在区4A中的栅电极GE6和GE7的每个上表面上选择性地形成硅化物层SI。
接下来，如图25所示，形成层间绝缘膜IL0、插塞PG和共享接触插塞SPG。存储器单元MC中的插塞PG和共享接触插塞SPG的布置与图14所示的相同。并且，后续制造工艺与第一实施例的图16所示的相同。
如上所述，即使通过利用金属膜代替由硅制成的栅极图案GP来形成栅电极GE1至GE5，也可以实现与第一实施例相同的效果。
(第三实施例)
下面将参考图26描述根据第三实施例的制造半导体器件的方法。在以下描述中，将主要描述与第二实施例的不同之处。
在上述第二实施例中，SRAM电路的存储器单元MC形成在SOI衬底上。在第三实施例中，存储器单元MC形成在体区(其中半导体层SL和绝缘层BOX已被去除的半导体衬底SUB)中。图26是沿图2所示的A-A线和B-B线的截面图。
根据第三实施例的制造半导体器件的方法与第二实施例的相同，不同之处在于，通过去除区1A和区2A中的半导体层SL和绝缘层BOX来形成体区，如在图3中的区3A和区4A中。
在图26中，以金属膜作为第二实施例中的栅电极GE1至GE5的情况被示出作为示例，但是如在第一实施例中，可以通过将杂质注入到由硅制成的栅图案GP中来形成栅电极GE1至GE5。
(第一修改)
下面将参考图27描述根据第三实施例的第一修改的制造半导体器件的方法。在以下描述中，将主要描述与第三实施例的不同之处。
在上述第三实施例中，焊盘层PAD由注入有杂质的硅制成，并且构成源极区或漏极区的一部分。而且，硅化物层SI形成在焊盘层PAD的上表面上。
在第一修改中，如图27所示，代替焊盘层PAD，形成金属焊盘层MPAD。此外，在半导体衬底SUB中形成杂质浓度高于延伸区EXP和EXN的扩散区(杂质区)PD和ND，并且扩散区PD和ND连同延伸区EXP和EXN，构成源极区或漏极区的一部分。然后，在扩散区PD和ND的每个上表面上形成硅化物层SI。
在图5中形成侧壁间隔物SW的工艺与图6中形成导电膜CF2的工艺之间，执行形成扩散区PD和ND的工艺。即，通过光刻技术和离子注入法，经由侧壁间隔物SW向位于栅极图案GP的两侧的半导体衬底SUB注入杂质。
因此，在半导体衬底SUB中在区1A中形成p型扩散区PD，并且在半导体衬底SUB中在区2A中形成n型扩散区ND。尽管未示出，但是p型扩散区PD形成在区3A中的半导体衬底SUB中，并且n型扩散区ND形成在区4A中的半导体衬底SUB中。
此后，通过与以上参考图12描述的相同的方法在扩散区PD和ND的每个上表面上选择性地形成硅化物层SI。
然后，如图6所示形成导电膜CF2，如图7所示抛光导电膜CF2，如图8所示图案化导电膜CF2，由此形成金属焊盘层MPAD。
在第一修改中，包括阻挡金属膜和形成在阻挡金属膜上的金属膜的层叠膜被用作导电膜CF2，以作为金属焊盘层MPAD的基础。阻挡金属膜例如可以通过CVD法形成，并且例如由氮化钛或氮化钨制成。金属膜例如可以通过CVD法形成，并且例如由钨构成。
如上所述，当在体区中形成存储器单元MC时，不会出现由于SOI衬底的半导体层SL较薄而难以进行硅化的问题，因此可以在形成硅化物层SI之后形成金属焊盘层MPAD。此外，金属焊盘层MPAD可以以与第三实施例中的焊盘层PAD相同的方式起作用。
(第二修改)
下面将参考图28和图29描述根据第三实施例的第二修改的制造半导体器件的方法。在以下描述中，将主要描述与第三实施例的不同之处。图28和图29分别是沿图2所示的线D-D(直线)和线E-E(直线)的截面图。
在上述第三实施例中，每个晶体管是平面晶体管，但是在第二修改中，每个晶体管是鳍式晶体管。
如图28和29所示，在半导体衬底SUB中形成从半导体衬底的上表面突出的鳍部(突起)FA。在图中包括有源区AcP1和Acn1的每个有源区被形成为鳍部FA。这种鳍部FA可以通过对半导体衬底SUB的一部分执行蚀刻工艺来形成。
如图28和图29所示，在平面图中在与有源区AcP1和AcN1的延伸方向正交的方向(X方向)上，在半导体衬底SUB的上表面上形成每个栅极图案GP(每个栅电极)和每个焊盘层PAD，以覆盖鳍部FA的上表面和侧表面。注意，如图8所示，在图案化导电膜CF2时，栅电极GE1与绝缘膜IF3之间的侧壁间隔物SW可以被去除或留下。
注意，在有源区AcP1和AcN1的延伸方向(Y方向)上的截面图与图26所示的截面图几乎相同，尽管存在一些差异，诸如元件隔离部分STI的深度。
如上所述，由于每个栅极图案GP(每个栅电极)覆盖鳍部FA的上表面和侧表面，所以每个晶体管的有效沟道宽度增加，从而可以增加每个晶体管的电流量。
此外，由于每个焊盘层PAD覆盖鳍部FA的上表面和侧表面，所以延伸区EXP和EXN与焊盘层PAD之间的接触面积增加，从而可以减小扩散电阻。
以上，基于实施例对本发明进行了具体说明，但本发明不限于上述实施例，在不脱离其主旨的范围内能够进行各种修改。

Claims (18)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供SOI衬底，所述SOI衬底具有半导体衬底、形成在所述半导体衬底上的绝缘层以及形成在所述绝缘层上的半导体层；
(b)在所述(a)之后，在所述半导体层上形成第一导电膜；
(c)在所述(b)之后，在所述第一导电膜上形成第一绝缘膜；
(d)在所述(c)之后，图案化所述第一导电膜和所述第一绝缘膜，从而形成栅极图案和盖膜；
(e)在所述(d)之后，将杂质注入到位于所述栅极图案的两侧的所述半导体层中，从而形成第一杂质区；
(f)在所述(e)之后，在所述栅极图案的侧表面上形成由第二绝缘膜制成的第一侧壁间隔物；
(g)在所述(f)之后，在所述第一杂质区上形成第二导电膜以覆盖所述栅极图案、所述盖膜以及所述第一侧壁间隔物；
(h)在所述(g)之后，对所述第二导电膜执行抛光工艺，直到所述盖膜被露出；
(i)在所述(h)之后，图案化所述第二导电膜的一部分，从而形成由剩余的第二导电膜制成的焊盘层；以及
(j)在所述(i)之后，利用第三绝缘膜填充其中所述第二导电膜已被去除的部分。
2.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(k)在所述(j)之后，对所述盖膜、所述第一侧壁间隔物、所述第三绝缘膜以及所述焊盘层执行抛光工艺，直到所述盖膜被去除并且所述栅极图案被露出。
3.根据权利要求2所述的制造半导体器件的方法，还包括以下步骤：
(l)在所述(k)之后，将杂质注入到所述栅极图案和所述焊盘层中；以及
(m)在所述(l)之后，在所述栅极图案和所述焊盘层的每个上表面上形成硅化物层。
4.根据权利要求2所述的制造半导体器件的方法，还包括以下步骤：
(n)在所述(a)与所述(b)之间，形成穿透所述半导体层和所述绝缘层并到达所述半导体衬底的沟槽，并且利用第四绝缘膜填充所述沟槽，从而形成元件隔离部分，
其中所述半导体层、所述绝缘层和所述半导体衬底被所述元件隔离部分划分为多个有源区，
其中所述多个有源区包括第一有源区和第二有源区，所述第二有源区在平面图中经由所述元件隔离部分与所述第一有源区相邻，以及
其中形成在所述第一有源区中的所述半导体层中的所述第一杂质区、以及形成在所述第二有源区中的所述半导体层中的所述第一杂质区通过同一焊盘层来连接。
5.根据权利要求4所述的制造半导体器件的方法，
其中所述第三绝缘膜位于所述元件隔离部分上。
6.根据权利要求4所述的制造半导体器件的方法，还包括以下步骤：
(o)在所述(k)之后，在所述栅极图案和所述焊盘层上形成多个插塞，
其中所述多个有源区包括第三有源区，所述第三有源区在平面图中经由所述元件隔离部分与所述第一有源区相邻，
其中所述第三有源区中的所述栅极图案在所述元件隔离部分上延伸，以经由所述第三有源区中的所述第一侧壁间隔物与所述第一有源区中的所述焊盘层相邻，以及
其中所述多个插塞包括连接到以下两者的共享接触插塞：所述第三有源区中的所述栅极图案、以及所述第一有源区中的所述焊盘层。
7.根据权利要求1所述的制造半导体器件的方法，
其中所述(g)还包括通过涂覆法在所述第二导电膜上形成第五绝缘膜的步骤，以及
其中所述第五绝缘膜通过所述(h)中的所述抛光工艺来去除。
8.根据权利要求1所述的制造半导体器件的方法，
其中所述第二导电膜由硅制成。
9.根据权利要求1所述的制造半导体器件的方法，
其中所述第一绝缘膜和所述第三绝缘膜由氧化硅制成，以及
其中所述第二绝缘膜由氮化硅制成。
10.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(p)在所述(j)之后，使所述焊盘层的上表面后退，使得所述焊盘层的所述上表面变得低于所述栅极图案的上表面；
(q)在所述(p)之后，在所述焊盘层上形成第六绝缘膜以覆盖所述栅极图案、所述盖膜和所述第一侧壁间隔物；
(r)在所述(q)之后，对所述第六绝缘膜和所述盖膜执行各向异性蚀刻，从而去除所述盖膜并且在所述栅极图案的所述侧表面上形成由所述第六绝缘膜制成的第二侧壁间隔物；
(s)在所述(r)之后，在从所述第二侧壁间隔物露出的所述栅极图案的所述上表面和所述焊盘层的所述上表面上，分别形成第一硅化物层和第二硅化物层；
(t)在所述(s)之后，在所述第一硅化物层和所述第二硅化物层上形成第七绝缘膜；
(u)在所述(t)之后，对所述第七绝缘膜执行抛光工艺，使得形成在所述焊盘层的所述上表面上的所述第二硅化物层被所述第七绝缘膜覆盖、并且使得形成在所述栅极图案的所述上表面上的所述第一硅化物层被去除；
(v)在所述(u)之后，去除所述栅极图案并且利用金属膜填充其中所述栅极图案已被去除的部分；以及
(w)在所述(v)之后，对所述第七绝缘膜执行抛光工艺，直到所述第二硅化物层被露出。
11.根据权利要求10所述的制造半导体器件的方法，还包括以下步骤：
(n)在所述(a)与所述(b)之间，形成穿透所述半导体层和所述绝缘层并到达所述半导体衬底的沟槽，并且利用第四绝缘膜填充所述沟槽，从而形成元件隔离部分，
其中所述第三绝缘膜位于所述元件隔离部分上，
其中所述半导体层、所述绝缘层和所述半导体衬底被所述元件隔离部分划分为多个有源区，
其中所述多个有源区包括第一有源区和第二有源区，所述第二有源区在平面图中经由所述元件隔离部分与所述第一有源区相邻，以及
其中形成在所述第一有源区中的所述半导体层中的所述第一杂质区、以及形成在所述第二有源区中的所述半导体层中的所述第一杂质区通过同一焊盘层来连接。
12.根据权利要求11所述的制造半导体器件的方法，还包括以下步骤：
(x)在所述(w)之后，在所述金属膜和所述第二硅化物层上形成多个插塞，
其中所述多个有源区包括第三有源区，所述第三有源区在平面图中经由所述元件隔离部分与所述第一有源区相邻，
其中所述第三有源区的所述金属膜在所述元件隔离部分上延伸，以经由所述第三有源区中的所述第一侧壁间隔物与所述第一有源区中的所述焊盘层相邻，以及
其中所述多个插塞包括连接到以下两者的共享接触插塞：所述第三有源区中的所述金属膜，以及所述第一有源区中的所述第二硅化物层。
13.根据权利要求10所述的制造半导体器件的方法，还包括以下步骤：
(y)在所述(a)与所述(b)之间，去除所述SOI衬底的所述半导体层和所述绝缘层的一部分，从而形成体区，
其中所述(b)到所述(j)、以及所述(p)到所述(w)也在所述体区中的所述半导体衬底上执行，
其中在所述(v)中，所述体区中的所述栅极图案被留下，以及
其中在所述(w)之后执行以下步骤：在所述体区中的所述栅极图案的所述上表面上形成第三硅化物层。
14.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底上形成第一导电膜；
(b)在所述(a)之后，在所述第一导电膜上形成第一绝缘膜；
(c)在所述(b)之后，图案化所述第一导电膜和所述第一绝缘膜，从而形成栅极图案和盖膜；
(d)在所述(c)之后，将杂质注入到位于所述栅极图案的两侧的所述半导体衬底中，从而形成第一杂质区；
(e)在所述(d)之后，在所述栅极图案的侧表面上形成由第二绝缘膜制成的第一侧壁间隔物；
(f)在所述(e)之后，在所述第一杂质区上形成第二导电膜以覆盖所述栅极图案、所述盖膜和所述第一侧壁间隔物；
(g)在所述(f)之后，对所述第二导电膜执行抛光工艺，直到所述盖膜被露出；
(h)在所述(g)之后，图案化所述第二导电膜的一部分，从而形成焊盘层；以及
(i)在所述(h)之后，利用第三绝缘膜填充其中所述第二导电膜已被去除的部分。
15.根据权利要求14所述的制造半导体器件的方法，还包括以下步骤：
(j)在所述(i)之后，在所述焊盘层的上表面上形成硅化物层，
其中所述第一导电膜和所述第二导电膜中的每个导电膜由硅制成。
16.根据权利要求14所述的制造半导体器件的方法，还包括以下步骤：
(k)在所述(e)与所述(f)之间，将杂质注入到经由所述第一侧壁间隔物位于所述栅极图案的两侧的所述半导体衬底中，从而形成杂质浓度高于所述第一杂质区的杂质浓度的第二杂质区；以及
(l)在所述(k)与所述(f)之间，在所述第二杂质区上形成硅化物层，
其中在所述(f)中，在所述硅化物层上形成所述第二导电膜，以及
其中所述第二导电膜由层叠膜制成，所述层叠膜包括阻挡金属膜和形成在所述阻挡金属膜上的金属膜。
17.根据权利要求14所述的制造所述半导体器件的方法，还包括以下步骤：
(m)在所述(a)之前，对所述半导体衬底的一部分执行蚀刻工艺，从而形成从所述半导体衬底的上表面突出的突起，
其中所述栅极图案和所述焊盘层形成在所述半导体衬底的所述上表面上以覆盖所述突起的上表面和侧表面。
18.根据权利要求14所述的制造所述半导体器件的方法，还包括以下步骤：
(n)在所述(a)之前，在所述半导体衬底中形成沟槽并且利用第四绝缘膜填充所述沟槽，从而形成元件隔离部分，
其中所述第三绝缘膜位于所述元件隔离部分上。
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