FR3046295A1 - Pixel a eclairement par la face arriere - Google Patents

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Francois Roy
Helene Wehbe-Alause
Olivier Noblanc
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STMicroelectronics Crolles 2 SAS
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Abstract

L'invention concerne un pixel (30) à éclairement par la face arrière comprenant un substrat semiconducteur (31) d'un premier type de conductivité revêtu, du côté de la face avant du pixel, d'un ensemble tricouche (33) comportant successivement une couche (35) du deuxième type de conductivité, une couche isolante (37) et une couche semiconductrice (39), cet ensemble tricouche étant interrompu dans une partie centrale du pixel par une région de transfert (47) du premier type de conductivité délimitée latéralement par un mur conducteur isolé (49) s'étendant à partir de la face avant, des transistors (RST, SF) étant formés dans la couche semiconductrice.

Description

PIXEL À ÉCLAIREMENT PAR LA FACE ARRIÈRE
Domaine
La présente demande concerne un capteur d'image à éclairement par la face arrière, c'est-à-dire un capteur d'image comprenant des pixels formés dans et sur un substrat semiconducteur dont une première face, appelée face arrière, est destinée à recevoir un éclairement, et dont une deuxième face, appelée face avant, est surmontée d'une structure d'interconnexion, des composants tels que des transistors étant formés du côté de cette face avant. La présente demande concerne plus particulièrement un pixel d'un tel capteur.
Exposé de 1'art antérieur
La figure 1 est une reproduction de la figure 1 du brevet US 8513761 (B9164) de la demanderesse et illustre schématiquement un exemple de circuit d'un pixel de capteur d'image.
Le pixel comprend une photodiode D associée à un transistor de transfert de charges TR, un dispositif de précharge et un dispositif de lecture. Le dispositif de précharge est constitué d'un transistor MOS à canal N RST, interposé entre un rail d'alimentation Vdd et un noeud de lecture S. Le dispositif de lecture est constitué de la connexion en série de transistors MOS à canal N SF et RD. Le drain du transistor SF est connecté au rail d'alimentation Vdd. La source du transistor RD est connectée à une borne d'entrée P d'un circuit de traitement (non représenté). La grille du transistor de lecture SF, monté en suiveur (source follower), est reliée au noeud de lecture S. L'anode de la photodiode D est reliée au rail d'alimentation de référence GND et la cathode de la photodiode D est reliée au noeud S par l'intermédiaire du transistor TR. De façon générale, les signaux de commande de grille des transistors RD, RST, et TR sont fournis par des circuits de commande non représentés en figure 1 et peuvent être fournis à l'ensemble des pixels d'une même rangée d'une matrice de pixels. On notera que la photodiode D est toujours associée à un transistor TR, mais qu'il peut n'exister qu'un seul dispositif de précharge et un seul dispositif de lecture pour un groupe de photodiodes, les drains des transistors de transfert de ces photodiodes étant alors interconnectés à un même noeud S.
La figure 2 est une reproduction de la figure 5 du brevet US 8513761 (B9164) de la demanderesse et illustre schématiquement un exemple de réalisation d'un pixel du type de celui de la figure 1, la figure 2 étant une vue en coupe de ce pixel.
Le pixel comprend un substrat de silicium 11 faiblement dopé de type N (N-) . Une structure d'isolement comprenant une tranchée isolée (isolant 23) remplie d'un matériau conducteur 24 relié à une borne Vwall entoure le pixel et le sépare des pixels voisins. Une couche 13 fortement dopée de type P (P+) revêt le substrat 11 du côté de la face supérieure, ou face avant, du pixel. Cette couche 13 est interrompue dans une partie sensiblement centrale du pixel par une région de transfert comprenant une partie inférieure 17 faiblement dopée de type N (N-) et une partie supérieure 18 fortement dopée de type N (N+). Une tranchée isolée (isolant 15) remplie d'un matériau conducteur 16 relié à une borne TG délimite latéralement la région de transfert. En d'autres termes, en vue de dessus non représentée, la région de transfert est entourée de la structure d'isolement 15, 16 qui a la forme d'un anneau, la structure d'isolement 15, 16 étant elle-même entourée par la couche 13. Dans la couche 13 sont formés divers transistors, par exemple les transistors RD, RST et SF de la figure 1 (le transistor RD n'est pas représenté). Divers niveaux de métallisation sont formés sur la face supérieure, ou face avant, du substrat 11 pour assurer les connexions aux drains, sources et grilles des divers transistors et à la région N+ 18 correspondant au noeud de lecture S de la figure 1. Une couche 19 fortement dopée de type P (P+) est disposée au niveau de la face inférieure, ou face arrière, du substrat 11. En outre, la face inférieure, ou face arrière, du pixel est recouverte d'un filtre 20 ayant la couleur désirée pour le pixel considéré, par exemple rouge, vert ou bleu. Dans cet exemple, une lentille 21 recouvre le filtre 20.
Un tel pixel présente divers inconvénients, notamment en ce qui concerne l'isolation entre les transistors et le substrat 11 dans lequel s'accumulent les électrons photogénérés.
Il serait donc souhaitable de disposer d'un pixel palliant au moins certains des inconvénients d'un pixel du type susmentionné. Résumé
Ainsi, un mode de réalisation prévoit un pixel à éclairement par la face arrière comprenant un substrat semiconducteur d'un premier type de conductivité revêtu, du côté de la face avant du pixel, d'un ensemble tricouche comportant successivement une couche du deuxième type de conductivité, une couche isolante et une couche semiconductrice, cet ensemble tricouche étant interrompu dans une partie centrale du pixel par une région de transfert du premier type de conductivité délimitée latéralement par un mur conducteur isolé s'étendant à partir de la face avant, des transistors étant formés dans la couche semiconductrice.
Selon un mode de réalisation, une structure d'isolement délimite latéralement le pixel.
Selon un mode de réalisation, la structure d'isolement est un autre mur conducteur isolé.
Selon un mode de réalisation, la structure d'isolement s'étend à partir de la face avant jusqu'à la face arrière du substrat.
Selon un mode de réalisation, la structure d'isolement s'étend à partir de la face arrière du substrat jusque dans la couche du deuxième type de conductivité.
Selon un mode de réalisation, la région de transfert comprend un prolongement du substrat revêtu d'une région fortement dopée du premier type de conductivité.
Selon un mode de réalisation, le mur conducteur isolé délimitant la région de transfert comprend un matériau conducteur bordé d'un isolant, l'isolant étant plus épais dans une partie supérieure du mur bordée de la couche semiconductrice, de la couche isolante et de la région fortement dopée du premier type de conductivité.
Selon un mode de réalisation, le pixel comprend un contact formé sur la couche du deuxième type de conductivité.
Selon un mode de réalisation, une couche fortement dopée du deuxième type de conductivité est disposée au niveau de la face arrière du substrat.
Selon un mode de réalisation, le mur conducteur isolé délimitant la région de transfert est adapté à être connecté à un premier potentiel pour autoriser un transfert de charges à travers la région de transfert, et à un deuxième potentiel pour bloquer ce transfert.
Un mode de réalisation prévoit un procédé de fabrication d'un pixel comprenant les étapes suivantes : prévoir une structure comprenant un substrat semi-conducteur d'un premier type de conductivité revêtu d'une couche isolante elle-même revêtue d'une couche semiconductrice ; masquer une région centrale de la structure et doper le substrat pour former une couche du deuxième type de conductivité s'étendant sous la couche isolante ; former, à travers toute l'épaisseur de la couche semi-conductrice, de la couche isolante et de la couche du deuxième type de conductivité, un mur conducteur isolé délimitant latéralement ladite région centrale ; retirer par gravure des portions de la couche semi-conductrice et de la couche isolante au niveau de la région centrale ; former des transistors dans la couche semiconductrice ; former des niveaux d'interconnexion sur la face supérieure de la couche semiconductrice ; fixer une poignée au-dessus des niveaux d'interconnexion ; et amincir le substrat du côté de sa face arrière.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre un exemple d'un circuit d'un pixel ; la figure 2 est une vue en coupe d'un exemple de réalisation du pixel de la figure 1 ; la figure 3 est une vue en coupe d'un mode de réalisation d'un pixel ; la figure 4 est une vue en coupe d'une variante de réalisation d'un pixel ; et la figure 5 est une vue en coupe d'une autre variante de réalisation d'un pixel.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, les termes "avant", "arrière", "dessus", "supérieur", et "inférieur" se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. Sauf précision contraire, les expressions "sensiblement", "environ" et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La figure 3 est une vue en coupe d'un mode de réalisation d'un pixel 30 formé à partir d'une structure SOI ("Semiconductor On Insulator" - semiconducteur sur isolant).
Le pixel 30 comprend un substrat semiconducteur 31 faiblement dopé de type N (N-) . La face supérieure, ou face avant, du substrat 31 est revêtue d'un ensemble tricouche 33 comprenant successivement une couche 35 fortement dopée de type P (P+) , une couche isolante 37, et une couche semiconductrice 39. Le pixel est délimité latéralement par un mur conducteur isolé 41 correspondant à une tranchée bordée d'un isolant 43 et remplie d'un matériau conducteur 45, le matériau conducteur 45 étant relié à une borne Vwall'. Dans ce mode de réalisation, le mur 41 s'étend à partir de la face supérieure, ou face avant, de la structure jusqu'à la face inférieure, ou face arrière, du substrat 31. Dans une partie sensiblement centrale du pixel, une région de transfert 47 est délimitée latéralement par un mur conducteur isolé 49 correspondant à une tranchée bordée d'un isolant 51 et remplie d'un matériau conducteur 53, le matériau conducteur 53 étant relié à une borne TG'. Le mur 49 s'étend à partir de la face avant de la structure à travers toute l'épaisseur de l'ensemble tricouche 33. Ainsi, la région de transfert 47 interrompt l'ensemble tricouche 33 et est entourée d'un mur conducteur annulaire 49, lui-même entouré de l'ensemble tricouche 33. La région de transfert 47 comprend un prolongement 55 du substrat 31 recouverte d'une région 57 fortement dopée de type N (ISF1-) .
Divers transistors, par exemple les transistors RD, RST et SF de la figure 1 (le transistor RD n'est pas représenté), sont formés dans la couche SOI 39. Du côté de la face avant de la structure, des connexions sont formées vers la région PT1" 57 correspondant au noeud S de la figure 1, vers la couche P+ 35 et vers les drains, sources et grilles des divers transistors, la connexion (non représentée) vers la couche P+ 35 interrompant la couche SOI 39 et la couche isolante 37.
Une couche 59 fortement dopée de type P (P+) peut être formée au niveau de la face arrière du substrat 31. Dans ce mode de réalisation, la face arrière du substrat 31 est revêtue d'un filtre 61 ayant la couleur désirée pour le pixel considéré, par exemple rouge, vert ou bleu. En outre, le filtre 61 est revêtu d'une lentille 63 optionnelle dans ce type de structure.
Le fonctionnement de ce pixel est le même que celui décrit dans le brevet US 8513761 (B9164) mentionné en relation avec les figures 1 et 2.
De manière avantageuse, les transistors RST, SF et RD formés dans la couche SOI 39 du pixel 30 peuvent fonctionner à des tensions plus faibles et présenter moins de fuite de courant que dans le cas où ils sont formés dans la couche 13 du pixel de la figure 2.
La surface totale occupée par les transistors du pixel 30 peut être plus faible que celle occupée par les transistors du pixel de la figure 2.
En outre, les transistors du pixel 30 ne risquent pas d'être perturbés par les charges photogénérées dans le substrat, contrairement au cas des transistors du pixel de la figure 2. A titre d'exemple, le substrat 31 est en silicium. Le substrat 31 peut être à un niveau de dopage de l'ordre de 10^ à 1016 atomes.cm-3, par exemple 1033 atomes.cm-3. Le substrat 31 est aminci, par exemple à une épaisseur inférieure à 10 pm, de préférence de l'ordre de 3 à 5 pm. La région N+ 57 peut avoir un niveau de dopage de l'ordre de 1038 à 1023 atomes.cm-3. Cette région 57 peut avoir une épaisseur comprise entre 0,05 et 0,3 pm, par exemple 0,015 pm. La région 55 peut avoir un niveau de dopage environ égal à celui du substrat 31. L'épaisseur de cette région 55 peut être comprise entre 0,3 et 1 pm, par exemple 0,07 pm. La couche semiconductrice 39 peut avoir une épaisseur comprise entre 20 et 300 pm, par exemple 250 pm. La couche P+ 59 peut avoir un niveau de dopage de l'ordre de 1038 atomes.cm-3. L'épaisseur de cette couche 59 peut être comprise entre 100 et 500 pm, par exemple 300 pm nm. Les matériaux conducteurs 53 et 45 peuvent être du silicium polycristallin dopé ou un métal. Les matériaux isolants 43 et 51 peuvent correspondre à une couche d'oxyde de silicium ou à une succession de couches isolantes par exemple d'oxyde de silicium, de nitrure de silicium et d'oxyde de silicium.
En pratique, pour fabriquer le pixel 30 on prévoit une structure de type SOI comprenant la couche semiconductrice 39 reposant sur la couche isolante 37, elle-même reposant sur le substrat semiconducteur 31 dopé N-. La couche P+ 35 est formée par une étape d'implantation profonde d'atomes dopants suivie d'une étape de recuit, la partie centrale du pixel correspondant à la région de transfert étant masquée lors de l'étape d'implantation. Les murs conducteurs 41 et 49 sont formés en creusant des tranchées à l'emplacement des murs 41 et 49 par gravure à partir de la face avant de la couche semiconductrice 39, des tranchées, en formant une couche du matériau isolant, respectivement 43 ou 51, sur les parois des tranchées, puis en remplissant ces tranchées du matériau conducteur, respectivement 43 ou 53. Divers transistors, par exemple les transistors RST, SF et RD, sont formés dans la couche semiconductrice 39. Entre le mur isolé 49 et au-dessus d'une portion de la couche 35 destinée à être connectée au potentiel de masse, la couche semiconductrice 39 et la couche isolante 37 sont ensuite retirées par gravure jusqu'au substrat 31. On procède ensuite à une étape de dopage pour former la partie supérieure LT1" 57 de la région de transfert 47. On peut alors réaliser une étape de siliciuration des faces supérieures des drains, des sources et des grilles des transistors, en évitant de préférence de siliciurer la région N"1" 57 et la portion de la couche P+ 35 qui sera reliée à une borne d'application du potentiel de masse.
Des niveaux d'interconnexion sont ensuite formés au-dessus de la couche semiconductrice 39 par des étapes successives de dépôt et de gravure de couches isolantes et de couches métalliques. Il est souhaitable que les niveaux d'interconnexion soient formés sur une surface plane. Pour cela, préalablement à la formation de ces niveaux d'interconnexion, il convient d'effectuer un dépôt planarisé dans l'ouverture traversant la couche SOI 39 au-dessus de la région de transfert 47. On pourra prévoir une étape de remplissage par un isolant traversé par un via conducteur.
Une fois les niveaux d'interconnexion formés, une poignée, par exemple une tranche de silicium, est collée sur la surface supérieure de l'empilement d'interconnexion, et le substrat 31 est aminci du côté de sa face arrière jusqu'à une épaisseur souhaitée. Finalement, la couche P+ 59 et éventuellement le filtre 61 et/ou la lentille 63 sont formés sur la face arrière du substrat 31.
De manière avantageuse, lors de l'étape de siliciuration, du fait que les transistors sont formés dans une couche semiconductrice 39 isolée du substrat 31, les risques de contamination du substrat par des atomes métalliques sont réduits par rapport au cas où ces transistors sont formés dans la couche P+ 13 du pixel de la figure 2.
La figure 4 est une vue en coupe représentant schématiquement une variante de réalisation du pixel de la figure 3. Dans cette variante, un pixel 70 comprend de mêmes éléments désignés par les mêmes références que le pixel 30 à la différence que le mur conducteur isolé 41 délimitant latéralement le pixel 70 s'étend depuis la face arrière du pixel jusque dans la couche P+ 35. De préférence, le mur conducteur isolé 41 s'étend jusque dans la couche isolante 37 de l'ensemble tricouche 33.
Les étapes permettant de fabriquer le pixel 70 sont les mêmes que celles permettant de fabriquer le pixel 30 à la différence que la tranchée correspondant au mur 41 est gravée à partir de la face arrière du pixel après amincissement du substrat 31.
La figure 5 est une vue en coupe représentant schématiquement une autre variante de réalisation du pixel de la figure 3. Dans cette variante, un pixel 80 comprend de mêmes éléments désignés par les mêmes références que le pixel 30 à la différence que le matériau isolant 51 du mur conducteur isolé 49 est plus épais dans une partie supérieure du mur 49 s'étendant jusqu'à un niveau égal ou inférieur à celui de la face inférieure de la région N+ 57. Il en résulte que l'influence de la polarisation du matériau conducteur 53 du mur 49 sur la région N+ 57, et donc sur le noeud de lecture S, ainsi que sur les transistors formés dans la couche SOI 39, peut être réduite par rapport au cas des pixels 30 et 70.
Pour former le mur conducteur 49 du pixel 80, préalablement à la gravure de la tranchée correspondant au mur 49, une région isolante en le matériau isolant 51 est formée à l'emplacement du mur 41, par exemple en gravant une tranchée puis en remplissant cette tranchée du matériau isolant 51. Cette région isolante s'étend depuis la face supérieure de la couche semi-conductrice jusqu'à un niveau égal, de préférence inférieur, à celui de la face inférieure de la région PT1" 57. En outre, en vue de dessus, cette région isolante a une largeur supérieure à celle du mur conducteur 49 qui sera fomé ultérieurement. Le mur 49 est ensuite formé comme cela a été décrit en relation avec la figure 3.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un mode de réalisation dans lequel on accumule des électrons, l'homme de l'art saura adapter les pixels décrits précédemment au cas où on accumule des trous en inversant tous les types de conductivité et en adaptant les potentiels appliqués aux diverses régions de ces pixels.
Bien que l'on ait décrit des pixels délimités latéralement par un mur conducteur isolé 41, d'autres structures d'isolement peuvent être prévues pour délimiter ces pixels, par exemple un mur fortement dopé de type P (P+).
Des dispositifs de lecture différents de celui décrit en relation avec la figure 1 pourront être prévus dans les pixels décrits ci-dessus. Les transistors correspondant à ces dispositifs seront formés dans la couche SOI 39. L'ordre et le nombre d'étapes des procédés de fabrication des pixels décrits précédemment pourront être adaptés par 1'homme de 1'art.
On notera que 1'homme de 1'art pourra combiner divers éléments des divers modes de réalisation et variantes décrites ici sans faire preuve d'activité inventive.

Claims (11)

  1. REVENDICATIONS
    1. Pixel (30, 70, 80) à éclairement par la face arrière comprenant un substrat semiconducteur (31) d'un premier type de conductivité revêtu, du côté de la face avant du pixel, d'un ensemble tricouche (33) comportant successivement une couche (35) du deuxième type de conductivité, une couche isolante (37) et une couche semiconductrice (39), cet ensemble tricouche étant interrompu dans une partie centrale du pixel par une région de transfert (47) du premier type de conductivité délimitée latéralement par un mur conducteur isolé (49) s'étendant à partir de la face avant, des transistors (RD, RST, SF) étant formés dans la couche semi-conductrice .
  2. 2. Pixel (30, 70, 80) selon la revendication 1, dans lequel une structure d'isolement (41) délimite latéralement le pixel.
  3. 3. Pixel (30, 70, 80) selon la revendication 2, dans lequel la structure d'isolement est un autre mur conducteur isolé (41) .
  4. 4. Pixel (30, 80) selon la revendication 2 ou 3, dans lequel la structure d'isolement (41) s'étend à partir de la face avant jusqu'à la face arrière du substrat (31).
  5. 5. Pixel (70) selon la revendication 2 ou 3, dans lequel la structure d'isolement (41) s'étend à partir de la face arrière du substrat (31) jusque dans la couche (35) du deuxième type de conductivité.
  6. 6. Pixel (30, 70, 80) selon l'une quelconque des revendications 1 à 5, dans lequel la région de transfert (47) comprend un prolongement (55) du substrat (31) revêtu d'une région (57) fortement dopée du premier type de conductivité.
  7. 7. Pixel (80) selon la revendication 6, dans lequel le mur conducteur isolé (49) délimitant la région de transfert (47) comprend un matériau conducteur (53) bordé d'un isolant, l'isolant étant plus épais dans une partie supérieure du mur bordée de la couche semiconductrice (39), de la couche isolante (37) et de la région (57) fortement dopée du premier type de conductivité.
  8. 8. Pixel (30, 70, 80) selon l'une quelconque des revendications 1 à 7, comprenant un contact formé sur la couche (35) du deuxième type de conductivité.
  9. 9. Pixel (30, 70, 80) selon l'une quelconque des revendications 1 à 8, dans lequel une couche (59) fortement dopée du deuxième type de conductivité est disposée au niveau de la face arrière du substrat (31).
  10. 10. Pixel (30, 70, 80) selon l'une quelconque des revendications 1 à 9, dans lequel le mur conducteur isolé (49) délimitant la région de transfert (47) est adapté à être connecté à un premier potentiel pour autoriser un transfert de charges à travers la région de transfert, et à un deuxième potentiel pour bloquer ce transfert.
  11. 11. Procédé de fabrication d'un pixel (30, 70, 80) comprenant les étapes suivantes : prévoir une structure comprenant un substrat semi-conducteur (31) d'un premier type de conductivité revêtu d'une couche isolante (37) elle-même revêtue d'une couche semi-conductrice (39) ; masquer un région centrale (47) de la structure et doper le substrat (31) pour former une couche (35) du deuxième type de conductivité s'étendant sous la couche isolante (37) ; former, à travers toute l'épaisseur de la couche semi-conductrice (39), de la couche isolante (37) et de la couche (35) du deuxième type de conductivité, un mur conducteur isolé (49) délimitant latéralement ladite région centrale (47) ; retirer par gravure des portions de la couche semi-conductrice (39) et de la couche isolante (37) au niveau de la région centrale (47) ; former des transistors (RD, RST, SF) dans la couche semiconductrice (39) ; former des niveaux d'interconnexion sur la face supérieure de la couche semiconductrice (39) ; fixer une poignée au-dessus des niveaux d'interconnexion ; et amincir le substrat (31) du côté de sa face arrière.
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