KR100882979B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는, 픽셀부 및 주변부를 포함하는 제1 기판; 상기 픽셀부에 형성된 리드아웃 회로; 상기 픽셀부 및 주변부 상에 형성된 층간 절연층; 상기 층간 절연층을 관통하여 상기 리드아웃 회로 및 주변부와 전기적으로 각각 연결된 하부배선; 상기 픽셀부에 대응하는 층간 절연층 상에 형성된 포토다이오드; 상기 포토다이오드 및 상기 주변부의 하부배선과 연결되도록 상기 포토다이오드를 포함하는 층간 절연층 상에 형성된 투명전극; 상기 투명전극 상에 형성되고 상기 주변부의 하부배선에 대응하는 상기 투명전극을 노출시키는 트랜치가 형성된 제1 보호층; 및 상기 트랜치 내부에 형성되고 상기 픽셀부의 제1 보호층과 동일한 표면 높이를 가지는 상부배선을 포함한다.
이미지 센서, 포토다이오드, 회로

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing Thereof}
실시예에서는 이미지센서 및 그 제조방법이 개시된다.
이미지센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 전하결합소자(charge coupled device:CCD) 이미지센서와 씨모스 이미지센서(CMOS Image Sensor)(CIS)로 구분된다.
이미지센서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
그런데, 3차원 이미지센서에 의하면 상기 포토다이오드가 기판 상부에 형성되어 상기 포토다이오드와 기판이 단차를 가지게 된다. 특히, 전체 포토다이오드 중 칩의 테두리 영역에 형성된 포토다이오드는 측면이 노출되므로 상기 측면으로 원하는 않는 빛이 입사되므로 광감도가 저하될 수 있다. 또한, 상기 포토다이오드 및 주변회로 영역의 회로부에 전압을 인가하기 위한 별도의 배선이 요구된다.
한편, 종래기술에 의하면 빛에 의해 포토다이오드의 표면전압이 낮아지게 되면 전압감지부의 표면전압 역시 동시에 낮아지게 된다. 이후 트랜스퍼 트랜지스터(Tx)가 열렸다가 닫히면 트랜스퍼 트랜지스터의 소스와 드레인의 전압이 같아지게 되고 드레인의 전압차이는 드라이브트랜지스터를 통하여 증폭된다. 그런데, 종래기술에 의하면 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다.
또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예는 픽셀부의 테두리 영역에 위치한 포토다이오드의 측면으로 입사되는 광을 차단하기 위한 상부배선이 형성되어 상기 포토다이오드의 광감도를 개선시킬 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 상기 포토다이오드 및 주변부 상에 투명전극이 형성되고, 상기 투명전극과 상기 상부배선이 전기적으로 연결되어 상기 포토다이오드 및 주변회로로 전압을 인가할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는, 픽셀부 및 주변부를 포함하는 제1 기판; 상기 픽셀부에 형성된 리드아웃 회로; 상기 픽셀부 및 주변부 상에 형성된 층간 절연층; 상기 층간 절연층을 관통하여 상기 리드아웃 회로 및 주변부와 전기적으로 각각 연결된 하부배선; 상기 픽셀부에 대응하는 층간 절연층 상에 형성된 포토다이오드; 상기 포토다이오드 및 상기 주변부의 하부배선과 연결되도록 상기 포토다이오드를 포함하는 층간 절연층 상에 형성된 투명전극; 상기 투명전극 상에 형성되고 상기 주변부의 하부배선에 대응하는 상기 투명전극을 노출시키는 트랜치가 형성된 제1 보호층; 및 상기 트랜치 내부에 형성되고 상기 픽셀부의 제1 보호층과 동일한 표면 높이를 가지는 상부배선을 포함한다.
실시예에 따른 이미지센서의 제조방법은, 픽셀부 및 주변부가 정의된 제1 기판을 준비하는 단계; 상기 픽셀부에 리드아웃 회로를 형성하는 단계; 상기 픽셀부 및 주변부를 포함하는 제1 기판 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층에 상기 리드아웃 회로 및 주변부와 연결되는 하부배선을 형성하는 단계; 결정형 반도체층을 포함하는 제2 기판을 준비하는 단계; 상기 결정형 반도체층 내부에 포토다이오드를 형성하는 단계; 상기 제1 기판의 하부배선과 상기 포토다이오드가 전기적으로 연결되도록 상기 제1 기판과 제2 기판을 본딩하는 단계; 상기 포토다이오드가 노출되도록 상기 제2 기판을 분리하는 단계; 상기 픽셀부 상에만 포토다이오드가 남아있도록 상기 주변부에 대응하는 상기 포토다이오드를 제거하여 상기 주변부의 하부배선을 노출시키는 단계; 상기 포토다이오드 및 상기 주변부의 하부배선과 연결되도록 상기 포토다이오드를 포함하는 층간 절연층 상에 투명전극층을 형성하는 단계; 상기 투명전극층 상에 제1 보호층을 형성하는 단계; 상기 주변부의 배선에 대응하는 상기 제1 보호층에 상기 투명전극층을 노출시키는 트랜치를 형성하는 단계; 및 상기 트랜치에 상부배선을 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 포토다이오드에 전압을 인가하기 위한 상부배선이 포토다이오드의 측면에 형성되어 포토다이오드 측면으로 입사되는 광을 차단하여 광감도를 개선할 수 있다.
또한, 실시예에 의하면 상기 포토다이오드 및 주변부의 회로영역과 연결되는 상부배선이 한번의 공정에 의하여 형성되므로 공정단계 감소에 따른 생산성을 향상시킬 수 있는 효과가 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
<제1 실시예>
도 10은 실시예에 따른 이미지센서를 도시한 단면도이다.
도 10을 참조하여, 실시예에 따른 이미지센서는, 픽셀부(A) 및 주변부(B)를 포함하는 제1 기판(100); 상기 픽셀부(A)에 형성된 리드아웃 회로(120); 상기 픽셀부(A) 및 주변부(B) 상에 형성된 층간절연층(160); 상기 층간절연층(160)을 관통하여 상기 리드아웃 회로(120) 및 주변부(B)와 전기적으로 연결된 하부배선(150,170); 상기 픽셀부(A)에 대응하는 층간절연층(160) 상에 형성된 포토다이오드(205); 상기 포토다이오드(205) 및 상기 주변부(B)의 하부배선(170)과 연결되도 록 상기 포토다이오드(205)를 포함하는 층간절연층(160) 상에 형성된 투명전극(230); 상기 투명전극(230) 상에 형성되고 상기 주변부(B)의 하부배선(170)에 대응하는 상기 투명전극(230)을 노출시키는 트랜치(241)가 형성된 제1 보호층(240); 및 상기 트랜치(241) 내부에 형성되고 상기 픽셀부(A)의 제1 보호층(240)과 동일한 표면 높이를 가지는 상부배선(250)을 포함한다.
상기 제1 기판(100)의 리드아웃 회로(120)는 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역(140) 상부에 상기 하부배선(150)과 연결되어 형성된 제1 도전형 연결영역(147);을 포함할 수 있다.
상기 제1 보호층(240)의 트랜치(241) 내부에 상부배선(250)이 배치되어 상기 투명전극(230)과 전기적으로 연결될 수 있다. 또한, 상기 상부배선(250)은 상기 포토다이오드(205) 상에 형성된 제1 보호층(240)과 동일한 표면 높이로 형성될 수 있다. 그러면, 상기 상부배선(250)이 상기 포토다이오드(205)의 측면으로 입사되는 광을 차단하여 이미지 특성을 개선할 수 있다.
도 12는 상기 포토다이오드 상에만 투명전극이 형성된 것을 나타내는 단면도이다.
도 12를 참조하여, 상기 제1 기판(100) 상에 포토다이오드(205) 상부에만 투명전극(235)이 배치되어 상기 포토다이오드(205)와 전기적으로 연결될 수 있다. 그리고, 상기 투명전극(230)을 포함하는 층간절연층(160) 상에 제1 및 제2 트랜치(243,245)를 가지는 제1 보호층(240)이 배치되어 있다. 상기 제1 및 제2 트랜치(243,245)는 상기 투명전극(235) 및 상기 하부배선(170)을 각각 노출시킨다.
상기 제1 및 제2 트랜치(243,245)를 포함하는 제1 보호층(240) 상부에는 상부배선(255)이 배치되어 있다. 이때, 상기 상부배선(255)은 단위픽셀에 대응하는 포토다이오드(205)는 가리지 않도록 형성될 수 있다. 상기 제1 및 제2 트랜치(243,245) 내부에 상부배선(255)이 배치되어 상기 상부배선(255)은 상기 투명전극(235)과 전기적으로 연결될 수 있다.
또한, 상기 상부배선(250)은 상기 제1 트랜치(243)에서 제2 트랜치(245)까지 연장되어 상기 포토다이오드(205)의 측면을 가릴 수 있다. 따라서, 상기 상부배선(250)은 상기 포토다이오드(205)의 측면으로 입사되는 광을 차단할 수 있다.
제1 실시예는 상기 포토다이오드가 결정형 반도체층(crystalline semiconductor layer)에 형성된 예이다. 상기 포토다이오드가 결정형 반도체층 내에 형성됨으로써 포토다이오드의 디펙트를 방지할 수 있다.
또한, 상기 포토다이오드에 그라운드 전압을 인가하기 위한 상부배선이 포토다이오드의 측면영역을 가리도록 형성되어 광차단막 역할을 할 수 있다. 따라서, 포토다이오드의 광감도를 향상시킬 수 있다.
다음으로, 제1 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 상기 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140) 을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다. 상기 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트 트랜지스터(Sx)(127)를 포함할 수 있다.
이하, 제1 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
제1 실시예에서 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층(미도시) 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction) 또는 PNP 졍션일 수 있으나 이에 한정되는 것은 아니다.
N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx(123) Vth(문턱전압)이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(205)에서 발생한 전 자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에 의하면 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술처럼 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 제1 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
또한, 제1 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 통해 3 차원 이미지센서의 암전류(Dark Current) 감소에 기여할 수 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 트랜스퍼 트랜지스터(Tx Source)부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 다크시그널(Dark Signal)이 증가할 수 있다.
도 10 및 도 12에서 미설명 도면 부호는 이하 제조방법에서 설명한다.
도 1 내지 도 12를 참조하여 제1 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 제1 기판(100)의 픽셀부(A)에 리드아웃 회로(120)가 형성된다. 상기 제1 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자분리막(110)이 형성된다. 상기 제1 기판(100)의 액티브 영역에는 단위픽셀이 형성되는 픽셀부(A) 및 신호처리를 위한 주변부(B)가 형성된다. 예를 들어, 상기 리드아웃 회로(120)는 트랜스퍼 트랜지스터(Tx)(121), 리셋 트랜지스터(Rx)(123), 드라이브 트랜지스터(Dx)(125) 및 셀렉트 트랜지스터(Sx)(127)를 포함하여 형성될 수 있다. 이후, 플로팅디퓨전 영역(FD)(131) 및 상기 각 트랜지스터에 대한 소스/드레인 영역을 포함하는 이온주입영역(130)을 형성할 수 있다. 상기 리드아웃 회로(120)를 형성할 때 상기 주변부(B)의 트랜지스터 회로(미도시)도 동시에 형성될 수 있다.
상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 하부배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함 할 수 있다.
상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 1와 같이 P0(145)/N-(143)/P-(141) 졍션(Junction) 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
제1 실시예는 도 1과 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
즉, 실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 예를 들어, N-(143)영역의 도핑농도를 FD(131)의 도핑농도보다 낮게 함으로써 트랜스터 트랜지스퍼(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계할 수 있다.
다음으로, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 예를 들어, P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 N+ 영역(147)을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형 성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다
제1 실시예에 의하면 포토다이오드와 리드아웃 서킷(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간 절연층(160)을 형성하고 하부배선(150)을 형성할 수 있다. 상기 하부배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 하부배선(150)은 단위픽셀 별로 형성되어 포토다이오드(230)와 상기 리드아웃 서킷(120)을 연결하여 포토다이오드(230)의 광전하를 전송하는 역할을 할 수 있다. 상기 리드아웃 서킷(120)과 연결되는 하부배선(150)의 형성시 주변부(B)와 연결되는 하부배선(170)도 형성될 수 있다. 상기 하부배선(150,170)은 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다.
도 2를 참조하여, 결정형 반도체층(200)을 포함하는 제2 기판(20)을 준비한다. 상기 제2 기판(20)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 결정형 반도체층(200)은 에피택시얼에 의해 제2 기판(20)에 형성될 수 있다.
도 3을 참조하여, 상기 결정형 반도체층(200)의 내부에 포토다이오드(205)가 형성된다. 상기 포토다이오드(205)는 제1 불순물 영역(210) 및 제2 불순물 영역(220)으로 형성될 수 있다.
상기 제1 불순물 영역(210)은 상기 결정형 반도체층(200)의 깊은 영역에 n형 불순물을 이온주입하여 형성되고, 상기 제2 불순물 영역(220)은 상기 결정형 반도체층(200)의 얕은 영역에 p형 불순물을 이온주입하여 형성될 수 있다. 상기 제1 불순물 영역(210)과 제2 불순물 영역(220)이 접하도록 형성되므로 상기 포토다이오드(205)는 PN 접합의 구조를 가질 수 있다. 따라서, 상기 포토다이오드(205)에서 생성된 광전자는 상기 하부배선(150)을 통해 상기 회로로 전달될 수 있다.
도시되지는 않았지만, 상기 제1 불순물 영역(210)의 하부에 고농도의 n형 불순물을 이온주입하여 오믹컨택층이 형성될 수 있다. 또한 상기 포토다이오드(205)가 단위픽셀 별로 분리되도록 상기 결정형 반도체층(200) 내부에는 P형 불순물을 이온주입하여 소자분리영역이 형성될 수 있다.
상기 포토다이오드(205)가 상기 결정형 반도체층(200) 내부에 이온주입되어 형성되므로 상기 포토다이오드(205) 내에 디펙트를 방지하여 암전류등의 발생을 차단할 수 있다.
도 4를 참조하여, 상기 하부배선(150, 170)을 포함하는 상기 제1 기판(100)과 상기 결정형 반도체층(200)을 본딩(bonding)한다. 상기 제1 기판(100)과 제2 기판(20)이 본딩되면 상기 하부배선(150)인 제4 메탈콘택(154a)과 상기 포토다이오드(205)의 제1 불순물 영역(210)이 전기적으로 연결된 상태가 된다.
도 5를 참조하여, 상기 제1 기판(100) 상에 상기 포토다이오드(205)가 남아있도록 상기 제2 기판(20)이 제거된다. 예를 들어, 상기 제2 기판(20)은 블레이드 등을 이용하여 제거되어 상기 포토다이오드(205)는 노출될 수 있다.
따라서, 상기 제1 기판(100) 상에는 포토다이오드(205)를 포함하는 상기 결정형 반도체층(200)이 남아있게 되므로 상기 제1 기판(100)과 포토다이오드(205)는 수직형 집적을 이루게 된다.
도 6을 참조하여, 상기 제1 기판(100)에 본딩된 상기 결정형 반도체층(200)의 일부를 제거하여 상기 주변부(B)의 층간 절연층(160) 및 하부배선(170)의 일부를 노출시키는 노출부(115)가 형성된다. 상기 노출부(115)에 의하여 상기 픽셀부(A) 상부에만 포토다이오드(205)가 형성될 수 있다. 특히, 도 6에 도시된 상기 포토다이오드(205)는 제1 기판(100) 전체면을 기준으로 하여 상기 픽셀부(A)의 테두리 영역에 위치한 포토다이오드(205) 일 수 있다.
상기 포토다이오드(205)는 상기 픽셀부(A)에 대응하는 상기 층간절연층(160)의 상부에 형성되어 상기 주변부(B)의 층간절연층(160)과 단차를 가진다. 따라서, 상기 주변부(B)와 인접하는 상기 포토다이오드(205)의 측벽은 노출된 상태가 된다.
도 7을 참조하여, 상기 포토다이오드(225)을 포함하는 제1 기판(100) 상부에 투명전극(230)이 형성된다. 상기 투명전극(230)은 상기 포토다이오드(205) 및 상기 주변부(B)의 배선(170)과 전기적으로 연결될 수 있다. 예를 들어, 상기 투명전극(230)은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
도 8을 참조하여, 상기 투명전극(230)을 포함하는 제1 기판(100) 상부에 트랜치(241)를 포함하는 제1 보호층(240)이 형성된다. 상기 제1 보호층(240)은 산화막 또는 질화막으로 형성될 수 있다. 그리고, 상기 트랜치(241)는 상기 하부배선(170)에 대응하는 상기 투명전극(230)을 노출시키도록 상기 제1 보호층(240)을 식각하여 형성된다.
도 9를 참조하여, 상기 트랜치(241)에 상부배선(250)이 형성된다. 상기 상부배선(250)은 상기 하부배선(170) 상의 상기 트랜치(241)를 포함하는 제1 보호층(240) 상에 형성되어 상기 투명전극(230)과 전기적으로 연결될 수 있다.
상기 상부배선(250)은 상기 제1 보호층(240) 상에 금속층(미도시)을 증착한 후 평탄화공정을 진행하여 상기 픽셀부(A) 상의 제1 보호층(240)과 동일한 표면 높이를 가질 수 있다. 상기 상부배선(250)에 의하여 상기 픽셀부(A)와 주변부(B)의 단차는 제거되므로 후속공정인 컬러필터 공정의 진행이 용이해 질 수 있다. 예를 들어, 상기 상부배선(250)은 알루미늄, 구리, 티타늄, 텅스텐 등을 포함하는 도전성 물질로 형성될 수 있다.
상기 상부배선(250)이 상기 하부배선(170)에 대응하는 상기 투명전극(230) 상에 선택적으로 형성되므로, 상기 포토다이오드(205) 상부 영역을 가리지 않도록 형성되어 포토다이오드(205)의 수광영역을 최대한 확보할 수 있다.
도 10을 참조하여, 상기 상부배선(250)을 포함하는 제1 보호층(240) 상에 제2 보호층(260)이 형성된다. 그리고, 단위 픽셀의 포토다이오드(205)에 대응하는 상기 제2 보호층(260) 상에 컬러필터(270)가 형성된다.
도 11 및 도 12는 투명전극이 포토다이오드 상에만 형성된 것을 나타내는 것이다.
도 11을 참조하여, 투명전극(235)은 상기 포토다이오드(205)을 포함하는 제1 기판(100) 상에 투명전극층(미도시)을 형성한 후 상기 포토다이오드(205) 상에만 남아있도록 패터닝하여 형성할 수 있다.
그리고, 상기 투명전극(235)을 포함하는 제1 기판(100) 상에 제1 및 제2 트랜치(243,245)를 포함하는 제1 보호층(240)이 형성된다. 상기 제1 보호층(240)은 상기 포토다이오드(205) 및 상기 주변부(B)의 층간 절연층(160)까지 형성되어 상기 포토다이오드(205) 및 배선(170) 보호 및 절연시킬 수 있게 된다. 상기 제1 트랜치(243)는 포토다이오드(205)의 일부 영역을 노출시키도록 선택적으로 형성되고, 상기 제2 트랜치(245)는 상기 주변부(B)의 배선(170)을 노출시킬 수 있다.
도 12를 참조하여, 상부배선(255)이 상기 제1 트랜치(243) 내부에 형성되어 상기 투명전극(235)을 통하여 상기 포토다이오드(205)와 전기적으로 연결될 수 있다. 또한, 상기 상부배선(250)은 상기 제1 트랜치(243)에서 상기 제2 트랜치(245)까지 연장형성되어 있으므로 상기 하부배선(170)과 전기적으로 연결될 수 있다. 따라서, 상기 상부배선(250)을 통해 상기 포토다이오드(205) 및 상기 하부배선(170) 으로 그라운드 전압을 인가할 수 있다. 또한, 상기 상부배선(250)이 상기 포토다이오드(205)의 측면에 대응하는 상기 제1 보호층(240) 상에 형성되어 있으므로 상기 포토다이오드(205)의 측면으로 입사되는 광을 차단하는 역할을 할 수 있다.
(제2 실시예)
도 12는 제2 실시예에 따른 이미지센서의 단면도이다.
제2 실시예에 따른 이미지센서는 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100); 상기 리드아웃 회로(120) 상측에 형성된 포토다이오드(205)를 포함한다. 제1 기판(100)의 리드아웃 회로(120)는 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역 일측에 상기 배선(150)과 연결되어 형성된 제1 도전형 연결영역(148);을 포함할 수 있다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지에 대한 감도를 높일 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도 전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, 실시예에 의하면 N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 Leakage Source가 된다.
따라서, 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 12는 제1 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.
도 13은 제2 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.

Claims (13)

  1. 픽셀부 및 주변부를 포함하는 제1 기판;
    상기 픽셀부에 형성된 리드아웃 회로;
    상기 픽셀부 및 주변부 상에 형성된 층간 절연층;
    상기 층간 절연층을 관통하여 상기 리드아웃 회로 및 주변부와 전기적으로 각각 연결된 하부배선;
    상기 픽셀부에 대응하는 층간 절연층 상에 형성된 포토다이오드;
    상기 포토다이오드 및 상기 주변부의 하부배선과 연결되도록 상기 포토다이오드를 포함하는 층간 절연층 상에 형성된 투명전극;
    상기 투명전극 상에 형성되고 상기 주변부의 하부배선에 대응하는 상기 투명전극을 노출시키는 트랜치가 형성된 제1 보호층; 및
    상기 트랜치 내부에 형성되고 상기 픽셀부의 제1 보호층과 동일한 표면 높이를 가지는 상부배선을 포함하고,
    상기 리드아웃회로는 상기 제1 기판 상에 형성된 트랜지스터 및 상기 트랜지스터 양측에 해당하는 상기 제1 기판 내부에 형성된 전기접합영역 및 플로팅 디퓨젼 영역을 포함하고,
    상기 전기접합영역의 전압이 상기 플로팅 디퓨젼 영역보다 높게 형성되어 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 제1 보호층 및 상부배선 상에 형성된 제2 보호층을 더 포함하고,
    상기 포토다이오드에 대응하는 상기 제2 보호층 상에 형성된 컬러필터를 더 포함하는 이미지센서.
  3. 제1 항에 있어서,
    상기 전기접합영역은,
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
  4. 제3 항에 있어서,
    상기 전기접합영역 상부에 상기 하부배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  5. 삭제
  6. 제1 항에 있어서,
    상기 트랜지스터는 트랜스퍼 트랜지스터이며,
    상기 트랜지스터의 전기접합영역의 이온주입농도가 상기 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서.
  7. 제1 항에 있어서,
    상기 투명전극은 상기 포토다이오드 상에만 형성된 것을 포함하고,
    상기 제1 보호층은 상기 투명전극 및 주변부의 층간 절연층 전체에 형성되고,
    상기 제1 보호층에는 상기 포토다이오드에 대응하는 상기 투명전극의 일부를 노출시키는 제1 트랜치와, 상기 주변부의 배선을 노출시키는 제2 트랜치가 형성되고,
    상기 상부배선은 상기 제1 트랜치에서 제2 트랜치까지 연장되어 상기 포토다이오드의 측면에 대응하는 상기 제1 보호층 상에 형성된 것을 포함하는 이미지센서.
  8. 픽셀부 및 주변부가 정의된 제1 기판을 준비하는 단계;
    상기 픽셀부에 리드아웃 회로를 형성하는 단계;
    상기 픽셀부 및 주변부를 포함하는 제1 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 상기 리드아웃 회로 및 주변부와 연결되는 하부배선을 형성하는 단계;
    결정형 반도체층을 포함하는 제2 기판을 준비하는 단계;
    상기 결정형 반도체층 내부에 포토다이오드를 형성하는 단계;
    상기 제1 기판의 하부배선과 상기 포토다이오드가 전기적으로 연결되도록 상기 제1 기판과 제2 기판을 본딩하는 단계;
    상기 포토다이오드가 노출되도록 상기 제2 기판을 분리하는 단계;
    상기 픽셀부 상에만 포토다이오드가 남아있도록 상기 주변부에 대응하는 상기 포토다이오드를 제거하여 상기 주변부의 하부배선을 노출시키는 단계;
    상기 포토다이오드 및 상기 주변부의 하부배선과 연결되도록 상기 포토다이오드를 포함하는 층간 절연층 상에 투명전극층을 형성하는 단계;
    상기 투명전극층 상에 제1 보호층을 형성하는 단계;
    상기 주변부의 배선에 대응하는 상기 제1 보호층에 상기 투명전극층을 노출시키는 트랜치를 형성하는 단계; 및
    상기 트랜치에 상부배선을 형성하는 단계를 포함하고,
    상기 리드아웃회로는 상기 제1 기판 상에 트랜지스터를 형성하고 상기 트랜지스터 양측에 해당하는 상기 제1 기판 내부에 전기접합영역 및 플로팅 디퓨젼 영역을 형성하는 단계를 포함하고,
    상기 전기접합영역의 이온주입농도가 상기 플로팅 디퓨젼 영역보다 낮게 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  9. 제8 항에 있어서,
    상기 상부배선을 형성하는 단계는,
    상기 트랜치를 포함하는 제1 보호층 상에 금속층을 형성하는 단계; 및
    상기 픽셀부의 제1 보호층과 동일한 높이를 가지도록 상기 금속층을 평탄화시키는 단계를 포함하는 이미지센서의 제조방법.
  10. 제8 항에 있어서,
    상기 상부배선을 형성한 다음, 상기 상부배선을 포함하는 층간 절연층 상에 제2 보호층을 형성하는 단계; 및
    상기 포토다이오드에 대응하는 상기 제2 보호층 상에 컬러필터를 형성하는 단계를 포함하는 이미지센서의 제조방법.
  11. 제8 항에 있어서,
    상기 제1 기판에 전기접합영역을 형성하는 단계는,
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  12. 제11 항에 있어서,
    상기 전기접합영역 상부에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제12 항에 있어서,
    상기 제1 도전형 연결영역을 형성하는 단계는,
    상기 하부배선에 대한 컨택에치 후에 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
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