FR2795868A1 - Transistor mosfet a effet canal court compense par le materiau de grille - Google Patents
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Abstract
Transistor MOSFET (1) comprenant une grille (3) en alliage silicium-germanium formée sur un substrat de silicium monocristallin (2) par l'intermédiaire d'une couche isolante mince (4), et des régions (7, 7-1, 8, 8-1) de drain et de source irnplantées dans le substrat (2) de part et d'autre do la grille, caractérisé en ce que la grille (3) comprend des régions latérales (3-1, 3-2) présentant une teneur croissante en germanium en direction des flancs de la grille se trouvant en regard des régions de drain et de source. Avantage : compensation de l'effet canal court par une diminution localisée du travail do sortie du matériau de grille au voisinage des régions do drain et de source.
Description
TRANSISTOR MOSFET A EFFET CANAL COURT COMPENSE PAR LE MATERIAU DE GRILLE La présente invention concerne un transistor MOSFET comprenant une grille en alliage silicium-germanium formée sur un substrat de silicium monocristallin par l'intermédiaire d'une couche isolante mince, et des régions de drain et de source implantées dans le substrat de part et d'autre de la grille.
L'un des enjeux majeur de la microélectronique d'aujourd'hui est de réduire la longueur des grilles de transistors MOSFET en dessous de 0,25 micromètre sans dégrader les caractéristiques électriques de ces transistors. Outre les divers problèmes technologiques à résoudre pour atteindre cet objectif, on se heurte à l'effet dit "canal court", ou effet SCE ("Short Channel Effect"), dû aux zones de charge d'espace apparaissant dans les jonctions PN présentes aux interfaces canal/drain et canal/source des transistors MOS. Ces zones dépeuplées de porteurs libres réduisent la longueur utile du canal et le nombre de porteurs disponibles pour la zone d'inversion. Le raccourcissement du canal n'étant pas contrôlé par la grille, il s'ensuit une diminution sensible de la tension de seuil Vth et une augmentation du courant OFF, c'est-à-dire du courant de fuite des transistors à l'état bloqué.
Il est connu que la prévision d'une grille en germanium, ou en un alliage silicium-germanium, permet de rehausser la tension de seuil Vth des transistors MOS, en particulier les transistors PMOS. Par exemple, la demande de brevet FR 97 08457 au nom de la demanderesse propose à cet effet un procédé de formation d'une grille en alliage Sil_XGex où x est supérieur à<B>50%.</B> En relation avec la figure 1, rappelons que la tension de seuil d'un transistor MOS dépend en effet du travail de sortie (h du matériau de grille, qui a pour expression .
Ec I avec E ; = Ev - Ec et .
y = Eo - Ev EG étant la bande interdite (gap) du matériau de grille, l'affinité électronique du matériau de grille, Eo le niveau d'énergie du vide (électron libre au repos), Ev la limite basse et Ec la limite haute de la bande interdite.
La bande interdite EG(Ge) du germanium, égale à 0,66 eV, étant plus étroite que la bande interdite EG(Si) du silicium, égale à 1,12 eV, le travail de sortie (I)(Ge) du germanium est plus faible que le travail de sortie qh(Si) du silicium. Comme la tension de grille est négative dans un transistor PMOS, relativement au substrat, la tension de seuil Vth d'un transistor à grille de germanium est ainsi plus élevée, en valeur absolue, que la tension de seuil Vth d'un transistor à grille de silicium.
Toutefois, la prévision d'une grille en germanium ou en alliage germanium-silicium n'apporte qu'un avantage relatif et ne permet pas de supprimer l'effet canal court. Pour fixer les idées, les courbes Cl, C2 représentées en figure 2 illustrent les variations de la tension de seuil Vth en fonction de la longueur de grille Lg, respectivement pour une grille en silicium et une grille en germanium. La courbe C2 des transistors à grille de germanium, bien que décalée vers le haut en valeur absolue par rapport à la courbe Cl des transistors à grille de silicium, présente la même décroissance que la courbe Cl lorsque la longueur de grille devient inférieure à 0,3 micromètre.
Au sein d'un circuit intégré, cette forte décroissance des courbes Cl et C2 en dessous de 0,3 micromètre entraîne une dispersion importante des tensions de seuil de transistors n'ayant pas les mêmes longueurs de grille. Elle entraîne également une dispersion des tensions de seuil de transistors ayant en principe la même longueur de grille, en raison des tolérances de fabrication des grilles, typiquement de l'ordre de 0,02 @tm. Enfin, les transistors à canal court et faible tension de seuil présentent une consommation de courant non négligeable à l'état bloqué, comme on l'a déjà indiqué. Ainsi, un objectif général de la présente invention est de prévoir un moyen permettant de compenser l'effet canal court dans les transistors MOS à faible longueur de grille.
Un objectif plus particulier de la présente invention est de prévoir un moyen permettant de compenser l'effet canal court graduellement, d'une façon inversement proportionnelle à la longueur de grille Lg des transistors MOS, de manière à redresser la courbe Vth = f(Lg) jusqu'à des longueurs de grille de l'ordre de <B>0,1</B> pm, voire moins.
A cet effet, la présente invention prévoit un transistor MOSFET comprenant une grille en alliage silicium-germanium formée sur un substrat de silicium monocristallin par l'intermédiaire d'une couche isolante mince, et des régions de drain et de source implantées dans le substrat de part et d'autre de la grille, dans lequel la grille comprend des régions latérales présentant une teneur en germanium croissante en direction des flancs de la grille se trouvant en regard des régions de drain et de source. Selon un mode de réalisation, la grille comprend une région centrale en silicium dépourvue de germanium ou comprenant un pourcentage de germanium constant.
Selon un mode de réalisation, les régions latérales comprennent un pourcentage maximal de 10 à 100% de germanium sur les flancs de grille.
Selon un mode de réalisation, le transistor est du type PMOS et comprend une grille dopée de type P sur un substrat de type N.
La présente invention concerne également un circuit intégré comprenant plusieurs transistors selon l'invention ayant des grilles de diverses longueurs, dans lequel les régions latérales présentant une teneur en germanium croissante sont sensiblement de même longueur indépendamment des longueurs des grilles, de telle sorte que les grilles de plus faible longueur comprennent un pourcentage moyen de germanium plus important que les grilles de plus grande longueur.
La présente invention concerne également un procédé de fabrication d'une grille de transistor MOS, comprenant une étape initiale de formation d'une grille initiale en silicium ou en alliage silicium-germanium à faible teneur en germanium, et les étapes consistant à déposer au moins sur les flancs de la grille une couche externe de germanium, appliquer à la grille un cycle de recuit thermique, afin de faire diffuser dans le matériau de grille du germanium provenant de la couche externe de germanium, et retirer la couche externe de germanium.
Selon un mode de réalisation, l'étape de dépôt de la couche externe de germanium est précédée d'une étape de dépôt, au moins sur les flancs de la grille, d'une fine couche d'un matériau de protection résistant au moins à un solvant ou un agent de gravure de la couche externe de germanium.
Selon un mode de réalisation, le matériau de protection est de l'oxyde de silicium. Selon un mode de réalisation, la couche externe de germanium est retirée selon l'une des méthodes suivantes : nettoyage à l'eau, nettoyage à 'L'eau oxygénée, nettoyage à l'acide sulfurique, retrait au plasma d'oxygène, ou une combinaison de ces méthodes.
Selon un mode de réalisation, la grille initiale est formée par gravure d'une couche de matériau de grille au moyen d'un masque dur en oxyde de silicium, le masque dur est laissé sur le dessus de la grille pendant l'étape de diffusion du germanium, et le masque dur est retiré de la grille après diffusion du germanium.
Selon un mode de réalisation, il est prévu une étape ultérieure de dopage de la grille au moyen de dopants de type P.
Ces objets, caractéristiques et avantages de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'un transistor selon l'invention, faite à titre non limitatif en relation avec les figures jointes, parmi lesquelles - la figure 1 précédemment décrite représente les propriétés électroniques respectives du silicium et du germanium, - la figure 2 précédemment citée représente les variations de 1a tension de seuil Vth d'un transistor MOS en fonction de la longueur de grille Lg, respectivement pour une grille en silicium (courbe Cl), une grille en germanium (courbe C2), et une grille selon l'invention (courbe C3), - la figure 3 est une vue en coupe schématique d'un transistor MOS selon l'invention, - la figure 4 représente la composition du matériau de grille du transistor de la figure 3, - la figure 5 est une courbe représentant le travail de sortie du matériau de grille du transistor de la figure 3, - la figure 6 est une courbe représentant la tension de seuil du transistor de la figure 3, et - les figures 7A à 7E illustrent des étapes de fabrication d'un transistor MOS selon l'invention.
La figure 1 est une vue en coupe schématique d'un transistor 1 selon l'invention, dont la structure est en soi classique. Le transistor 1, ici de type PMOS, est réalisé dans un substrat de silicium 2 faiblement dopé N. Ce substrat est par exemple un caisson dopé N implanté dans une plaquette de silicium monocristallin ou une couche de silicium épitaxié légèrement dopée. La grille 3, dont la composition sera décrite plus loin, repose sur le substrat 2 par l'intermédiaire d'une couche isolante mince 4, et comporte sur ses flancs des espaceurs 5, 6 assurant son isolation électrique vis-à-vis des régions de drain 7 et de source 8. Les régions de drain 7 et de source 8, fortement dopées (P-+), rejoignent le canal 9 présent sous la grille 3 par l'intermédiaire de régions 7-1, 8-1 d'extension de drain et de source légèrement dopées (Pi), ou régions LDD ("Lightly Doped Drain"). Par ailleurs, le drain 7, la source 8 et la grille 3 sont recouverts par une couche métallique formant des contacts électriques 11, 12, 13.
Selon l'invention, le matériau constituant la grille 3 du transistor 1 est un alliage silicium-germanium du type polycristallin ou amorphe (agglomérat de cristaux) ayant la particularité de présenter une teneur en germanium qui n'est pas homogène sur toute la longueur de la grille 3. Plus particulièrement, le matériau de grille comprend deux régions latérales 3-1, 3-2 présentant une teneur en germanium croissante au fur et à mesure que l'on se rapproche des flancs de la grille se trouvant en regard des régions de drain 7, 7-1 et de source 8, 8-7. De façon optionnelle, selon la longueur de la grille 3, le matériau de grille comprend également une région centrale 3-3 entièrement en silicium, ou en un alliage silicium- germanium Si;_,;Gex ayant un coefficient st#chiométrique "x" sensiblement constant et de préférence très intérieur au coefficient "x" des flancs de la grille.
Selon l'invention toujours, l'étendue des régions latérales 3-l, 3-2 est sensiblement constante quelle que soit la longueur Lg de la grille (pour un processus de fabrication de grille donné appliqué à un ensemble de transistors), de sorte qu'un transistor à grille longue selon l'invention présente une région centrale 3-3 plus étendue qu'un transistor à grille courte. A la limite, les deux régions latérales 3-1, 3-2 peuvent se rejoindre dans un transistor à grille très courte, qui ne comportera pas dans ce cas de région centrale 3-3. Il en résulte qu'une grille courte selon l'invention présente une teneur moyenne en germanium plus élevée qu'une grille longue.
Pour fixer les idées, la figure 4 donne un exemple non limitatif de composition du matériau de grille selon l'invention. La région centrale 3-3 est ici en silicium .et les régions latérales 3-2, 3-3 comprennent un pourcentage croissant de germanium, allant de<B>0%</B> à l'intérieur de la grille jusqu'à 95% sur les flancs de la grille. En raison de ce profil de concentration variable en germanium, le travail de sortie (1) du matériau de grille n'est pas constant le long de la grille du transistor selon l'invention. La figure 5 montre que le travail de sortie (V augmente en fonction de la concentration en silicium et diminue en fonction de la concentration en germanium. Aux deux extrémités de 1a grille, le germanium est majoritaire et le travail de sortie du matériau de grille est pratiquement égal au travail de sortie (1) (Ge) du germanium. Dans la région centrale 3-3 au contraire, le silicium est majoritaire et le travail de sortie du matériau de grille est égal ou pratiquement égal au travail de sortie Qh(Si) du silicium. La courbe du travail de sortie en fonction de la position le long de la grille est ainsi en forme de dôme, alors que cette courbe est plate dans l'art antérieur.
La tension. de seuil Vth d'un transistor PMOS étant proportionnelle au travail de sortie du matériau de grille, comme cela a été rappelé au préambule, il suit que la tension de seuil Vth du transistor selon l'invention évolue le long de la grille selon une courbe, illustrée sur la figure 6, qui est l'inverse de celle du travail de sortie. La valeur moyenne, ou valeur macroscopique de la tension de seuil Vth du transistor est donc déterminée par l'aire de la courbe de la figure 6 divisée par la longueur de grille Lg. Il s'ensuit que la tension de seuil Vth théorique est plus élevée dans un transistor à grille courte selon l'invention, dans lequel les régions latérales 3-1, 3-2 sont prédominantes, que dans un transistor à grille longue selon l'invention, dans lequel les régions latérales 3-1, 3-2 sont courtes devant la longueur totale de la grille.
Selon l'invention, une telle augmentation de la tension de seuil Vth avec la diminution de la longueur de grille Lg permet de compenser l'effet canal court, dont l'influence est croissante avec la diminution de la longueur de grille Lg en raison de la prédominance des zones de charge d'espace dans le canal. Ainsi, comme représenté en traits pointillés sur la figure 2, le transistor selon l'invention offre une courbe Vth=f(Lg) référencée C3 qui est sensiblement plate. Cette courbe C3 est proche de la courbe Cl du silicium pour les grilles longues ayant une faible teneur en germanium, et se rapproche de la courbe C2 du germanium pour les grilles courtes, ayant une forte teneur en germanium.
On décrira maintenant, en relation avec les figures 7A à 7E, un procédé de fabrication d'une grille de transistor MOS selon l'invention.
A l'étape représentée sur la figure 7A, on a réalisé de façon classique une grille de silicium 3 sur un substrat de silicium monocristallin 2, la grille 3 étant d'une épaisseur standard de l'ordre de 0,2 ELm. La grille 3 a été formée sur le substrat avec interposition d'une fine couche isolante 4, par exemple de l'oxyde de silicium, d'une épaisseur de l'ordre de quelques nanomètres. Les étapes de formation de la grille 3 et de la couche 4 comprennent classiquement une première étape de croissance d'une couche d'oxyde 4, puis une étape de dépôt CVD ("Chemical Vapour Deposition") d'une couche de silicium du type polycristallin ou amorphe (selon les conditions de pression et de température choisies), et une étape de gravure. La couche de silicium déposée peut éventuellement présenter une faible teneur en germanium, obtenue en mélangeant du germane au silane au moment de sa formation. De façon optionnelle mais avantageuse, la gravure est effectuée au moyen d'un masque dur 20 en oxyde de silicium, par exemple d'une épaisseur de 20 nanomètres, qui recouvre ainsi le dessus de la grille 3 au terme du processus de gravure.
A l'étape illustrée par la figure 7B, au moins les flancs de la grille sont recouverts d'une fine couche d'un matériau de protection 21, d'une épaisseur de quelques nanomètres. Ce matériau 21 est choisi pour résister à un solvant ou à un agent de gravure du germanium utilisé dans une étape décrite plus loin. Il s'agit par exemple d'une couche d'oxyde de silicium obtenue par nettoyage des flancs de la grille à l'eau oxygénée (oxyde de flanc), au moyen du procédé SAPI connu de l'homme de l'art, ou obtenue par croissance standard d'oxyde mince.
Comme illustré sur la figure 7C, la grille 3 est ensuite recouverte d'une couche de germanium polycristallin 22 formée par dépôt CVD, d'une épaisseur suffisante pour recouvrir au moins entièrement les flancs de la grille. En pratique, cette épaisseur est de l'ordre de 0,2 à 1 Eum selon le résultat recherché au cours de l'étape suivante. Toujours en référence à la figure 7C, l'étape suivante consiste à appliquer à l'ensemble de la structure un recuit thermique pour diffuser le germanium de la couche 22 dans le matériau de grille 3, à travers la couche de protection 21. Cette étape permet d'obtenir sur les flancs de grille une teneur de germanium pouvant aller de 10 à 100% selon les conditions de température et de durée choisies, par exemple une température de l'ordre de 850 C pendant 30 à 60 minutes ou une température de l'ordre de 1000 C pendant quelques dizaines de secondes (recuit flash RTA, ou "Rapid Thermal Annealing"). Au terme de cette étape, le matériau de grille comprend les régions 3-1, 3-2 décrites plus haut, présentant en direction des flancs de la grille un pourcentage croissant de germanium, et une région centrale 3-3 en silicium n'ayant pas été atteinte par la diffusion du germanium (mais pouvant contenir un pourcentage de germanium constant introduit au cours de l'étape initiale de formation de la grille).
Si, au cours de cette étape, la grille n'est pas recouverte par le masque dur 20 (gravure simple de grille au moyen d'un masque de résine), le germanium diffuse également du haut de la grille vers le bas de la grille. Toutefois, l'objectif essentiel du procédé selon l'invention étant d'obtenir un gradient de concentration de germanium dans la partie inférieure de la grille, à proximité de la couche d'oxyde 9, une diffusion verticale de germanium n'atteignant pas la partie inférieure de la grille n'est pas considérée comme gênante.
A l'étape de la figure 7D, la couche externe de germanium 22 est retirée ou gravée par tout moyen classique n'attaquant pas le matériau de protection 21, afin de protéger le germanium introduit par diffusion dans le matériau de grille 3. Si la couche de protection 21 est en oxyde de silicium, comme proposé plus haut, le retrait de la couche de germanium 22 peut être effectué à l'eau, à l'eau oxygénée H202, à l'acide sulfurique H2SO4 dilué, à l'acide nitrique HN03 dilué... ou encore au moyen d'un plasma d'oxygène ou une combinaison de ces méthodes.
Le masque dur 20 est ensuite retiré, de préférence par gravure anisotrope au plasma pour conserver le matériau de protection 27_ sur les flancs de la grille 3. Une étape supplémentaire et optionnelle d'encapsulation de la grille au moyen d'un matériau tel que l'oxyde de silicium, le nitrure de silicium Si3N4 ou l'oxynitrure de silicium SION, peut ensuite être prévue.
Ces étapes étant réalisées, le processus classique de fabrication du transistor MOS peut être continué, pour l'obtention de la structure représentée sur la figure 7E. Quand la plaquette de silicium comprend des caissons de type N (réalisation de transistors PMOS) et des caissons de type P (réalisation de transistor NMOS), ce procédé comprend par exemple les étapes suivantes A) caissons N découverts (caissons P masqués) implantation auto-alignée sur les bords de grille des régions d'extension de drain 7-1 et de source 8-1, de type P+, B) caissons P découverts (caissons N masqués) implantation auto-alignée sur les bords de grille des régions d'extension de drain 7-1 et de source 8-1, de type N+, C) réalisation des espaceurs 5; 6 par dépôt et gravure d'une couche d'oxyde ou de nitrure sur la plaquette, D) caissons N découverts (caissons P masqués) implantation auto-alignée sur les espaceurs 5, 6 des régions de drain 7 et de source 8 fortement dopées, de type P", conduisant à un dopage de type P"+ des grilles selon l'invention, E) caissons P découverts (caissons N masqués) implantation auto-alignée sur les espaceurs 5, 6 des régions de drain 7 et de source 8#fortement dopées, de type N", F) recuit à basse température (environ 800 C) ou recuit flash à haute température (environ 1000 C) pour la redistribution des dopants (cette étape peut erre réalisée à différents moments du processus de fabrication), G) dépôt et gravure d'une ou plusieurs couches minces métalliques (Métal 1, Métal 2, ... ) avec interposition d'oxyde, pour la réalisation des contacts 11, 12, 13, de pistes conductrices, et de plages de contact ("pads") du circuit intégré.
Il apparaîtra clairement à l'homme de l'art que le procédé selon l'invention est susceptible de diverses variantes de réalisation. De façon générale, la présente invention ouvre un champ d'investigation étendu en ce qui concerne la technique d'auto-compensation de l'effet canal court qui vient d'être proposée. En pratique, les propriétés du germanium sont telles que la présente invention est applicable préférentiellement aux transistors de type PMOS, ainsi qu'aux transistors NMOS ayant un matériau de grille dopé de type P.
Claims (11)
1. Transistor MOSFET (1) comprenant une grille (3) en alliage silicium-germanium formée sur un substrat de silicium monocristallin (2) par l'intermédiaire d'une couche isolante mince (4), et des régions (7, 7-1, 8, 8-1) de drain et de source implantées dans le substrat (2) de part et d'autre de la grille, caractérisé en ce que la grille (3) comprend des régions latérales (3-1, 3-2) présentant une teneur en germanium croissante en direction des flancs de la grille se trouvant en regard des régions de drain et de source.
2. Transistor selon la revendication 1, caractérisé en ce que la grille comprend une région centrale (3-3) en silicium dépourvue de germanium ou comprenant un pourcentage de germanium constant.
3. Transistor selon l'une des revendications 1 et 2, caractérisé en ce que les régions latérales comprennent un pourcentage maximal de 10 à 100% de germanium sur les flancs de grille.
4. Transistor selon l'une des revendications 1 à 3, caractérisé en qu'il est du type PMOS et comprend une grille dopée de type P sur un substrat de type N.
5. Circuit intégré comprenant plusieurs transistors selon l'une des revendications 1 à 4, les transistors ayant des grilles de diverses longueurs, caractérisé en ce que lesdites régions latérales (3-1, 3-2) présentant une teneur en germanium croissante sont sensiblement de même longueur indépendamment des longueurs des grilles, de telle sorte que les grilles de plus faible longueur comprennent un pourcentage moyen de germanium plus important que les grilles de plus grande longueur.
6. Procédé de fabrication d'une grille de transistor MOS, comprenant une étape initiale de formation d'une grille initiale en silicium ou en alliage silicium-germanium à faible teneur en germanium, caractérisé en ce qu'il comprend en outre les étapes consistant à . - déposer au moins sur les flancs de la grille une couche externe de germanium, - appliquer à la grille un cycle de recuit thermique, afin de faire diffuser dans le matériau de grille du germanium provenant de la couche externe de germanium, et - retirer la couche externe de germanium.
7. Procédé selon la revendication 6, caractérisé en ce que l'étape de dépôt de la couche externe de germanium est précédée d'une étape de dépôt, au moins sur les flancs de la grille, d'une fine couche d'un matériau de protection résistant au moins à un solvant ou un agent de gravure de la couche externe de germanium.
8. Procédé selon la revendication 7, caractérisé en ce que le matériau de protection est de l'oxyde de silicium.
9. Procédé selon l'une des revendications 6 à 8, caractérisé en ce que la couche externe de germanium est retirée selon l'une des méthodes suivantes : nettoyage à l'eau, nettoyage à l'eau oxygénée, nettoyage à l'acide sulfurique, retrait au plasma d'oxygène, ou une combinaison de ces méthodes.
10. Procédé selon l'une des revendications 6 à 9, caractérisé en ce que - la grille initiale est formée par gravure d'une couche de matériau de grille au moyen d'un masque dur en oxyde de silicium, - le masque dur est laissé sur le dessus de la grille pendant l'étape de diffusion du germanium, - le masque dur est retiré de la grille après diffusion du germanium.
11. Procédé selon l'une des revendications 6 à 10, caractérisé en ce qu'il comprend une étape ultérieure de dopage de la grille au moyen de dopants de type P.
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| KR100724563B1 (ko) * | 2005-04-29 | 2007-06-04 | 삼성전자주식회사 | 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들 |
| US7413939B2 (en) * | 2005-06-10 | 2008-08-19 | Sharp Laboratories Of America, Inc. | Method of growing a germanium epitaxial film on insulator for use in fabrication of CMOS integrated circuit |
| KR100745030B1 (ko) * | 2006-01-27 | 2007-08-01 | 충북대학교 산학협력단 | 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법 |
| US7943988B2 (en) * | 2008-09-05 | 2011-05-17 | Freescale Semiconductor, Inc. | Power MOSFET with a gate structure of different material |
| DE102009039419B4 (de) * | 2009-08-31 | 2012-03-29 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Verfahren zum Bearbeiten eines Gateelektrodenmaterialsystems unter Bewahrung der Integrität eines Gatestapels mit großem ε durch Passivierung mittels eines Sauerstoffplasmas und Transistorbauelement |
| US9761667B2 (en) * | 2015-07-30 | 2017-09-12 | International Business Machines Corporation | Semiconductor structure with a silicon germanium alloy fin and silicon germanium alloy pad structure |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472739A (ja) * | 1990-07-13 | 1992-03-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH08340104A (ja) * | 1995-06-12 | 1996-12-24 | Sony Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| EP0856892A2 (fr) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET et méthode de fabrication |
| EP0889504A1 (fr) * | 1997-06-30 | 1999-01-07 | STMicroelectronics S.A. | Procédé de réalisation de grille de transistors MOS à forte teneur en germanium |
| US5888867A (en) * | 1998-02-13 | 1999-03-30 | Advanced Micro Devices, Inc. | Non-uniform threshold voltage adjustment in flash eproms through gate work function alteration |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162246A (en) * | 1990-04-27 | 1992-11-10 | North Carolina State University | Selective germanium deposition on silicon and resulting structures |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
| US5571744A (en) * | 1993-08-27 | 1996-11-05 | National Semiconductor Corporation | Defect free CMOS process |
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| US6281559B1 (en) * | 1999-03-03 | 2001-08-28 | Advanced Micro Devices, Inc. | Gate stack structure for variable threshold voltage |
| US6312995B1 (en) * | 1999-03-08 | 2001-11-06 | Advanced Micro Devices, Inc. | MOS transistor with assisted-gates and ultra-shallow “Psuedo” source and drain extensions for ultra-large-scale integration |
| US6333245B1 (en) * | 1999-12-21 | 2001-12-25 | International Business Machines Corporation | Method for introducing dopants into semiconductor devices using a germanium oxide sacrificial layer |
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472739A (ja) * | 1990-07-13 | 1992-03-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH08340104A (ja) * | 1995-06-12 | 1996-12-24 | Sony Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| EP0856892A2 (fr) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET et méthode de fabrication |
| EP0889504A1 (fr) * | 1997-06-30 | 1999-01-07 | STMicroelectronics S.A. | Procédé de réalisation de grille de transistors MOS à forte teneur en germanium |
| US5888867A (en) * | 1998-02-13 | 1999-03-30 | Advanced Micro Devices, Inc. | Non-uniform threshold voltage adjustment in flash eproms through gate work function alteration |
Non-Patent Citations (2)
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| PATENT ABSTRACTS OF JAPAN vol. 016, no. 285 (E - 1222) 24 June 1992 (1992-06-24) * |
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