FR2578096A1 - Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant - Google Patents

Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant Download PDF

Info

Publication number
FR2578096A1
FR2578096A1 FR8502939A FR8502939A FR2578096A1 FR 2578096 A1 FR2578096 A1 FR 2578096A1 FR 8502939 A FR8502939 A FR 8502939A FR 8502939 A FR8502939 A FR 8502939A FR 2578096 A1 FR2578096 A1 FR 2578096A1
Authority
FR
France
Prior art keywords
drain
source
grid
impurities
implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR8502939A
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull SA
Original Assignee
Bull SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bull SA filed Critical Bull SA
Priority to FR8502939A priority Critical patent/FR2578096A1/fr
Publication of FR2578096A1 publication Critical patent/FR2578096A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

POUR FORMER LA SOURCE 16 ET LE DRAIN 17 D'UN TRANSISTOR MOS 12, ON ASSOCIE A L'IMPLANTATION IONIQUE D'IMPURETES 18A, 18B; 19A, 19B UNE IMPLANTATION IONIQUE 20, 21 D'UN GAZ RARE, L'ARGON PAR EXEMPLE. L'INVENTION EVITE LA DIFFUSION LATERALE DES IMPURETES SOUS LA GRILLE 15, QUI SE TRADUISAIT AUPARAVANT PAR DES DEBORDEMENTS (OVERLAPS) INDESIRABLES DES REGIONS DE SOURCE ET DE DRAIN SOUS LA GRILLE.

Description

Procédé de fabrication d'un transistor MOS et dispositif à circuits intégrés en résultant
L'invention se rapporte à un procédé de fabrication d'un transistor MOS (Métal-Oxyde-Silicium) et au dispositif à circuits intégrés en résultant.
La fabrication d'un transistor MOS est ordinairement faite sur un substrat semiconducteur en silicium monocristallin d'un dispositif à circuits intégrés communément appelé "puce" ou "chip". Sur ce substrat, le domaine réservé à la formation d'un transistor MOS est recouvert par une min#ce couche de dioxyde de silicium < SiO2) et est délimité par une couche épaisse de dioxyde de silicium. Il a ordinairement une surface sensiblement carrée, de l'ordre de 10 micromètres de côté.
A partir de ce domaine, les procédés classiques de fabrication d'un transistor MOS commencent par la formation ' de la grille du transistor au-dessus du substrat. La grille est genéralement faite d'une couche de silicium polycristallin, couramment appelé "polysilicium", dûment dopée en impuretés pour lui conférer la conductibilité électrique requise. Elle s'étend ordinairement suivant une médiane du domaine, au-dessus de la mince couche de dioxyde de silicium. Elle délimite ainsi dans le domaine deux surfaces relativement égales, destinées à constitue,r la source et le drain du transistor.
Pour constituer la source et le drain du transistor, on procède de manière classique à l'implantation ionique d'impuretés (aussi appelées "dopants") dans le substrat, à travers la mince couche de dioxyde de silicium. Les impuretés sont ordinairement l'arsenic et le phosphore pour un substrat de type P et le bore pour un substrat de type N. Les ions ainsi implantés constituent dans le substrat deux régions de source et de drain sous-jacentes à la mince couche de dioxyde de silicium. Ces régions sont délimitées entre elles par les bords latéraux de la grille, qui sert de masque lors de l'implantation. En d'autres termes, les régions de source et de drain sont autoalignées sur la grille.
Par convention, la direction du courant circulant dans le transistor détermine les longueurs (physiques) des éléments qui composent les transistors. La longueur de la grille correspond donc à la largeur géométrique du rectangle de polysilicium qui constitue la grille. On appelle longueur électrique de la grille, la longueur du trajet du courant qui traverse le substrat entre le drain et la source sous l'influence de la grille. La longueur électrique devrait donc théoriquement correspondre à la longueur de la grille.
Après l'implantation des impuretés, le substrat est ordinairement recuit pour réactiver les impuretés et restaurer la cristallinité du substrat. Préalablement au recuit, il est classique de faire croitre légèrement les couches minces et épaisses de dioxyde de silicium sur leur surface libre et de former en même temps une mince couche de dioxyde de silicium sur le polysilicium des grilles des transistors du substrat, puis de recouvrir le substrat d'une couche d'isolation faite ordinairement de verre dopé au phosphore. De cette manière, on profite du recuit pour améliorer la qualité et les propriétés de la couche d'isolation.
Cependant, le recuit a pour conséquence de diffuser dans le substrat les impuretés qui y ont été implantées. Cette diffusion est omnidirectionnelle, de sorte que les impuretés diffusent non seulement en profondeur dans le substrat, mais aussi latéralement, en débordant ainsi sous la grille de chaque transistor. Les mesures effectuées sur des puces de fabrication classique révèlent que ces débordements ont une longueur efficace dau moins 0,25 um (micromètre) le long de chaque bord de la grille. Bien que cette longueur soit trés faible, ses inconvénients sont nombreux.
Les débordements, appelés couramment "overlaps", ont comme inconvénient majeur d'introduire des capacités parasites altérant les performances des transistors MOS. En effet, chaque débordement est électriquement conducteur et coopère avec le bord respectif de la grille qui le recouvre, pour constituer les plaques d'un condensateur dont le diélectrique est la mince couche de dioxyde silicium qui st#ar6 la grille du substrat. Bien que les plaques de ce condensateur soient de faible longueur, leur largeur s'éter,d suivant la largeur de chaque région de source et de drain, soit environ 10 um et parfois plus, selon l'utilisation du transistor dans le circuit électrique de la puce.En outre, en fonctionnement dynamique du transistor, l'une des deux capacités parasites du transistor peut être multipliee par l'effet
Miller.
Les deux débordements des régions de source et de drain sous la grille ont aussi le grave inconvénient de réduire la distance qui sépare les deux régions. Cette distance est celle sur laquelle la grille peut exercer son action.
Elle correspond donc a' la longueur électrique, ou longueur efficace de la grille. Cette longueur électrique est importante, puisqu'elle détermine la caractéristique électrique (courant/tension) du transistor MOS. Dans la technologie actuelle, la grille d'un transistor MOS a une longueur de 2 um, mais à cause des deux débordements, la longueur électrique n'est plus que de 1,5 um au mieux. Par conséquent, la réduction souhaitée de la longueur de grille à 1,5 um, voire 1 um, se heurte actuellement au fait que la longueur électrique ne serait plus que de 1 um, voire 0,5 um, soit de une à deux fois seulement la longueur des deux débordements. Dans ces conditions, les capacités parasites produites par les débordements affecteraient plus ou moins gravement les performances dynamiques du transistor selon son montage.
D'autre part, les tensions électriques appliquées sur le transistor durant son fonctionnement créent un champ électrique dans le substrat entre la source et le drain, c'est-à-dire sur la longueur électrique de la grille.
Naturellement, plus la longueur électrique diminue, plus le champ électrique est intense. En pratique on observe qu'un champ électrique intense est générateur de phénomènes parasites, tels que l'effet de canal court (short channel effect), le courant de perçage (punch-through current) et la création de porteurs chauds (hot carrier generation). A cause des débordements sous une grille de longueur donnée, les phénomènes parasites observés ne sont pas ceux qui correspondent à cette longueur, mais ceux, plus forts, qui correspondent à une longueur électrique plus faible d'au moins 0,5 um. Ainsi cet inconvénient s'ajoute à celui des capacités parasites pour s'opposer à la réduction souhaitée de la longueur de grille.
Enfin, bien que la surface des débordements sous la grille de chaque transistor soit faible, la surface totale qu'ils occupent sur une puce incorporant actuellement de l'ordre de 500 000 transistors, et prochainement un million de transistors, prend en fin de compte une proportion appréciable à l'échelle de la puce.
On comprend donc qu'un procédé de fabrication qui éliminerait dès à présent les débordements sous une grille de 2 um permettrait d'utiliser d'emblée une grille de même longueur électrique mais de longueur inférieure à 1,5 um.
En outre, ce procédé limiterait les phénomènes parasites à ceux inhérents à la longueur même de la grille. Il aurait en plus l'avantage d'éliminer ou de réduire considérablement les capacités parasites drain/grille et source/grille du transistor. Enfin, il favoriserait l'évolution vers des grilles plus petites et des densités d'intégration plus élevées.
L'invention permet d'éviter les débordements des régions de source et de drain sous la grille et d'obtenir ainsi les avantages précités.
Le procédé conforme à l'invention de fabrication d'un transistor MOS sur un substrat semiconducteur,comprenant la formation de la grille au-dessus du substrat et l'implantation ionique d'impuretés dans le substrat pour constituer la source et le drain du transistor, est caractérisé en ce que l'implantation d'impuretés est associée à une implantation ionique d'un gaz rare.
Le gaz rare est avantageusement l'argon, mais peut être le krypton ou le xénon, par exemple.
En corollaire, un dispositif à cuicuits intégrés conforme à l'invention comprenant un substrat semiconducteur incorporant au moins un transistor MOS est caractérisé en ce que les régions de source et de drain incluent des atomes de gaz rare.
Les caractéristiques et avantages de l'invention ressortiront de la description qui suit, faite à titre d'exemple en référence aux dessins annexés.
Dans les dessins - les figures 1A - 1E sont des vues en coupe partielle d'une puce de circuits intégrés, illustrant respectivement les étapes essentielles du procédé de fabrication d'un transistor MOS conforme à l'invention - la figure 2 est une vue schématique de dessus du domaine d'un transistor MOS tel que représenté sur la figure 1C et - la figure 3 est un graphe illustrant la diminution des débordements des régions de source et de drain sous la grille, qui a été observée en référence à un transistor de fabrication clasique et en fonction de la dose d'argon ajoutée aux impuretés conformément à l'invention.
La figure 1A est une vue en coupe partielle d'une puce (10) de circuits intégrés formés sur un substrat de silicium monocristallin (11). La partie de la puce représentée sur la figure 1A correspond au domaine d'un transistor MOS (12). Le domaine du transistor (12) vu de dessus est illustré schématiquement dans la figure 2. Ce domaine est délimité par une couche épaisse de dioxyde de silicium (13) que l'on a fait croître sur le substrat de silicium (11). Dans le domaine du transistor (12), on a fait croître une mince couche de dioxyde de silicium, dont l'épaisseur est celle requise pour constituer la couche d'oxyde de grille, soit typiquement 0,04 um. Le domaine a une forme pratiquement carrée, de l'ordre de 10 um de côté.Suivant une médiane de ce domaine a été formée la grille conductrice (15), ordinairement à partir d'une couche de polysilicium dopée dûment gravée. La grille (15) délimite deux surfaces destinées à constituer la source (16) et le drain (17) du transistor (12).
La figure 1B illustre la phase suivante du procédé classique de fabrication d'un transistor MOS, consistant en l'implantation ionique des impuretés dans le substrat (11) pour constituer la source (16) et le drain (17) du transistor. Comme indiqué par les flèches dans la figure 1B, l'implantation est faite en bombardant la puce (10) par un flux d'ions accélérés (représentés par des points), l'arsenic As par exemple. En fin d'implantation, les impuretés forment dans le substrat (11) deux régions (18,19) de faible profondeur (de l'ordre de 0,1 um), sousjacentes à la couche d'oxyde (14) et constituant respectivement la source (16) et le drain < 17) du transistor (12). Les régions (18) et (19) sont naturellement autoalignées avec la grille (15).
La figure 1C illustre la phase additionnelle du procédé conforme à l'invention de fabrication du transistor (12)
Dans cette phase, la puce (10) est soumise à l'implantation ionique d'un gaz rare, l'argon ArT par exemple. Comme precédemment, l'implantation est faite par bombardement (indiqué par les flichesa d'ions accelérés d'argon (représentés par des croix) et aboutit a la formation dans le substrat (11) de deux régions (20, 21) sous-jacentes à la couche d'oxyde (14) et autoalignées avec la grille (15).
L'implantation additionnelle conforme à l'invention pourrait s'étendre sur toute la surface de la source (16) et du drain (17) du transistor (12). Les régions (20, 21) auraient alors la même surface que les régions (18, 19).
Cependant, pour des raisons qui apparaîtront par la suite, les régions (20, 21) représentées sur la figure 1C ont été seulement étendues de part et d'autre de la grille (15) sur une partie de longueur (a) du drain et de la source, grâce à une couche de résine formant masque (22) déposée sur au moins la longueur restante (b) de la source et du drain. La couche (22) vue de dessus apparaît à la figure 2. Elle est éliminée après l'implantation de l'argon.
Ainsi, les régions (20,21) partagent les régions (18,19) en des premières parties (18a,19a) dopées à la fois en arsenic et en argon, et en des secondes parties (18b,19b) seulement dopées en arsenic. D'autre part, pour d'autres raisons qui apparaîtront ultérieurement, les régions (20,21) illustrées sont plus profondes que les parties de région (18a,19a) et comportent ainsi des zones sousjacentes (20a;21a) n'incorporant que des atomes de gaz rare.
La figure 1D illustre l'état de la puce après la phase classique de recuit. Préalablement au recuit, il est courant de faire croître légèrement les couches mince (14) et épaisse (13) de dioxyde de silicium et de former une mince couche de dioxyde de silicium sur la surface découverte de la grille (15). Il en résulte une nouvelle couche épaisse (13') et une nouvelle couche mince (14') qui recouvre la source (16), la grille (15) et le drain (17). La couche mince (14) subsiste sous la grille (15)-
Tout le dioxyde de silicium de la puce (10) est recouvert d'une couche d'isolation (23), faite ordinairement en verre dopé en phosphore, avant de procéder au recuit.
L'état des régions de drain et de source après le recuit va maintenant être décrit. On a vu, en référence à la figure lC, que les deux parties de région (18b,19b) sont celles qui, dans Is procédés classiques de fabrication de transistor MOS, 5 t étendaient sur toute la longueur de la source (16) et du drain (17). Comme indiqué au début du texte, le recuit a sur ces parties de région la conséquence indésirable de diffuser les impuretés dans le substrat (11). On obtient ainsi des parties de région (18'b,19'b) relativement profondes, par exemple de 0,5 um.
Mais cette diffusion étant omnidirectionnelle, les impuretés diffusent aussi latéralement et débordent de la longueur (b) d'origine des parties de région (18b, 19b).
Des débordements (c) et (c') ont ainsi lieu vers la grille et sous la couche épaisse de dioxyde de silicium (13').
En ce qui concerne les parties de région (18'a,19'a) dopées à la fois en arsenic et en argon conformément à l'invention, il s'avère que l'argon a pour effet de réduire la diffusion et même de l'empêcher. Cette constation est un fait d'expérience, comme cela ressort clairement du graphe de la figure 3. L'abscisse de ce graphe porte les doses (d) d'argon en 10+15 atomes cl~2, tandis que l'axe des ordonnées porte les valeurs (e) en micromètre de la réduction du débordement (c) constaté a partir d'ur transistor de fabrication classique obtenu dans les mêmes conditions mais sans argon.La courbe résultant des quater points d'expérience montre que la réduction s'opère relativement linéairement pour (d) variant de 1 à 5, qu'elle se poursuit jusqu'à environ d = 10 et qu'elle demeure constante au-delà de 10. En d'autres termes, il y a saturation pour des doses (d) supérieures a 10. La réduction maximale est légèrement inférieure a' 0,5 um, de sorte que le débordement des impuretés est pratiquement annulé et que le recuit ne provoque plus la diffusion des impuretés. Dans ces conditions, les parties de région (18'a,19'a) dopées à la fois en arsenic et en argon, telles que représentées sur la figure 1D, sont quasiment identiques aux régions d'origine (18a,19a) de la figure 1C.Dans ces conditions également, la seule présence d'argon dans les zones (20'a,21'a) empêche la diffusion de l'arsenic venant des parties de région voisines (18'b,19'b), comme illustré. Ces zones font ainsi bien ressortir les caractéristiques de l'invention, mais il apparaît clairement de ce qui précède qu'en pratique elles peuvent être réduites, même supprimées. En d'autres termes, l'implantation du gaz rare peut se faire sur au moins une profondeur environ égale à celle de l'implantation des impuretés. L'argon a été choisi comme exemple de gaz rare parce qu'il s'avère actuellement être le plus avantageux tant du point de vue des performances que du coût. Mais le krypton et le xénon, notamment, ont des propriétés analogues.
Par ailleurs, bien que l'implantation d'argon (figure 1C) ait été faite après l'implantation des impuretés (figure 1B), la description qui précède rend maintenant évident que l'ordre peut être inversé. En effet, le résultat final tel que décrit à la figure 1C serait identique.
On a noté aussi que la présence d'atomes de gaz rare dans les régions de source et de drain a pour effet de diminuer la conductibilité électrique normalement procure par les impuretés. En d'autres termes, les parties de région de fabrication classique (18'b, l9'b) s'avèrent être électriquement plus conductrices que les parties de région (18'a,19'a) conformes à l'invention. La différence de conduction croît évidemment en fonction de la dose du gaz rare implanté. De ce fait, il apparaît avantageux de réduire la longueur (a), jusqu'à par exemple 0,5 um, de façon à éviter les débordements sous la grille tout en bénéficiant de grandes parties conductrices (18'b,19'b).
La figure 1E illustre un exemple d'utilisation du transistor (12) conforme à l'invention, qui résulte de la figure 1D. Cet exemple met à profit le fait que la partie de région de drain classique < l9'b) est meilleure conductrice électrique que la partie de région (l9'a) dopée additionnellement en argon conformément à l'invention, pour établir un contact électrique avec le drain (17). Le contact est réalisé de manière classique.
Une ouverture (24) est ménagée dans les couches (23) et (14'), au-dessus de la partie de région de drain (19'b), puis une couche métallique (25) est déposée, puis recouverte d'une couche d'isolation (26).

Claims (6)

REVENDICATIONS
1. Procédé de fabrication d'un transistor MOS (12) sur un substrat semiconducteur (11), comprenant la formation de la grille (15) au-dessus du substrat et l'implantation ionique (fig. lB) d'impuretés (As+) pour constituer la source (16) et le drain (17) du transistor (12), caractérisé en ce que l'implantation d'impuretés est associée à une implantation ionique (fig. 1C) d'un gaz rare < Ar+).
2. Procédé selon la reverldication 1, caractérisé en ce que l'implantation du gaz rare est faite seulement sur une longueur (a) de la source et du drain, au voisinage de la grille.
3. Procédé selon la revendication 2e caracterisé en ce que la longueur (a) est faible par rapport a la longueur restante (b) de la source et du drain
4. Procedé selon l'une des revendications 1 a 3, caractérisé en ce que l'implantation du gaz rare est faite sur au moins une profondeur environ égale a' celle de l'implantation des impuretés.
5. Dispositif ;: circuits intégrés (10), comprenant un substrat semiconducteur (11) incorporant au moins un transistor MOS (12), caractérisé en ce que les régions de source (18'a) et de drain (l9'a) incluent des atomes de gaz rare (Ar+).
6. Dispositif selon la revendication 5, caractérisé en ce que les atomes de gaz rare se situent au moins au voisinage de la grille (15).
FR8502939A 1985-02-28 1985-02-28 Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant Pending FR2578096A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR8502939A FR2578096A1 (fr) 1985-02-28 1985-02-28 Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8502939A FR2578096A1 (fr) 1985-02-28 1985-02-28 Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant

Publications (1)

Publication Number Publication Date
FR2578096A1 true FR2578096A1 (fr) 1986-08-29

Family

ID=9316726

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8502939A Pending FR2578096A1 (fr) 1985-02-28 1985-02-28 Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant

Country Status (1)

Country Link
FR (1) FR2578096A1 (fr)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108935A (en) * 1990-11-16 1992-04-28 Texas Instruments Incorporated Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
EP0806794A2 (fr) * 1996-04-29 1997-11-12 Texas Instruments Incorporated Procédé de formation de régions dopées peu profondes dans un substrat semiconducteur, par préamorphisation et implantation ionique
WO1997042652A1 (fr) * 1996-05-08 1997-11-13 Advanced Micro Devices, Inc. Commande de la profondeur de jonction et de la longueur de canal au moyen de gradients interstitiels produits pour empecher la diffusion du dopant
US5869377A (en) * 1984-08-22 1999-02-09 Mitsubishi Denki Kabushiki Kaisha Method of fabrication LDD semiconductor device with amorphous regions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3773566A (en) * 1970-02-09 1973-11-20 Hitachi Ltd Method for fabricating semiconductor device having semiconductor circuit element in isolated semiconductor region
EP0035598A2 (fr) * 1979-12-20 1981-09-16 Fujitsu Limited Procédé de fabrication d'un dispositif semiconducteur à courant de fuite réduit
WO1985000694A1 (fr) * 1983-07-25 1985-02-14 American Telephone & Telegraph Company Dispositif semi-conducteur a jonction peu profonde

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3773566A (en) * 1970-02-09 1973-11-20 Hitachi Ltd Method for fabricating semiconductor device having semiconductor circuit element in isolated semiconductor region
EP0035598A2 (fr) * 1979-12-20 1981-09-16 Fujitsu Limited Procédé de fabrication d'un dispositif semiconducteur à courant de fuite réduit
WO1985000694A1 (fr) * 1983-07-25 1985-02-14 American Telephone & Telegraph Company Dispositif semi-conducteur a jonction peu profonde

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869377A (en) * 1984-08-22 1999-02-09 Mitsubishi Denki Kabushiki Kaisha Method of fabrication LDD semiconductor device with amorphous regions
US5108935A (en) * 1990-11-16 1992-04-28 Texas Instruments Incorporated Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
US5578865A (en) * 1992-01-22 1996-11-26 Kopin Corporation Reduction of parasitic effects in floating body mosfets
EP0806794A2 (fr) * 1996-04-29 1997-11-12 Texas Instruments Incorporated Procédé de formation de régions dopées peu profondes dans un substrat semiconducteur, par préamorphisation et implantation ionique
EP0806794A3 (fr) * 1996-04-29 1998-09-02 Texas Instruments Incorporated Procédé de formation de régions dopées peu profondes dans un substrat semiconducteur, par préamorphisation et implantation ionique
WO1997042652A1 (fr) * 1996-05-08 1997-11-13 Advanced Micro Devices, Inc. Commande de la profondeur de jonction et de la longueur de canal au moyen de gradients interstitiels produits pour empecher la diffusion du dopant
US5825066A (en) * 1996-05-08 1998-10-20 Advanced Micro Devices, Inc. Control of juction depth and channel length using generated interstitial gradients to oppose dopant diffusion

Similar Documents

Publication Publication Date Title
EP0321347A1 (fr) Procédé de fabrication d&#39;un transistor MIS à extrémité d&#39;interface diélectrique de grille/substrat relevée
EP0013340A1 (fr) Résistance à tension de claquage améliorée obtenue par une double implantation ionique dans un substrat semi-conducteur et son procédé de fabrication
FR2823009A1 (fr) Procede de fabrication d&#39;un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
FR2662854A1 (fr) Structure de trou de connexion isolee pour des dispositifs a semiconducteurs et procede de fabrication.
FR2735904A1 (fr) Procede de realisation d&#39;un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors
FR2578096A1 (fr) Procede de fabrication d&#39;un transistor mos et dispositif a circuits integres en resultant
EP0797252B1 (fr) Substrat de type silicium sur isolant pour la fabrication de transistors et procédé de préparation d&#39;un tel substrat
EP0414618B1 (fr) Transistor MOS en couche mince avec la zone de canal reliée à la source et son procédé de fabrication
EP3855506A1 (fr) Structure de transistor
EP0503731B1 (fr) Procédé de réalisation d&#39;un transistor à haute mobilité électronique intégré
EP1218942A1 (fr) Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR2458907A1 (fr) Transistor a effet de champ a tension de seuil ajustable
EP0109331B1 (fr) Thyristor asymétrique à forte tenue en tension inverse
FR3069374A1 (fr) Transistor mos a effet bosse reduit
EP4088312A1 (fr) Procede de fabrication d&#39;une structure de type semi-conducteur sur isolant pour applications radiofréquences
FR2593641A1 (fr) Procede pour fabriquer un transistor a effet de champ a grille isolee.
EP0472481B1 (fr) Composant semiconducteur haute tension à faible courant de fuite
EP0065464B1 (fr) Procédé de fabrication de circuits intégrés de type MOS
FR3069702A1 (fr) Procede de fabrication simultanee de transistors soi et de transistors sur substrat massif
EP0948038B1 (fr) Procédé de fabrication d&#39;une diode à avalanche à seuil réglable
EP0321366B1 (fr) Procédé de fabrication d&#39;un circuit integre comprenant des transistors MOS moyenne tension
EP0037764B1 (fr) Structure de dispositif à semiconducteur à anneau de garde, et à fonctionnement unipolaire
FR3057104A1 (fr) Transistors a effet de champ de type fdsoi
EP1494273A1 (fr) Procédé d&#39;oxydation de silicium