CN101331612B - 集成高压二极管及制造方法 - Google Patents

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Abstract

一种包括集成高压二极管(72)的非对称半导体器件(3)，其包括：衬底，该衬底包括外延层(47)和在该外延层上形成图案的第一类型的深阱注入(42)；将阴极和阳极隔开的浅槽隔离(STI)区；位于阳极下面的第二类型的第一阱注入(40)；以及在深阱注入上和在阳极及STI区的一部分下面形成图案的第二类型的深注入掩模(34)。

Description

集成高压二极管及制造方法
技术领域
本发明通常涉及半导体器件结构，更具体地涉及一种具有衬底隔离高压二极管的器件。 
背景技术
需要高压二极管来实现大多数的便携式电源管理功能，诸如在手机和其它便携式电子设备中所用的电源管理功能。电源管理功能的例子包括升压变换器、降压变换器、自动变换器、电池充电等等。 
当前的解决办法通常采用混合电路设计来实现二极管功能，其中二极管位于集成电路的外部。由于这种实现需要设计额外的组件并且将它们放置在便携式系统中，所以这些实现的费用大。而且，因为二极管位于集成电路的外部，由于很难获得高的开关频率，所以性能变差。 
因此，需要一种将高压二极管集成到半导体器件以提供高效的电源管理解决方案的二极管器件。 
发明内容
通过提供一种将高压二极管集成到半导体器件以提供高效电源管理解决方案的半导体器件，本发明解决了上面提到的问题，以及其它问题。这种将二极管集成到半导体中的工艺流程降低了成本，但更重要的是提高了性能，其为能量转换提供更高的开关频率(＞2MHz)。所述高压二极管向客户呈现了具有单个硅片的完全集成的电源管理解决方案。 
第一方面，本发明提供了一种包括集成高压二极管的非对称半导体器件，该非对称半导体器件包括：衬底，该衬底包括外延层和在该外延层上形成图案的第一类型的深阱注入(例如，DNWell)；将阴极和阳极隔开的浅槽隔离(STI)区；位于阳极下面的第二类型的第一阱注入(例如，HPW)；以及在深阱注入上和阳极以及STI区的一部分的下面形成图案的第二类型的深注入掩模(例如，DPWell)，其中所述深注入掩模与所述外延层之间被所述深阱注入完全隔开，并且所述深注入掩模接触所述第一阱注入，使得电流经过所述深注入掩模和所述第一阱注入从阴极流至阳 极。 
第二方面，本发明提供了一种形成包括集成高压二极管的非对称半导体器件的方法，该方法包括：形成包括外延层的衬底；在外延层上形成第一类型的深阱注入(例如，DNWell)；在深阱注入上和阴极位置下面形成第二类型的深注入掩模(例如，DPWell)，其中所述深注入掩模与所述外延层之间被所述深阱注入完全隔开；在阳极位置下面形成第二类型的第一阱注入(例如，HPW)；以及在阴极位置和阳极位置之间形成浅槽隔离(STI)区，其中所述第二类型的深注入掩模位于所述深阱注入上和位于所述阴极和所述浅槽隔离区的一部分下面，并且所述深注入掩模接触所述第一阱注入，使得电流经过所述深注入掩模和所述第一阱注入从阴极流至阳极。 
第三方面，本发明提供一种包括集成高压二极管的非对称半导体器件，该非对称半导体器件包括：深阱注入；将阴极和阳极隔开的浅槽隔离(STI)区；位于阳极下面的第一阱注入；以及在深阱注入上和在阴极和STI区的一部分下面形成图案的深注入掩模，其中所述深注入掩模与所述外延层之间被所述深阱注入完全隔开，并且所述深注入掩模接触所述第一阱注入，使得电流经过所述深注入掩模和所述第一阱注入从阴极流至阳极。 
附图说明
连同附图，从本发明各个方面的以下详细描述，将更容易理解本发明的这些和其它特性，其中： 
图1示出了非对称高压器件的横截面布局，通过采用浅槽隔离(STI)区以形成漏极和栅极之间的电介质来允许高压操作，该非对称高压器件被集成在密集的0.25μm CMOS工艺流程中。 
图2A示出了根据本发明的高压隔离二极管结构的横截面布局。 
图2B示出了根据本发明的高压隔离二极管的可选实施例的横截面布局。 
图3A和3B示出了多晶硅壁的二极管结构的横截面布局，其中根据本发明，通过与多晶硅层的自对准，阴极接触SN被完全地从STI边缘去除。 
图4示出了在图2A中所提供的标准二极管的电学仿真。 
图5A-D示出了图2A和3A的实施例的2D表面布局。 
图6示出了测量图2A和3A的高压二极管的对数IV特性的实验结果。 
图7示出了根据本发明的具有种类、剂量和能量信息的表。 
具体实施方式
在此所述的是集成半导体器件，其包括集成在单元(即，晶体管)内的高压二极管(例如，电压高于25V)。如上注意，例如在便携式电子设备中需要高压二极管来提供高效的电源管理。图1示出了一种非对称高压器件结构，采用浅槽隔离(STI)区以形成源极和漏极之间的电介质从而允许高压操作，来将该非对称高压器件集成在密集的0.25μm CMOS工艺流程中。如下所述，本发明还将衬底隔离高压(HV)二极管集成在具有附加的深p阱注入的这种结构中。另外，还可利用多晶硅(PS)壁的布局来提供改进的BVds和鲁棒性。 
图1示出了延伸的漏极n沟道器件10(EDNMOS)的横截面图，该器件是采用在器件结构的单元内的STI区12而形成的。器件10包括p++层22、外延层(epi)23和深n-阱(DNWell)层25。STI区12形成了漏极14和栅极16之间的厚电介质区，该厚电介质区允许器件10承受高于为设计基准CMOS工艺流程的电压。在技术的当前状态下，可获得用于制造这种高压晶体管的两种阱和栅极氧化物厚度，即 
(a)GO1＝5.4nm厚和2.5V(倒掺杂)阱，即，n-型阱(NW)和p-型阱(PW)，或 
(b)GO2＝12.3nm厚和5V(倒掺杂)阱，即，高压n-型阱(HNW)和高压p-型阱(HPW)。 
图1示出了非对称的GO2EDNMOS，其中HPW 18是为5VNMOS扩散的沟道，HNW 20是为5V PMOS扩散的沟道。还可以采用2.5V的模式，用NW代替HNW和用PW代替HPW，以及采用薄的GO1栅氧化物。用GO1或GO2制造的EDMOS器件能够阻挡高于25V的电压，远远高于为设计基准晶体管的电压，这是上面提到的参考中所述的概念的基础。 
注意，仅仅通过使阱反向，即采用低电压PMOS工艺模式来形 成延伸的漏极PMOS(EDPMOS)，从图1的结构可以实现延伸的漏极p沟道器件。 
如上所述，本发明还可将高压(HV)二极管集成在诸如图1所述的非对称器件结构中。通过将深p-型阱(DPWell)注入增加到工艺流程中，用于形成图1的器件结构的非对称设计技术能被扩展，从而形成隔离的HV二极管，因此活性二极管电流能与衬底22隔离。在二极管的活性单元内部，再次使用STI区，用于电场控制，以及在集成的0.25μm CMOS工艺流程中采用独特的二维(2D)布局技术来获得超出30V的击穿电压。 
图2A示出了包括高压衬底隔离二极管的器件30的2D横截面图，该器件可根据用于形成图1所示的器件的工艺流程，以及增加深p注入掩模(DPWell层34)来制造。如所示，器件30包括p++45、外延层(epi)47和提供衬底隔离的DNWell层42。在DNWell层42和SP阳极38(即，源极)之间提供HPW连接层40。STI区46位于SP阳极38和SN阴极36之间。DPWell层34位于SN阴极和STI区46的一部分的下面。 
由于DPWell层34处于适当位置，电流从SN阴极36，通过DPWell层34，以及通过p型HPW连接层40，流出SP阳极38。根据工艺流程中的5V CMOS阱步骤形成了HPW连接层40。从5VCMOS阱34和40，通过n型HNW层44，与DNWell衬底隔离层42进行另外的接触。该接触与第二SN阴极48是短路的，以提供衬底隔离。如图2A所示，第二STI隔离区49位于短路接触38和48之间。图2B示出了器件32的可替换实施例，器件32包括高压衬底隔离二极管，其中短路接触50、52被接合起来，而没有第二STI区49。 
因此，图2A和2B中所示的每个器件均提供了具有在单元内的STI区46的非对称的25V-30V二极管结构，该单元是通过来自5V基准CMOS流程的GO2和HNW、HPW来接触掩埋层、二极管的阳极和阴极制造的。在器件单元的内部形成n型和p型阱注入，以形成这些接触。例如，该器件可包括用于衬底隔离的大约1-2MeV5e12cm-2 31 Phos的DNWell注入和用于深隔离的500-700keV 1e13cm-2 11 B的DPWell注入(其中，31Phos和11B是注入种类，即磷和硼分别用于n型和p型掺杂)。作为选择，可以采用来自2.5V基准CMOS流程的GO1和NW、PW来制造图2A和2B的器件，形成到掩埋层、二极管和阳极和阴极的接触。 
图3A示出了具有隔离HV二极管的器件60的另一可选实施例的横截面图。在这种情况下，用多晶硅(PS)62围绕二极管，这提供了在雪崩击穿时鲁棒性更强的器件60。在这种情况下，多晶硅层62将从SN阴极64到SP阳极66的电接触与STI边缘68隔开，以及通过与PS层的传统自对准工艺来制造SN阴极64。这具有这样的优点：提供了阴极接触和STI70的边缘68之间的可再现的电隔离。这降低了电场集边并且提高了击穿电压。PS62与SN阴极接触64在第三维中是短路的。因此，提供了一种多晶硅壁的二极管结构，其中通过与PS层62的自对准工艺，SN阴极接触64被完全地从STI边缘68去除。为了清楚起见，图3B示出了电二极管72。 
因此，图3A提供了一种在单元内具有STI区70的非对称25V-30V PS壁的二极管结构，该单元是通过采用来自5V基准CMOS流程的GO2和HNW、HPW来接触掩埋层、二极管的阳极和阴极而制造的。在器件单元内形成n型和p型阱注入图案，以形成这些接触。该器件可包括用于衬底隔离的1-2MeV 5e12cm-2 31 Phos的深NW注入和用于深隔离的500-700keV 1e13cm-2 11B的深PW注入。作为选择，图3A的器件可通过来自2.5V基准CMOS流程的GO1和NW、PW来接触掩埋层、二极管的阳极和阴极而制造的。 
图4示出了图2B所示的结构32(左侧)所提供的标准二极管82的击穿电压仿真(右侧)。可以看出，在SN/ST1边界80的高电场导致了低击穿电压和不稳定。右边的等高线描绘了碰撞电离。该仿真显示了在SN/STI边界80的电场限制了二极管82的电性能。图3A所示的PS壁的设计通过将SN阴极64和STI边缘68隔离开，降低了这个电场。PS壁的STI二极管的布局参数是偏移距离84为1ps(图3A和图3B)，该偏移距离是硬阴极注入和浅槽隔离70的边缘68之间的距离。对于30V的器件，这个尺寸大约为0.5μm到2.0μm。 
图5A和5B分别示出了图2A和图3A所示的器件(即正常的和PS壁的二极管结构)的2D表面布局。可以看出，器件被实现为类似环的形状(图5A-D示出了上半部)。如图5A所示，二极管结构30包括非活性(STI)区46，其将活性SP阳极38和活性SN阴极36形成的环隔开。SN阴极36是中心手指或条带，其在所有方向上均被非活性(STI)区46包围，而非活性(STI)区46在所有方向上均被活性SP阳极48包围。 
在图5B中，提供PS壁的结构62，使SN阴极接触64和STI区70之间的阴极区的一部分被多晶硅(PS)覆盖。图5C和5D还分别示出了图2A和3A的器件的HPW 40，76和DPW 34，74的位置(相对于其他表面特性)。 
因此，提供了一种器件，该器件的表面布局本质上基本类似环状，其中圆柱的器件部分中的STI宽度为线性部分中的宽度的1.2倍。SN阴极位于环的中心，器件在各个方向上被SP阳极包围，并且终止于SP阳极。在PS壁的实施例中(图3A，5B)，在沿阴极条带的第三维的任何地方(例如，在阴极条带64的终端75)，PS壁层62与SN阴极64是短路的。 
如上所述，对于图2A、2B和3A所示的结构，可以采用倒掺杂阱注入(示出的5V CMOS(HNW，HPW)或未示出的2.5V CMOS(NW，PW))实现与掩埋层、DNWell和DPWell的接触。在活性(非STI)区上的PS之下的氧化层可以是GO2或GO1。 
图6示出了对图2A、2B和3A中所呈现的不同方案的HV二极管的对数IV特性进行测量的实验结果。图3A所示的PS壁结构的采用给出了具有30V的理想击穿电压的优良电结果。PS壁的设计(D5)将击穿电压从24V增大到30V，并且表现出了没有击穿现象的理想漏电特性。因此，PS壁的二极管产生了沿最接近SN(阴极)的STI垂直表面的更低的电场，从而导致了更高的击穿电压和更具鲁棒性的雪崩性能。描述了漏极电流对数与漏极电压关系的图6显示了在硅中已对此进行了。 
对于上述器件的剂量和材料参数示例可如下。参照图2A，p++ 衬底45可用4μm厚的p外延层47来实现。可采用5.0-5.4nm的GO1氧化物厚度，或12.3-15nm的GO2厚度。还可采用0.35-0.45μm的STI深度。图7示出了5V和2.5V元件的倒掺杂阱的示例种类、剂量和能量的表。(N型隔离“NI”和能量管理深p“PMU DP”存在阴影。) 
呈现本发明的上述描述的目的是为了图示说明和描述。而不是为了穷举或将本发明限制为所公开的确切形式，而且明显地是，可以进行很多变型和变化。对于所属领域技术人员显然的这些变型和变化是包括在由所附权利要求限定的本发明的范围内的。 

Claims (15)

1.一种包括集成高压二极管的非对称半导体器件，其包括：
衬底，该衬底包括外延层和在所述外延层上形成图案的第一类型的深阱注入；
浅槽隔离区，其将阴极和阳极隔开；
位于所述阳极下面的第二类型的第一阱注入；以及
在所述深阱注入上和在所述阴极和所述浅槽隔离区的一部分下面形成图案的第二类型的深注入掩模，
其中所述深注入掩模与所述外延层之间被所述深阱注入完全隔开，并且所述深注入掩模接触所述第一阱注入，使得电流经过所述深注入掩模和所述第一阱注入从阴极流至阳极。
2.根据权利要求1所述的非对称半导体器件，其还包括位于所述阴极和阳极之间的浅槽隔离区上的多晶硅壁，其中所述阴极与所述浅槽隔离区的边缘隔开，以及其中所述多晶硅壁与所述阴极短路。
3.根据权利要求1所述的非对称半导体器件，其还包括紧邻所述第一阱注入的第一类型的第二阱注入。
4.根据权利要求1所述的非对称半导体器件，其还包括第一类型的第二阱注入，所述第一阱注入和所述第二阱注入是被第二浅槽隔离区隔开的。
5.根据权利要求1所述的非对称半导体器件，其具有一种表面布局，该表面布局包括环状的结构，其中位于中心的阴极被所述浅槽隔离区包围，所述浅槽隔离区被所述阳极包围。
6.根据权利要求1所述的非对称半导体器件，其中所述浅槽隔离区的厚度为0.35-0.45μm。
7.根据权利要求1所述的非对称半导体器件，其中：
所述第一类型包括n型，从而所述深阱注入包括深n型阱，
所述第二类型包括p型，从而所述深注入掩模包括深p型阱，以及所述第一阱注入包括p型阱。
8.根据权利要求7所述的非对称半导体器件，其中：
所述深n型阱包括用于衬底隔离的l-2MeV 5el2cm-2 31 Phos的注入；以及
所述深p型阱包括用于深隔离的500-700keV lel3cm-211B的注入。
9.一种形成包括集成高压二极管的非对称半导体器件的方法，其包括：
形成包括外延层的衬底；
在所述外延层上形成第一类型的深阱注入；
在所述深阱注入上和在阴极位置下形成第二类型的深注入掩模，其中所述深注入掩模与所述外延层之间被所述深阱注入完全隔开；
在阳极位置下形成第二类型的第一阱注入；以及
在所述阴极位置和所述阳极位置之间形成浅槽隔离区，
其中所述第二类型的深注入掩模位于所述深阱注入上和位于所述阴极位置和所述浅槽隔离区的一部分下面，并且所述深注入掩模接触所述第一阱注入，使得电流经过所述深注入掩模和所述第一阱注入从阴极流至阳极。
10.根据权利要求9所述的方法，其还包括在阳极和阴极之间的浅槽隔离区上形成多晶硅壁的步骤，其中所述阴极与所述浅槽隔离区的边缘是隔开的，以及其中所述多晶硅壁与所述阴极短路。
11.根据权利要求9所述的方法，其还包括紧邻所述第一阱注入形成第一类型的第二阱注入。
12.根据权利要求9所述的方法，其还包括形成第一类型的第二阱注入，第二浅槽隔离区将所述第一阱注入和所述第二阱注入隔开。
13.根据权利要求9所述的方法，其中所述器件包括一种表面布局，该表面布局具有环状的结构，其中位于中心的阴极被所述浅槽隔离区包围，所述浅槽隔离区被阳极包围。
14.根据权利要求9所述的方法，其中所述浅槽隔离区的厚度为0.35-0.45μm。
15.根据权利要求9所述的方法，其中：
所述第一类型包括n型，从而所述深阱注入包括深n型阱，
所述第二类型包括p型，从而所述深注入掩模包括深p型阱，以及所述第一阱注入包括p型阱。
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