KR101086564B1 - 비대칭 반도체 디바이스 및 그의 제조 방법 - Google Patents
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Abstract
집적된 고전압 다이오드를 포함하되, 에피텍시얼 층(47) 및 상기 에피텍시얼 층 위에 패터닝된 제 1 타입의 깊은 웰 주입(42)과, 캐소드를 애노드로부터 분리시키는 얕은 트렌치 절연(STI) 영역(46)과, 상기 애노드 아래에 존재하는 제 2 타입의 제 1 웰 주입(40)과, 상기 STI 영역의 일부분 및 상기 캐소드(36) 아래에서 상기 깊은 웰 주입 위에 패터닝된 상기 제 2 타입의 깊은 주입 마스크(24)를 포함하는 비대칭 반도체 디바이스(3)가 개시된다.
Description
본 발명은 전반적으로 반도체 디바이스 구조물에 관한 것으로서, 보다 구체적으로는 기판 절연 고전압 다이오드(a substrate isolated high voltage diode)를 갖는 디바이스에 관한 것이다.
고전압 다이오드는 셀 폰 및 다른 휴대용 전자기기에서 발견되는 바와 같은 대부분의 휴대용 전력 관리 기능에 필요하다. 예시적인 전력 관리 기능은 업-컨버터, 다운-컨버터, 자동-컨버터, 배터리 충전 등을 포함한다.
현재 솔루션은 통상적으로 집적 회로의 외부에 위치하는 하이브리드 회로 설계를 이용하여 다이오드 기능을 구현한다. 이러한 구현은 그들이 설계되어 휴대용 시스템에 배치될 추가 소자를 필요로 하기 때문에 비용이 많이 든다. 또한, 다이오드가 집적회로의 외부에 위치하기 때문에, 높은 스위칭 주파수를 달성하기 곤란하여 성능이 나빠진다.
이에 따라 고전압 다이오드를 반도체 디바이스 내에 집적하여 충분한 전력 관리 솔루션을 제공하는 반도체 디바이스가 필요하다.
본 발명은 효율적인 전력 관리 솔루션을 제공하기 위해 고전압 다이오드를 포함하는 반도체 디바이스를 제공함으로써 전술한 문제 및 그 밖의 것을 해결한다. 그러한 다이오드를 반도체 프로세스 흐름 내에 통합하면 비용을 절감하기도 하지만, 보다 중요하게는 전력 변환에 훨씬 높은 스위칭 주파수(> 2 MHz)를 허용하는 성능을 개선한다. 고전압 다이오드는 한 장의 실리콘으로 고객에게 완전한 통합형 전력 관리 솔루션을 제시한다.
제 1 양상에서, 본 발명은 집적된 고전압 다이오드(an integrated high voltage diode)를 포함하되, 에피텍시얼 층 및 에피텍시얼 층 위에 패터닝된 제 1 타입의 깊은 웰 주입(예를 들어, DNWell)과, 캐소드를 애노드로부터 분리시키는 얕은 트렌치 절연(STI) 영역과, 애노드 아래에 존재하는 제 2 타입의 제 1 웰 주입(예를 들어, HPW)과, STI 영역의 일부분 및 캐소드 아래에서 깊은 웰 주입 위에 패터닝된 제 2 타입의 깊은 주입 마스크(예를 들어, DPWell)를 포함하는 비대칭 반도체 디바이스를 제공한다.
제 2 양상에서, 본 발명은 집적된 고전압 다이오드를 포함하는 비대칭 반도체 디바이스를 형성하되, 에피텍시얼 층을 포함하는 기판을 형성하는 단계와, 에피텍시얼 층 위에 제 1 타입의 깊은 웰 주입(예를 들어, DNWell)을 형성하는 단계와, 캐소드 위치 아래에서 깊은 웰 주입 위에 제 2 타입의 깊은 주입 마스크(예를 들어, DPWell)를 형성하는 단계와, 애노드 위치 아래에서 제 2 타입의 제 1 웰 주입(예를 들어, HPW)을 형성하는 단계와, 캐소드 위치와 애노드 위치 사이에 얕은 트렌치 절연(STI) 영역을 형성하되, STI 영역의 일부는 제 2 타입의 제 1 웰 주입 위에 존재하는 비대칭 반도체 디바이스 형성 방법을 제공한다.
제 3 양상에서, 본 발명은 집적된 고전압 다이오드를 포함하되, 깊은 웰 주입과, 캐소드를 애노드로부터 분리시키는 얕은 트렌치 절연(STI) 영역과, 애노드 아래에 존재하는 제 1 웰 주입과, STI 영역의 일부 및 캐소드 아래에서 깊은 웰 주입 위에 패터닝된 깊은 주입 마스크를 포함하는 비대칭 반도체 디바이스를 제공한다.
본 발명의 이러한 특징 및 그 밖의 특징은 첨부한 도면을 참조하여 취해진 발명의 다양한 양상에 대한 다음의 상세한 설명으로부터 보다 용이하게 이해될 것이다.
도 1은 고전압 동작을 고려하여 드레인과 게이트 사이에 유전체를 형성하는 데 얕은 트렌치 절연(Shallow Trench Isolation: STI) 영역을 사용함으로써 조밀한 0.25 ㎛ CMOS 프로세스 흐름 내에 통합되는 비대칭 고전압 디바이스의 레이아웃 단면도,
도 2a는 본 발명에 따른 고전압 절연 다이오드 구조물의 레이아웃 단면도,
도 2b는 본 발명에 따른 고전압 절연 다이오드의 다른 실시예의 레이아웃 단 면도,
도 3a 및 도 3b는 본 발명에 따라 폴리실리콘 층에 자기 정렬함으로써 캐소드 콘택트 SN이 STI 에지로부터 물리적으로 제거되는 폴리실리콘-장벽화 다이오드 구조물의 레이아웃 단면도,
도 4는 도 2a에 제공된 표준 다이오드의 전기적 시뮬레이션도,
도 5a 내지 도 5d는 도 2a 및 도 3a의 실시예의 2D 표면 레이아웃도,
도 6은 도 2a 및 도 3a의 고전압 다이오드의 로그 IV 특성을 측정한 실험 결과를 도시한 도면,
도 7은 본 발명에 따른 종(specie), 선량(dose) 및 에너지 정보에 관한 테이블도이다.
본 명세서에 설명된 것은 유닛 셀(즉, 트랜지스터) 내에 집적된 고전압 다이오드(예를 들어, 25V를 넘는 전압)를 포함하는 집적된 반도체 디바이스이다. 전술한 바와 같이, 고전압 다이오드는, 예를 들어 휴대용 전자기기에서 효율적인 전력 관리를 제공하는 데 필요하다. 도 1은 고전압 동작을 고려하여 드레인과 게이트 사이에 유전체를 형성하는 데 얕은 트렌치 절연(Shallow Trench Isolation: STI) 영역을 사용함으로써 조밀한 0.25 ㎛ CMOS 프로세스 흐름 내에 통합되는 비대칭 고전압 디바이스를 도시한다. 아래에서 설명하는 바와 같이, 본 발명은 또한 여분의 깊은 p-웰 주입의 추가와 함께 그러한 구조물 내에 기판 절연 고전압(HV) 다이오드 를 더 포함한다. 또한, 폴리실리콘(PS)-장벽화 레이아웃은 나아가 개선된 BVds 및 강건함을 제공하는 데 사용될 수도 있다.
도 1은 연장된 드레인 n-채널 디바이스(10)(EDNMOS)의 단면도로서, 상기 디바이스(10)는 STI 영역(12)을 사용하여 디바이스 구조물의 유닛 셀 내에 형성된다. 디바이스(10)는 p++ 층(22), 에피텍시얼 층(epi)(23) 및 깊은 n-웰(DNWell) 층(25)을 포함한다. STI 영역(12)은 드레인(14)과 게이트(16) 사이에 두꺼운 유전체 영역을 형성하여, 디바이스(10)로 하여금 기선 CMOS 프로세스 흐름(the baseline CMOS process flow)에 대해 설계된 것보다 훨씬 높은 전압을 지원하게 한다. 현재, 그러한 고전압 트랜지스터를 제조하는 데 사용가능한 웰 및 게이트 산화물 두께는 아래와 같은 두 가지 두께가 있다.
(a) GO1 = 2.5 V (레트로그레이드) 웰, 즉 n-타입 웰(NW) 및 p-타입 웰(PW)을 갖는 5.4㎚ 두께, 및
(b) GO2 = 5V (레트로그레이드) 웰, 즉 고전압 n-타입 웰(HNW) 및 고전압 p-타입 웰(HPW)을 갖는 12.3㎚ 두께.
도 1은 HPW(18)가 5V NMOS에 대해 채널 확산되고 HNW(20)가 5V PMOS에 대해 채널 확산되는 비대칭 GO2 EDNMOS를 도시한다. 마찬가지로, 얇은 GO1 게이트 산화물을 사용하여 HNW를 NW로 대체하고 HPW를 PW로 대체한 2.5V 모듈이 사용될 수 있다. GO1 또는 GO2 중의 어느 하나로 제조된 EDMOS 디바이스는 기선 트랜지스터에 대해 설계된 것보다 훨씬 높은 25V를 넘는 전압을 차단할 수 있으며, 이는 전술한 참조문헌에 기술된 개념에 기초한 것이다.
연장된 드레인 p-채널 디바이스는 웰을 반전시킴으로써, 즉 저전압 PMOS 프로세스 모듈을 사용하여 연장된 드레인 PMOS(EDPMOS)를 형성함으로써, 도 1의 구조물로부터 간단히 구현될 수 있다.
전술한 바와 같이, 본 발명은, 또한, 도 1에서 설명한 바와 같이, 고전압(HV) 다이오드를 비대칭 디바이스 구조물 내에 집적한다. 도 1의 디바이스 구조물을 형성하는 데 사용되는 비대칭 설계 기술은 깊은 p-타입 웰(DPWell) 주입을 프로세스 흐름에 추가하여 활성 다이오드 전류가 기판(22)으로부터 절연될 수 있게 함으로써 기판 절연 HV 다이오드를 형성하도록 연장될 수 있다. STI 영역은 또한 전기장 제어를 위해 다이오드의 활성 유닛 셀 내부에서 사용되며, 고유의 2차원(2D) 레이아웃 기술은 통합된 0.25㎛ CMOS 프로세스 흐름에서 30V 초과 시에 항복 전압을 획득하는 데 사용된다.
도 2a는 깊은 p-주입 마스크, 즉 DPWell 층(34)을 구비하며, 도 1에 도시한 디바이스를 형성하는 데 사용되는 프로세스 흐름에 따라 제조될 수 있는 고전압 기판 절연 다이오드를 포함하는 디바이스(30)의 2D 단면도를 나타낸다. 도시한 바와 같이, 디바이스(30)는 p++ 층(45), 에피텍시얼 층(epi)(47), 및 기판 절연을 제공하는 DNWell 층(42)을 포함한다. HPW 링크 업 층(40)이 DNWell 층(42)과 SP 애노드(38)(즉, 소스) 사이에 제공된다. STI 영역(46)은 SP 애노드(38)와 SN 캐소드(36) 사이에 존재한다. DPWell 층(34)은 SN 캐소드(36)와 STI 영역(46)의 일부분 아래에 존재한다.
DPWell 층(34)이 적당한 위치에 있다면, 전류는 SN 캐소드(36)로부터 DPWell 층(34)을 통해 흐르고, p-타입 HPW 링크 업 프로세스 흐름을 통해 SP 애노드(38)로 흐른다. HPW 링크 업 층(40)은 프로세스 흐름 중에서 5V CMOS 웰 단계로부터 형성된다. 5V CMOS 웰(34, 40)로부터 n-타입 HNW 층(44)을 통과하여 DNWell 기판 절연 층(42)까지 제조되는 추가 콘택트가 존재한다. 이것은 제 2 SN 캐소드(48)로 단락되어 기판 절연을 제공한다. 도 2a에 도시한 바와 같이, 제 2 STI 영역(49)은 단락된 콘택트(38, 48) 사이에 위치한다. 도 2b는 단락된 콘택트(50, 52)가 서로 충돌하는 고전압 기판 절연 다이오드를 포함하되 제 2 STI 영역(49)이 없는 디바이스(32)의 다른 실시예를 도시한다.
이에 따라, 도 2a 및 도 2b에 도시한 각각의 디바이스는 다이오드의 매립 층, 애노드 및 캐소드로의 콘택트를 위해 GO2 및 5V 기선 CMOS 흐름으로부터의 HNW, HPW를 사용하여 제조된 유닛 셀 내부에 STI 영역(46)을 갖는 비대칭 25V - 30V 다이오드 구조체를 제공한다. n-타입 및 p-타입 웰 주입 모두가 디바이스 유닛 셀 내에서 패터닝되어 그들 콘택트를 형성한다. 디바이스는, 예를 들어 기판 절연을 위한 DNWell 주입 ~1-2 MeV 5e12㎝-2 31 Phos와, 깊은 절연을 위한 500-700 keV 1e13㎝-2 11 B의 DPWell 주입을 포함한다(이 때, 31 Phos 및 11B는 주입 종으로서, 다시 말해 각각 n-타입 도핑용 인 및 p-타입 도핑용 붕소이다). 대안으로, 도 2a 및 도 2b의 디바이스는 다이오드의 매립 층, 애노드 및 캐소드로의 콘택트를 위해 GO1 및 2.5V 기선 CMOS 흐름으로부터의 NW, PW를 사용하여 제조될 수 있다.
도 3a는 절연 HV 다이오드를 갖는 디바이스의 또 다른 실시예의 단면도를 도시한다. 이 경우, 다이오드는 폴리실리콘(PS)(62)으로 장벽화되어 애벌런치 항복 에 보다 강건한 디바이스(60)를 제공한다. 이 경우, SN 캐소드(64)로부터 SP 애노드(66)로의 전기적 콘택트는 폴리실리콘 층(62)에 의해 STI 에지(68)로부터 분리되며, SN 캐소드(64)는 PS 층으로의 통상적인 자기 정렬에 의해 제조된다. 이것은 STI(70)의 에지와 캐소드 콘택트 사이에 재생가능한 전기적 분리를 제공한다는 이점이 있다. 이것은 전기장 군집을 감소시키고 항복 전압을 개선한다. PS(62)는 3차원에서 SN 콘택트(64)로 단락된다. 따라서, SN 캐소드 콘택트(64)가 PS 층(62)으로의 자기 정렬에 의해 STI 에지(68)로부터 물리적으로 제거되는 폴리실리콘 장벽화 다이오드 구조물이 제공된다. 명료성을 위해 전기 다이오드(72)가 도 3a에 도시된다.
따라서, 도 3a는 다이오드의 매립 층, 애노드 및 캐소드로의 콘택트를 위해 GO2 및 5V 기선 CMOS 흐름으로부터의 HNW, HPW를 사용하여 제조된 유닛 셀 내부에 STI 영역(70)을 갖는 비대칭 25V - 30V PS 장벽화 다이오드 구조체를 제공한다. n-타입 및 p-타입 웰 주입 모두가 디바이스 유닛 셀 내에서 패터닝되어 그들 콘택트를 형성한다. 디바이스는, 예를 들어 기판 절연을 위한 깊은 NW 주입 ~1-2 MeV 5e12㎝-2 31 Phos와, 깊은 절연을 위한 500-700 keV 1e13㎝-2 11 B의 깊은 PW 주입을 포함한다. 대안으로, 도 3a의 디바이스는 다이오드의 매립 층, 애노드 및 캐소드로의 콘택트를 위해 GO1 및 2.5V 기선 CMOS 흐름으로부터의 NW, PW를 사용하여 제조될 수 있다.
도 4는 도 2b에 도시한 구조물(32)(좌측)에 의해 제공된 표준 다이오드(82)의 항복 전압 시뮬레이션(우측)을 도시한다. 도면으로부터 알 수 있는 바와 같이, SN/STI 경계(80)에서의 높은 전기장은 낮은 항복 전압 및 불안정성을 가져온다. 우측의 컨투어(contour)는 이온화에 영향을 준다. 시뮬레이션은 다이오드(82)의 전기적 성능이 SN/STI 경계(80)에서 전기장에 의해 제한된다. 도 3a에 도시한 PS 장벽화 설계는 SN 캐소드(64)와 STI 에지(68)를 분리시킴으로써 이 전기장을 감소시킨다. PS 장벽화 STI 다이오드의 레이아웃 파라미터는 오프셋 거리 lps(84)(도 3a, 도 3b), 즉 얕은 트렌치 절연(70)의 에지(68)와 하드 캐소드 주입 사이의 거리이다. 이 치수는 30V 디바이스에 대해서 대략 0.5㎛ 내지 2.0㎛일 수 있다.
도 5a 및 도 5b는 도 2a 및 도 3a 에 각각 도시한 디바이스의 2D 표면 레이아웃, 즉 일반 다이오드 구조물과 PS 장벽화 다이오드 구조물을 도시한다. 알 수 있는 바와 같이, 디바이스는 링형(도 5a 내지 도 5d에는 상측 절반을 도시함)으로 구현된다. 도 5a에 도시한 바와 같이, 다이오드 구조물(30)은 활성 SP 애노드(38)와 활성 SN 캐소드(36)로 구성된 링을 분리시키는 비활성(STI) 영역(46)을 포함한다. SN 캐소드(36)는 활성 SP 애노드(48)로 모든 면이 둘러싸인 비활성 (STI) 영역(46)으로 모든 면이 둘러싸인 중앙 핑거(central finger) 또는 스트라이프(stripe)이다.
도 5b에서는, PS 장벽화 구조물(62)이 제공되어 SN 캐소드 콘택트(64)와 STI 영역(70) 사이의 일부 캐소드 영역이 폴리실리콘(PS)으로 덮인다. 도 5c 및 도 5d각각 는 도 2a 및 도 3a의 디바이스에서 다른 표면 특징과 관련되는 HPW(40, 76) 및 DPW(34, 74)의 위치를 더 나타낸다.
이에 따라 실질적으로 링형인 표면 레이아웃을 가지며, 원통형 디바이스 섹 션의 STI 폭이 선형 섹션의 폭에 대해 적어도 1.2배인 디바이스가 제공된다. SN캐소드는 링의 중앙에 위치하며, 디바이스는 SP 애노드로 모든 면이 둘러싸여 한정된다. PS 장벽화 실시예(도 3a, 도 5b)에서, PS 장벽화 층(62)은 캐소드 스트라이프의 제 3 치수 상의 어디에서든, 예를 들어 캐소드 스트라이프(64)의 단자(75)에서 SN 캐소드(64)로 단락된다.
전술한 바와 같이, 도 2a, 도 2b 및 도 3a에 도시한 구조물의 경우, 매립 층, DNWell 및 DPWell로의 콘택트는 도시한 5V CMOS(HNW, HPW)에 대한 레트로그레이드 웰 또는 도시하지 않은 2.5V CMOS(NW, PW)를 이용하여 구현될 수 있다. 활성 (STI가 아닌) 영역 위에서 PS 아래에 있는 산화물 층은 GO2 또는 GO1일 수 있다.
도 6은 도 2a, 도 2b 및 도 3a에 제시한 상이한 버전의 HV 다이오드에 대한 로그 IV 특성의 측정된 실험 결과를 도시한다. 도 3a에 도시한 PS 장벽화 구조물의 사용은 우수한 전기적 결과를 제공하며, 이상적인 항복 전압 30V가 획득되게 한다. PS 장벽 설계(D5)는 항복 전압을 24V로부터 30V로 증가시키며, 펀치-스루(punch-through) 없이 이상적인 누설 특성을 나타낸다. 따라서 PS 장벽화 다이오드는 SN (캐소드)에 가장 가까운 STI 수직 표면 상의 전기장을 보다 낮추어, 항복 전압을 높이고 애벌런치 동작을 보다 강인하게 한다. 드레인 전류 대 드레인 전압의 로그를 도시한 도 6은 이것이 실리콘에서 증명되었음을 나타낸다.
전술한 디바이스의 예시적인 선량 및 물질 파라미터는 다음과 같을 수 있다. 도 2a를 참조하면, p++ 기판(45)은 4㎛ 두께의 p-- 에피텍시얼 층(47)으로 구현될 수 있다. 5.0-5.4㎚의 GO1 산화물 두께 또는 12.0-15㎚의 GO2 산화물 두께가 사용 될 수 있다. 0.35-0.45㎛의 STI 깊이도 또한 사용될 수 있다. 도 7은 5V 및 2.5V 소자의 레트로그레이드 웰에 대해 예시적인 종, 선량 및 에너지를 나타낸 테이블을 도시한다. (n-타입 절연 "NI" 및 전력 관리 깊은-p "PMU DP"는 음영이 표시된다.)
본 발명의 전술한 설명은 예시 및 설명을 위해 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 규명하거나 제한하도록 의도된 것이 아니며, 명백히 수많은 수정 및 변형이 가능하다. 이러한 수정 및 변형은 첨부한 청구의 범위에 의해 정의되는 본 발명의 범주 내에 포함되도록 의도된다.
Claims (20)
- 집적된 고전압 다이오드(an integrated high voltage diode)를 포함하는 비대칭 반도체 디바이스(30, 32)로서,에피텍시얼 층(47) 및 상기 에피텍시얼 층 위에 패터닝된 제 1 타입의 깊은 웰 주입(a deep well implant)(42)을 포함하는 기판과,캐소드를 애노드로부터 분리시키는 얕은 트렌치 절연(STI) 영역(46)과,상기 애노드 아래에 존재하는 제 2 타입의 제 1 웰 주입(40)과,상기 STI 영역의 일부분 및 상기 캐소드(36) 아래에서 상기 깊은 웰 주입 위에 패터닝된 상기 제 2 타입의 깊은 주입 마스크(a deep implant mask)(34)를 포함하되,상기 깊은 주입 마스크는 상기 깊은 웰 주입에 의해 상기 에피텍시얼 층으로부터 완전히 분리되는비대칭 반도체 디바이스.
- 제 1 항에 있어서,상기 캐소드와 애노드 사이의 상기 STI 영역 위에 존재하는 폴리실리콘 벽(a polysilicon wall)(62)을 더 포함하되,상기 캐소드는 상기 STI 영역의 에지로부터 분리되고,상기 폴리실리콘벽은 상기 캐소드로 단락(short)되는비대칭 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 웰 주입(40) 다음에 존재하는 상기 제 1 타입의 제 2 웰 주입(44)을 더 포함하는비대칭 반도체 디바이스.
- 제 3 항에 있어서,상기 제 1 웰 주입과 상기 제 2 웰 주입은 제 2 STI 영역(46)에 의해 분리되는비대칭 반도체 디바이스.
- 제 1 항에 있어서,중앙 배치 캐소드(a centrally located cathode)가 상기 STI 영역으로 둘러싸이고 상기 STI 영역이 상기 애노드로 둘러싸인 링형 구조를 포함하는 표면 레이아웃을 갖는비대칭 반도체 디바이스.
- 제 1 항에 있어서,상기 STI 영역은 0.35-0.45㎛의 두께를 갖는비대칭 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 타입은 n-타입을 포함하여, 상기 깊은 웰 주입이 깊은 n-타입 웰(DNWell)을 포함하고,상기 제 2 타입은 p-타입을 포함하여, 상기 깊은 주입 마스크가 깊은 p-타입 웰(DPWell)을 포함하고 상기 제 1 웰 주입이 p-타입 웰을 포함하는비대칭 반도체 디바이스.
- 제 7 항에 있어서,상기 p-타입 웰은 12.3-15㎚ 두께인 5V 레트로그레이드 웰(a 5Volt retrograde well)을 포함하는 고전압 p-타입 웰(HPW)인비대칭 반도체 디바이스.
- 제 7 항에 있어서,상기 p-타입 웰은 5.0-5.4㎚ 두께인 2.5V 레트로그레이드 웰을 포함하는비대칭 반도체 디바이스.
- 제 7 항에 있어서,상기 DNWell은 기판 격리(isolation)를 위해 1-2MeV 5e12㎝-2 31 Phos인 주입을 포함하고,상기 DPWell은 깊은 격리를 위해 500-700keV 1e13㎝-2 11 B인 주입을 포함하는비대칭 반도체 디바이스.
- 집적된 고전압 다이오드를 포함하는 비대칭 반도체 디바이스(30)를 형성하는 방법으로서,에피텍시얼 층을 포함하는 기판을 형성하는 단계와,상기 에피텍시얼 층 위에 제 1 타입의 깊은 웰 주입(42)을 형성하는 단계와,캐소드 위치(36) 아래에서 상기 깊은 웰 주입 위에 제 2 타입의 깊은 주입 마스크(34)를 형성하는 단계 - 상기 깊은 주입 마스크는 상기 깊은 웰 주입에 의해 상기 에피텍시얼 층으로부터 완전히 분리됨 - 와,애노드 위치(38) 아래에서 상기 제 2 타입의 제 1 웰 주입(40)을 형성하는 단계와,상기 캐소드 위치와 상기 애노드 위치 사이에 얕은 트렌치 절연(STI) 영역(46)을 형성하는 단계를 포함하되,상기 STI 영역의 일부는 상기 제 2 타입의 상기 제 1 웰 주입 위에 존재하는비대칭 반도체 디바이스 형성 방법.
- 제 11 항에 있어서,캐소드와 애노드 사이의 상기 STI 영역 위에 폴리실리콘벽(62)을 형성하는 단계를 더 포함하되,상기 캐소드는 상기 STI 영역의 에지로부터 분리되고,상기 폴리실리콘벽은 상기 캐소드로 단락되는비대칭 반도체 디바이스 형성 방법.
- 제 11 항에 있어서,상기 제 1 웰 주입 다음에 상기 제 1 타입의 제 2 웰 주입(44)을 형성하는 단계를 더 포함하는비대칭 반도체 디바이스 형성 방법.
- 제 13 항에 있어서,상기 제 1 웰 주입과 상기 제 2 웰 주입은 제 2 STI 영역(46)에 의해 분리되는비대칭 반도체 디바이스 형성 방법.
- 제 11 항에 있어서,상기 디바이스는 중앙 배치 캐소드가 상기 STI 영역으로 둘러싸이고 상기 STI 영역이 애노드로 둘러싸인 링형 구조를 포함하는 표면 레이아웃을 갖는비대칭 반도체 디바이스 형성 방법.
- 제 11 항에 있어서,상기 STI 영역은 0.35-0.45㎛의 두께를 갖는비대칭 반도체 디바이스 형성 방법.
- 제 11 항에 있어서,상기 제 1 타입은 n-타입을 포함하여, 상기 깊은 웰 주입이 깊은 n-타입 웰(DNWell)을 포함하고,상기 제 2 타입은 p-타입을 포함하여, 상기 깊은 주입 마스크가 깊은 p-타입 웰(DPWell)을 포함하고 상기 제 1 웰 주입이 p-타입 웰을 포함하는비대칭 반도체 디바이스 형성 방법.
- 제 17 항에 있어서,상기 p-타입 웰은 12.3-15㎚ 두께인 5V 레트로그레이드 웰(a 5Volt retrograde well)을 포함하는 고전압 p-타입 웰(HPW)인비대칭 반도체 디바이스 형성 방법.
- 제 17 항에 있어서,상기 p-타입 웰은 5.0-5.4㎚ 두께인 2.5V 레트로그레이드 웰을 포함하며,상기 DNWell은 기판 격리를 위해 1-2MeV 5e12㎝-2 31 Phos인 주입을 포함하고,상기 DPWell은 깊은 격리를 위해 500-700keV 1e13㎝-2 11 B인 주입을 포함하는비대칭 반도체 디바이스 형성 방법.
- 집적된 고전압 다이오드를 포함하는 비대칭 반도체 디바이스(30)로서,에피텍시얼 층(47) 위에 형성되는 깊은 웰 주입(42)과,캐소드를 애노드로부터 분리시키는 얕은 트렌치 절연(STI) 영역(46)과,상기 애노드 아래에 존재하는 제 1 웰 주입과,상기 STI 영역의 일부 및 상기 캐소드(36) 아래에서 상기 깊은 웰 주입 위에 패터닝된 깊은 주입 마스크를 포함하되,상기 깊은 주입 마스크는 상기 깊은 웰 주입에 의해 상기 에피텍시얼 층으로부터 완전히 분리되는비대칭 반도체 디바이스.
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