FR2577339A1 - Memoire dynamique en circuit integre - Google Patents

Abstract

L'invention a pour objet des mémoires dynamiques 2 à stockage capacitif 4 de l'information dans lesquelles on augmente les performances de stockage et le transfert d'informations en augmentant la valeur de la capacité de stockage d'une part et la conductivité des lignes de transfert d'autre part. Dans l'invention les lignes 8 de mot des points mémoires sont métallisées 9 de manière à augmenter la vitesse de propagation des instructions de lecture et/ou d'écriture. La métallisation des lignes de mot permet de recouvrir le point mémoire par une deuxième 11 puis une troisième 13 couche de polysilicium pour augmenter la capacité de stockage d'informations. (CF DESSIN DANS BOPI)

Description

I

MEMOIRE DYNAMIQUE EN CIRCUIT INTEGRE

La présente invention a pour objet une mémoire dynamique du

type en circuit intégré.

Les mémoires dont il est question dans la présente invention sont à stockage capacitif de l'information. Dans ces mémoires un point mémoire, ou cellule, comporte un transistor dont la grille est reliée à une connexion dite ligne de mot et dont les deux électrodes principales sont reliées d'une part à une capacité de stockage de l'information et d'autre part à une ligne de transfert d'information dite ligne de bit. La ligne de transfert permet la lecture de l'information inscrite dans le point mémoire ou l'écriture d'une information. Pour la lecture, le transistor du point mémoire reçoit par la ligne de mot une impulsion sur sa grille, il devient conducteur,

la capacité se décharge et l'information qu'elle contient est coi-

lectée par la ligne de bit. Pour l'écriture, l'inverse se produit: une information à enregistrer est présente sur la ligne de bit, la grille du transistor reçoit une impulsiton par sa ligne de mot, le transistor devient passant, et la capacité se charge. Par ailleurs la lecture étant destructive elle est en général suivie d'une opération de

réécriture de l'information dans le point.

Les capacités de chaque point mémoire sont réalisées par opposition de deux couches conductrices, séparées par une couche isolante. Pour augmenter la capacité des points mémoire il a été imaginé d'étaler la capacité. Cette technique rencontre une limite: l'augmentation de la densité d'intégration. En effet si le nombre des points mémoire par unité de surface augmente, la valeur de la capacité affectée à chaque point et qui est réalisée de cette façon sera réduite d'autant. Plutôt que de placer la capacité au-dessus du point mémoire, il a même été imaginé de réaliser des tranchées tout autour du point mémoire et de réaliser des capacités par opposition de couches conductrices appliquées sur les parois et entre les parois de ces tranchées. Cette technique est cependant difficile à mettre en oeuvre. Elle est d'autant plus efficace que les tranchées sont plus

profondes ce qui est par ailleurs d'autant plus difficile.

Lors de l'utilisation de la mémoire, la rapidité avec laquelle les ordres de lecture ou d'écriture peuvent être exécutés dépend de la rapidité avec laquelle les lignes de mot peuvent transmettre les impulsions à destination des transistors concernés. Pour des besoins de simplification de fabrication, les lignes de mot sont confondues avec les électrodes de grille des transistors: elles sont constituées par des bandes de silicium séparées des canaux de conduction des transistors par une mince couche d'oxyde de grille. Le silicium de ces connexions n'est jamais parfaitement conducteur. Les lignes de mot sont donc résistives. Comme elles sont par ailleurs également capacitives du fait de leur environnement elles induisent la présence de constantes de temps de propagation. Ces constantes de temps constituent une limite à la rapidité de l'exécution des opérations de lecture et d'écriture. Pour remédier à cet autre inconvénient il a été imaginé dans l'état de la technique de rajouter, au-dessus et à l'aplomb de chaque ligne de mot, une ligne métallique (très peu résistive) qui la suit et qui connecte à intervalles réguliers la grille en silicium. Les points mémoire reçoivent ainsi les ordres de lecture ou d'écriture plus rapidement que si ces ordres provenaient par la connexion de grille elle-même. L'inconvénient de cette disposition est qu'elle impose la réalisation, au sommet de la mémoire, de lignes de rappel des lignes de mot. Ceci est une opération supplémentaire dans un procédé de fabrication. Comme toutes les autres opérations

elle contribue à abaisser le rendement de fabrication des mémoires.

L'invention permet de remédier aux inconvénients cités en proposant une mémoire dynamique dont les points mémoire sont munis d'une capacité qui s'étend sur la quasi-totalité de la surface mémoire. Par ailleurs dans l'invention la ligne de mot est métallisée

ce qui supprime la nécessité de la ligne supérieure supplémentaire.

L'invention a pour objet une mémoire dynamique du type à circuit intégré dans une pastille de silicium et munie de points mémoire à stockage capacitif de l'information, caractérisée en ce qu'elle comporte: - des transistors réalisés en technologie CMOS pour servir de points mémoire, munis d'électrodes de grille en un premier niveau de polysilicium déposé et recouvertes d'une couche métallisée pour servir de ligne de mot à la mémoire; - des moyens de stockage capacitif par mise en opposition, en

un deuxième et un troisième niveau, de deux couches de polysi-

licium, séparées entre elles et du premier niveau par des couches isolantes en oxyde de silicium; - et des lignes de transfert de l'information réalisées en métal déposé sous vide; - les couches de polysilicium du deuxième et du troisième niveau passant au dessus de la couche de polysilicium du premier niveau.

L'invention sera mieux comprise à la lecture de la description

qui suit et à l'examen des figures qui l'accompagnent. Sur ces figures les mêmes repères désignent les mêmes éléments. Les indications

chiffrées données dans la présente description ne peuvent constituer

de restriction au champ d'application de l'invention: elles ne sont données que pour mettre en évidence l'apport de l'invention à J'état de la technique. Elles montrent: - figure 1 un ensemble de points mémoire d'une mémoire dynamique concernée par l'invention; - figure 2 la réalisation technologique d'un point mémoire conforme à l'invention - figures 3 et 4 des diagrammes de concentration d'impuretés dans les différentes régions du point mémoire de l'invention; - figures 5a à 5i des étapes caractéristiques du procédé de fabrication du point mémoire de l'invention; - figures 6a à 6g l'ensemble des masques successifs mis en oeuvre pour définir la géométrie du point mémoire de l'invention; figures 7a à 7g une variante plus performante de l'ensemble des masques; figure 8 la coupe d'un point mémoire modifié selon la variante. La figure 1 représente un point mémoire I d'une mémoire dynamique 2. Ce point mémoire comporte un transistor 3 et une capacité 4. La source 5 du transistor est reliée à la capacité 4 tandis que son drain 6 est relié à une connexion de transfert d'information 7 dite ligne de bit. La grille 8 du transistor 3 est reliée à une connexion 9 dite ligne de mot. Dans l'invention on ne se préoccupe pas de la gestion de la mémoire. Ce qui est important c'est d'augmenter la valeur de la capacité 4 de telle manière que celle-ci présente une valeur importante devant la capacité de la ligne de transfert 7. Cette capacité 4, reliée par une de ses armatures à la source 5 du transistor 3, est reliée par son autre armature à un potentiel constant figuré symboliquement comme étant la masse. En fait ce qui est important c'est que le potentiel sur la deuxième armature soit constant eu égard à la charge électrique que l'on veut

stocker dans cette capacité.

La figure 2 représente en coupe un point mémoire du type de celui représenté sur la figure 1. Il possède par ailleurs les propriétés

de l'invention. Ce point mémoire comporte en particulier un tran-

sistor 3 muni de sa source 5 et de son drain 6. Un canal de conduction 10 est gouverné par la grille 8 du transistor. Cette grille 8 représente également une ligne de mot 9. La capacité 4 comporte deux couches conductrices 11 et 12 séparées par une couche d'oxyde 13. Elles recouvrent le transistor du point mémoire. La couche 11 est reliée à la source 5 tandis que la couche 12 est commune à plusieurs, voire à toutes les capacités de la mémoire. Cette couche 12 est reliée à un potentiel constant non représenté. Le transistor 3 est placé dans un puits 14 (on dit aussi un caisson) contenu dans un substrat 15. Le substrat est un substrat semiconducteur dans un exemple au silicium. Il est très légèrement dopé. Dans un exemple il est de conductivité P, de résistivité approximative trois Ohms-cm et d'orientation cristallographique C 100 >. Le puits 14 est de conductivité N. Il est assez dopé. Dans un exemple la concentration des impuretés, au voisinage des régions 5 et 6 de source et drain du

transistor, est de P'ordre de 1017 atomes de phosphore par cen-

timètre-cube. Cette concentration est à rapprocher des concen-

trations des puits couramment utilisées en technogie CMOS. Elles sont plutôt de l'ordre de 1016 atomes par cm3. Le substrat 15 est polarisé à un potentiel Vss tandis que le puits du transistor 3 est polarisé à un potentiel Vcc. Dans un exemple Vss représente la masse et Vcc vaut environ 5 volts. Cette polarisation a pour effet de

mettre en inverse la jonction puits-substrat.

Le puits N est peu profond. Il réduit d'une manière efficace la sensibilité du point mémoire aux particules alpha. Les particules alpha, qui sont produites par le boîtier céramique qui contient la mémoire, induisent dans les puits ou dans les substrats la création de

paires électron-trou. Si on n'y prend pas garde, des porteurs mino-

ritaires peuvent venir décharger les capacités qui contiennent l'information par migration vers les sources des transistors. C'est la raison pour laquelle la jonction puits-substrat est en inverse: sa barrière de potentiel est telle que les porteurs minoritaires (ici des trous dans le puits N) créés par les paires sont attirés par le fond du substrat qui est proche et qui est relié à la masse. Ces porteurs minoritaires ne déchargent donc pas les capacités. Ceci est obtenu

d'autant plus efficacement que le puits est peu profond. La réali-

sation des points mémoire en technologie CMOS est donc supérieure de ce point de vue à celle mettant en oeuvre une technologie NMOS (o il n'y a pas de puits). Deuxièmement les puits peuvent également permettre de réduire la sensibilité aux courants de substrat. Ceux-ci

induisent eux aussi des pertes d'information dans les points mémoire.

En effet les transistors des points mémoire étant en saturation au moment du transfert d'information il peut y avoir ionisation par impact donnant lieu à des créations de paires. Des trous ainsi créés

peuvent venir s'appliquer à des capacités de points mémoire voisins.

La quantité d'information contenue dans ces points mémoire voisins est alors altérée. La barrière de potentiel du puits 14 sert à

empêcher le retour de ces charges.

La capacité 4 classique se trouve augmentée de la capacité de jonction P+ - N existant entre la source 5 et le puits 14. La valeur de cette capacité est déterminée par l'étendue de la zone désertée de cette jonction source-puits. Cette zone étendue est inversement proportionnelle à la concentration en impuretés du côté le moins dopé de la jonction. Ici le côté le moins dopé est le côté du puits. En

effet, avec des ordres de grandeurs couramment admis la concen-

tration en impuretés des sources et drains des transistors des points mémoire est de l'ordre de 1019 à 1020 atomes par cm3. On met à profit l'existence de capacités de jonction, en rendant la capacité de

jonction source-puits comparable à la capacité 4 d'un type classique.

En augmentant la concentration en impuretés du puits 14, (dopage N) on augmente la capacité de jonction d'une part par le fond 16 de la jonction et d'autre part par la périphérie 17 de cette jonction. La concentration en impuretés du puits 14 ici est différente selon qu'on

se place au voisinage du fond 16 d'une région de source 5, c'est-à-

dire sensiblement à une altitude cotée a par rapport au niveau 18 de l'oxyde de grille ou à une altitude cotée b en périphérie 17 de cette région. Les figures 3 et 4 indiquent des profils de concentration d'impuretés dans le puits, d'une part à la périphérie immédiate 17 de la source 5, et respectivement d'autre part au droit du milieu de la région de source 5. Au voisinage de la périphérie 17 le transistor du point mémoire est bordé supérieurement par une région 19 d'oxyde

épais. Les profondeurs de repérage sont données en micromètre.

Elles montrent que l'épaisseur du puits 14 est faible de l'ordre de un micromètre sous les régions actives. Elle vaut 0,5 micromètres sous l'oxyde épais 19. Dans un exemple l'épaisseur de l'oxyde épais 19, est

de l'ordre de 0,4 micromètres. Le profil de concentration, direc-

tement sous cet oxyde épais se maintient, de l'interface puits 14 - oxyde épais 19 jusqu'à la cote b, à environ 5.1017 atomes de phosphore par cm3. Dans un exemple la cote b vaut légèrement plus que 0,2 micromètres. Par contre sur la figure 4 on remarque que le fond de la région de source 5 (située à l'altitude a) se trouve dans des régions o la concentration de type N est inférieure à cette valeur. Dans un exemple, la concentration y est de l'ordre de 5 à 8. 1016. La zone désertée de la jonction sourcesubstrat à la cote a est donc plus épaisse qu'en périphérie 17. En conséquence la capacité de jonction à la périphérie 17 est supérieure à la capacité de fond 16. Cet effet particulier est mis en oeuvre pour venir renforcer la valeur de la capacité classique de stockage 4. La capacité périphérique devient

comparable, voire supérieure, à la capacité 4.

Les profils de concentration représentés sur les figures 3 et 4 sont inhabituels. D'une part la valeur des concentrations y est supérieure à la pratique: en technologie CMOS le fait de réaliser des puits à concentration élevée minimise les phénomènes gênant d'armoçage des thyristors parasites. Dans cette technologie un puits de conductivité inverse de celle du substrat contient des transistors de polarité de canal inverse. Il peut donc y avoir géographiquement succession de régions dopées N P N P ou P N P N.En absence de précaution un effet thyristor peut se déclencher. Pour réduire cette probabilité, on est conduit à réaliser des puits dont la concentration en impuretés est élevée. Mais ordinairement les concentrations d'impuretés dans les puits doivent être limitées à quelques o106 atomes par cm3 de manière à pouvoir ajuster la tension de seuil des transistors. Par ailleurs la forme du profil de concentration est ici importante. En effet dans tous les procédés de fabrication les puits

sont dopés avant réalisation des autres régions du circuit intégré.

Les concentrations imposées à différentes cotes dans les puits ont alors tendance à se répartir par diffusion uniformément dans tout le puits. Cette diffusion résulte de toutes les opérations thermiques successives subies par le circuit intégré ultérieurement. Ici les concentrations ne sont pas étales, elles comportent un maximum. La cote de ce maximum est choisie. On remarque sur les figures 3 et 4 le dopage P- correspondant au substrat 15. Sur la figure 4, la source présente à proximité de la surface 20 d'oxyde de grille une concentration bien plus élevée, de l'ordre de 10 19 atomes de bore

par cm3. Cette dernière concentration est tout à fait habituelle.

Les figures Sa à 5i montrent les différentes étapes du procédé

de fabrication du point mémoire ainsi décrit. Elles permettent d'at-

teindre les concentrations représentées sur les figures 3 et 4 et dont on a précédemment expliqué les effets techniques. Dans un premier temps on décrira des opérations telles qu'elles se présentent au cours d'un procédé sans se préoccuper de la configuration des différentes régions. Celles-ci seront décrites ultérieurement à l'examen des figures 6a à 6g. On supposera pour la simplicité de l'explication, qu'au cours du procédé ce sont des masques àdéquats qui sont appliqués pour venir définir les parties intéressées des

points mémoire.

Dans ce procédé on implante les impuretés des puits après réalisation des régions 19 d'oxyde épais. Par implantation on peut imposer la formation de pics de concentration à une altitude (b)

souhaitée et à une valeur (1017) désirée. Autrement dit l'implan-

tation des puits est faite d'une manière rétrograde: c'est-à-dire pour partie à travers les oxydes épais de séparation. La préexistence

de ces oxydes épais empêche la diffusion ultérieure, dans la direc-

tion de ces oxydes épais, des impuretés implantées. Le pic de concentration se maintient à l'altitude et à la valeur choisies malgré le recuit que subit plus tard la pastille. Ceci est dO ici au coefficient

de ségrégation du phosphore à l'interface puits-oxyde épais. L'im-

plantation rétrograde est apparente sur la figure 2: le fond du puits 14 présente un décrochement 21-22 entre les parties qui sont situées respectivement sous les régions 19 d'oxyde -épais et sous les

régions actives destinées à recevoir les transistors 3.

La figure 5a présente un substrat semiconducteur 15, dans un exemple au silicium, légèrement dopé P. Le substrat a été recouvert par croissance d'une mince couche 23 d'oxyde de silicium, puis, par dép8t, d'une couche 24 de nitrure de silicium. Au moyen d'un premier masque, on définit alors la couche 24 par photolithographie et gravure du nitrure de silicium. La couche 23 empêche la couche 24 d'induire des efforts mécaniques destructeurs dans le substrat 15 pendant la croissance de l'oxyde d'isolement 19. Le premier masque sert ainsi à délimiter les régions actives et les régions o vont être réalisés les oxydes épais de séparation entre points mémoire (les régions 25). Puis on fait croître l'oxyde d'isolation jusqu'à une épaisseur de 4000 angstr6ms par exemple. La couche 24 de nitrure sert de barrière à l'oxydation. L'oxyde initial 23 et le nitrure 24 sont ensuite dissouts (figure 5b) et on procède à une deuxième opération

de photomasquage définissant un puit P- 26.

La figure 5c montre une couche de résine 27 protégeant certaines régions de la pastille. Cette couche de résine est appliquée au cours de la deuxième opération de photomasquage au moyen d'un deuxième masque. La justification de la réalisation des puits P se trouve dans le fait que l'invention se trouve proposée ici dans une technologie CMOS. Alors que tous les points mémoire d'une pastille sont réalisés dans un seul et unique puits (un puits 14), des circuits périphériques et de gestion des points mémoire peuvent être réalisés

en technologie MOS complémentaire. Il importe donc dans la pré-

sente description d'indiquer comment sont réalisés les puits qui

contiennent les circuits de commande de la mémoire. En fait, les puits 26 sont de faux puits. Ce sont des puits P- dans un substrat P-, seul leur profil de concentration permet de les distinguer du substrat. L'implantation, symbolisée par trois flèches verticales, est obtenue par bombardement électronique d'atomes de bore à deux énergies: un premier bombardement profond à 300 KeV et un deuxième bombardement moins puissant en surface qui permet d'ajuster le seuil des transistors à canal N implantés dans les puits

26.

Une troisième opération de photomasquage définit ensuite le puits N: figure 5d. Une couche de résine 28 vient maintenant

protéger les régions des puits préalablement implantés. L'implan-

tation du ou des puits N comporte un double bombardement elec-

tronique d'atomes de phosphore. Une première implantation en phosphore, profonde, à 500 KeV, conduit à un puits N de profondeur sensiblement égal à un micromètre sous les régions actives et à 0,5 micromètre sous l'oxyde épais. Le pic de concentration atteint quelques 1017 atomes par cm3 à l'altitude b à l'aplomb de la couche

d'oxyde épais ainsi qu'à l'altidude a à l'aplomb des parties actives.

Une deuxième implantation en phosphore à 100 KeV environ permet ensuite d'ajuster la concentration en surface à quelques 1016 atomes par cm. Les profils de concentration obtenus sont ceux représentés sur les figures 3 et 4. Une troisième implantation mais d'atomes de bore cette fois et à faible énergie peut permettre de contre doper le puits en surface pour obtenir un bon seuil de conduction des transistors canal P. Puis on réalise un oxyde de grille 20 dont l'épaisseur voisine 250 à 300 angstr6ms. Cette phase correspond à la figure 5e. Elle est classique, l'oxyde est obtenu par croissance thermique. La figure 5f représente en partie l'opération de réalisation des grilles. Pour celles-ci, on dépose et on dope (par exemple au Po CL3)

une première couche de polysilicium 8 par des techniques standards.

Une caractéristique importante de l'invention consiste alors à réa-

liser une métallisation 9. On dépose au-dessus du premier niveau de polysilicium 8 une couche 9 de siliciures de tungstène: WSi2 ou WSi3. Puis au moyen d'un quatrième masque et au cours d'une quatrième opération de photomasquage on définit et on grave les

grilles. Les grilles servent de ligne de mot dans le plan mémoire.

Ces grilles sont suggérées par les pointillés de la figure 5f. L'épais-

seur de la couche de polysilicium de grilles vaut environ 4000 angstrôms; celle de siliciure de tungstène vaut environ 1500

angstrôms dans un exemple.

Toutes les grilles des transistors étant définies, par une cinquième opération de photomasquage (figure 5g) on protège par une couche de résine 30 les parties périphériques de la mémoire o on ne veut pas implanter des transistors à canal P comme ceux des points mémoire. L'implantation de ces transistors est obtenue par bombardement à faible énergie mais à haute densité, d'impuretés en bore. De cette manière on réalise les sources 5 et drains 6 des

transistors 3 des points mémoire. Cette implantation est auto-

alignée, d'une part avec les régions d'oxyde épais 19 et d'autre part

avec la couche de polysilicium-siliciures de tungstène des grilles.

L'implantation des régions de drain et source est faite de telle manière que le fond 16 de ces régions se situe à peu près à J'endroit o la concentration en impuretés N du puits est la plus forte. Dans

un exemple la profondeur du fond 16 vaut environ 5000 angstrôms.

On remarque que cette implantation n'a pas traversé la couche d'oxyde épais 19 qui ne vaut que 4000 angstrôms: c'est parce que

l'implantation est faite à faible énergie.

La figure 5h montre une ouverture 31 pratiquée du côté de la source du transistor. Cette ouverture est effectuée après que

l'ensemble du plan mémoire ait été recouvert par croissance ther-

mique d'une couche 32 d'oxyde de silicium. Cette ouverture est obtenu par un sixième photomasquage et au moyen d'un sixième masque. On dépose ensuite en un deuxième niveau sur toute la surface du plan mémoire une deuxième couche de polysilicium 11 que l'on dope en bore. On dope la couche 11 en bore pour ne pas créer entre elle et la source 5 (qui elle est effectivement dopée en bore à l'endroit de l'ouverture 31) une jonction électronique. Le dopage de la couche 11 a pour conséquence que le fond 16 de la source subit à l'aplomb de l'ouverture 31 un décrochement 33 situé en dessous du niveau 16. En se reportant à la figure 4 on constate que ce décrochement a pour effet de transporter la zone désertée du niveau a au niveau a' plus bas. Elle est donc transportée vers des régions o la concentration en impuretés du puits 14 va en augmentant. Au niveau a' la concentration dans le puits 14 est plus forte. La capacité de jonction s'en trouve donc favorablement augmentée. Le dopage peut en conséquence être un moyen de réglage de la capacité de jonction. Dans un exemple l'épaisseur de la

couche 11 est de l'ordre de 3000 angstrôms.

Puis on effectue une septième opération de photomasquage au moyen d'un septième masque pour définir et graver les zones du plan mémoire o l'on désire réaliser les plaques 11 des capacités. C'est une caractéristique importante de l'invention que la couche 11 recouvre alors en partie le point mémoire, même là o se trouve la grille. La capacité 4 s'en trouve augmentée. Puis on oxyde la couche

11 déposée jusqu'à une épaisseur de 300 à 400 angstrôms environ.

L'épaisseur de la couche d'oxyde 13 obtenue est destinée à servir de diélectrique entre les deux plaques de la capacité classique du point mémoire. La figure 5i comporte la deuxième plaque 12 de la capacité classique du point mémoire. Celle-ci est réalisée comme la première par déposition chimique en phase gazeuse de silicium. Ceci est un troisième niveau de dépôt de silicium. La couche 12 est définie et gravée au moyen d'un huitième masque; et enfin elle est recouverte par croissance thermique d'une couche d'oxyde de silicium. L'épaisseur de la couche 12 est du même ordre que celle de la couche 11. Le troixième niveau de polysilicium peut être dopé au

choix en bore ou en phospore.

Avec une neuvième et une dixième opération de photo-

masquage, on réalise les connexions de transfert d'information 7 en aluminium déposé. La neuvième sert à réaliser une ouverture 37 (figure 2) dans le drain 6 du transistor. La dixième sert à définir les lignes de bit 7. D'autres opérations sont encore exécutées qui ne

sont pas caractéristiques de l'invention.

Les figures 6a à 6g montrent le dessin de certains des masques utilisés pour définir les différentes zones de plan mémoire. Pour la compréhension de la superposition de ces masques chacun d'eux comporte un repère, x y, qui pendant l'utilisation est sensé être aligné sur un repère du plan mémoire. Tous ces masques comportent des parties opaques, rayées, et des parties transparentes qui bordent les parties opaques. Le premier masque utilisé dans la première opération de photomasquage est représenté sur la figure 6a. Il donne un apperçu de la répétitivité du motif des points mémoire. Ce masque permet de définir les régions 19 d'oxyde épais qui séparent les points mémoire: ce sont des parties transparentes. Le motif unitaire de ce masque à la forme générale d'un T. En fait ce motif unitaire correspond à deux points mémoire adjacents reliés à une même ligne de transfert d'information et à deux lignes de mot adjacentes. Sur la figure 1, ce sont par exemple le point mémoire 1

et celui qui se trouve en dessous de lui.

La o est inscrit le repère, à gauche de l'axe y, on distingue un tracé crénelé 17. Comme le puits du plan mémoire est implanté partout ce tracé correspond en fait à la limite de J'oxyde épais d'une part et à la périphérie de la région de source 5 d'autre part. La raison pour laquelle le tracé est crénelé réside dans le soucis d'augmenter la longueur de périphérie de la zone de source. Ceci va dans Je sens de l'augmentation de la capacité de stockage.En effet suite à l'implantation des régions de source et drain les recuits thermiques amènent les régions de source 5 contre les parties

hautement concentrées du puits N (sous l'oxyde épais).

Une des particularités de l'invention est de permettre une juxtaposition facile des régions de drain 6 de deux points mémoire adjacents. Dans le but de réduire la capacité de la ligne de transfert d'information (ligne de bits) on s'efforce de réduire la longueur du contour de la région 6. En effet, comme on a augmenté la capacité périphérique des régions sources, la capacité périphérique de la région de drain 6 est également augmentée. Il en résulte que la capacité de la ligne de transfert d'information est également augmentée. Or la capacité de la ligne detransfert d'information est bien supérieure à la capacité de stockage: par exemple 10 fois. Tout en doublant la capacité de stockage, approximativement sa valeur passe de une unité à deux unités, on augmente également la capacité de la ligne de transfert: d'une unité approximativement. Elle vaut alors onze unités. Proportionnellement, l'amélioration vaut donc légèrement moins que 100 %. En fait tout ceci est très lié à la hauteur du pic de concentration à la cote b du puits 14. Il suffit d'augmenter cette dernière pour ajuster la capacité à la valeur demandée. On notera cependant que le fait d'accoler deux drains 6 de deux points mémoire adjacents divise la périphérie du drain

commun par deux.

- Dans la variante représentée par les figures 7a à 7g et 8 le soucis est le même. On minimise la capacité de ligne de bit en réduisant les dimensions des drains 6. Les régions de drain sont maintenant cantonnées à des régions 61, 62 latérales aux régions de canal de conduction. Dans la variante les régions de drains de deux points mémoire géographiquement adjacents ne sont plus confondues: elles sont séparées en deux régions distinctes. On verra plus loin que par une couche 41 de polysilicium, déposée en même temps que la couche Il (mais à des endroits différents), ces deux drains sont quand même électriquement reliés. La solution de la variante permet aussi bien entendu de réduire le contour des régions de drain:

elles sont limitées par les contours des embouts 61 et 62.

Les deuxièmes et troisièmes masques utilisés pendant les deuxièmes et troisièmes opérations de photomasquage ne sont pas

représentés. Il sont complémentaires l'un de l'autre. Dans une confi-

guration classique, o les points mémoire sont distribués au centre d'un plan mémoire et o les organes de gestion sont répartis sur le pourtour de ce plan le deuxième masque protège la partie des points mémoire et le troisième masque protège la partie périphérique des circuits de gestion. Le quatrième masque représenté sur les figures 6b et 7b pour la variante permet, lors de la quatrième opération de photomasquage qui succède à la réalisation des grilles métallisées de définir et de graver les connexions de grille. On a rappelé par des tirets sur les figures 6a et 7a l'endroit ou le quatrième masque vient se superposer. Ce n'est qu'après la réalisation des lignes de mot 8 - 9 que l'implantation effective des sources 5 et drains 6 des points mémoire est réalisée. Le cinquième masque n'est pas représenté. En dehors des régions périphériques de la mémoire, tout le plan

mémoire reçoit les implantations de source et drain des points.

L'implantation des transistors canal N contenus dans ces régions

périphériques est classique: elle n'est pas évoquée ici.

Le sixième masque de la figure 6c permet de réaliser les ouvertures 31 qui serviront à connecter les capacités classiques des points mémoire. Dans la variante (figure 7c) on réalise en plus des ouvertures 47 pour connecter les embouts de drains 61 et 62. On peut réaliser les ouvertures 47 en une fois pour deux embouts adjacents à relier. Dans ce cas la partie centrale de l'ouverture 47 ne traverse pas bien entendu l'oxyde épais 19. Des tirets rappellent que ces ouvertures sont situées au dessus des régions 5 dans la figure 6a et aussi à cheval sur les régions de drain dans la figure 7a. Le septième masque de la figure 6d permet de réaliser la plaque inférieure 11 de la capacité classique des points mémoire. Dans l'invention on établit des séparations 34 ou 35 entre des points

mémoire adjacents. De cette manière on évite tout risque de court-

circuit. On remarquera cependant une caractéristique de l'invention selon laquelle la grille la couche 11 recouvre au moins en partie l'espace de grille du transistor. Elle occupe au mieux la surface. Sur la figure 7d le contour de la couche 41 (à réaliser en même temps que la couche 11) est représenté. Il est prévu pour venir se superposer à l'ouverture 47 dans sa partie basse et se placer dans le prolongement de l'espace 35 dans sa partie haute. Le huitième masque des figures 6e et 7e représente le dessin de la couche 12 de polysilicium du troisième niveau. Cette couche s'étend sur tout le plan mémoire, et au-dessus de la totalité d'un point mémoire, sauf dans une région 36 qui va permettre de réaliser le contact 37 (figures 2, 6f, 7f et 8) de drain. Le neuvième masque des figures 6f et 7f permet d'ouvrir le contact de drain. Le dixième masque des figures

6g et 7g définit la connexion 7 de la ligne de transfert.

Il est intéressant de noter que la largeur 38 du motif du dixième masque vient s'inscrire exactement dans l'espace 35 prévu dans le septième masque (figures 6d et 7d). Cette disposition permet

de limiter l'empilage excessif des couches. Ainsi le contact alu-

minium descendant de la ligne de transfert 7 vers l'ouverture 37 est peu profond. Dans la variante il est même en marche d'escalier du fait du décalage procuré par la couche 41. Cette particularité de superposition, associée à la métallisation des lignes de mot en

siliciures de tungstène, à la juxtaposition des points mémoire pos-

sédant un drain commun, et à la réalisation de capacité classique à deux niveaux de polysilicium et recouvrant au moins en partie la grille du transistor est de nature à conférer au point mémoire une compacité telle que l'intégration d'un grand nombre de points sur une même pastille devient plus facile.L'utilisation d'une ligne de bit métallique et la minimisation de la capacité de cette ligne de bit

améliorent par ailleurs les performances de la mémoire.

En effet, si la ligne de bit n'était pas métallique il serait nécessaire de réaliser des lignes de bit de type diffusé. Ceci irait à l'encontre de l'interpénétration des motifs de la figure 6a ou 7a. D'autre part si la ligne de mot n'était pas métallisée, les temps d'accès s'en trouveraient affectés à moins de réaliser des lignes de mot métalliques superposées au sommet de la mémoire. Ce serait une couche supplémentaire. L'adjonction de cette couche serait hasardeuse: et la place nécessaire pour réaliser les connexions de ces lignes superposées aux grilles en silicium serait alors tellement importante qu'en définitive le point mémoire devrait être réalisé

plus grand.

Claims (8)

REVENDICATIONS

1. Mémoire dynamique (2) du type à circuit intégré dans une pastille (15) de silicium et munie de points (1) mémoire à stockage capacitif (4) de l'information, caractérisée en ce qu'elle comporte: - des transistors (3), réalisés en technologie CMOS pour servir de point mémoire, munis d'électrodes (8) de grille en un premier

niveau de polysilicium déposé et recouvertes d'une couche métal-

lisée (9) pour servir de ligne de mot à la mémoire; - des moyens (4) de stockage capacitif par mise en opposition, en un deuxième et un troisième niveau, de deux couches (11, 12) de polysilicium, séparées entre elles et du premier niveau par des - couches isolantes (13) en oxyde de silicium; et des lignes (7) de transfert de P'information réalisées en métal déposé sous vide; - les couches de polysilicium du deuxième et du troisième niveau passant (figure 6d) au dessus de la couche de polysilicium du premier niveau

2. Mémoire selon la revendication 1, caractérisée en ce que les lignes de transfert comportent des prises de contact (37) pour accéder au transistor d'un point mémoire et en ce que la couche de polysilicium du troisième niveau recouvre toute la pastille (figure 6e) à l'exception des régions de celle-ci o sont placées les prises de contact.

3. Mémoire selon la revendication 2, caractérisée en ce que les prises de contact, relatives à deux points mémoire dont les lignes de mot sont adjacentes (figure 6a), sont confondues en une seule prise de contact (37, 41, 47) et qu'il y a en conséquence deux fois moins de

prises de contact que de points mémoire.

4. Mémoire selon l'une quelconque des revendications I à 3,

caractérisée en ce que les lignes de transfert (38) sont superposées à des régions (35) de la pastille qui sont extérieures aux régions (11) de la pastille situées à J'aplomb de la couche de polysilisium du

deuxième niveau.

5. Mémoire selon l'une quelconque des revendications I à 4,

caractérisée en ce que la métallisation (9) de la couche de polysi-

licium du premier niveau comporte une couche de polysiliciures de tungstène.

6. Mémoire selon J'une quelconques des revendications I à 5,

caractérisée en ce que le métal des lignes de transfert est de l'aluminium.

7. Mémoire selon J'une quelconque des revendications I à 6,

caractérisée en ce que la couche de polysilicium (11) du deuxième niveau est dopée après déposition avec les mêmes impuretés que celles qui ont servi à doper les régions drain (6) et sources (5) des

transistors (3).

8. Mémoire selon l'une quelconque des revendications I à 7

caractérisée en ce que le périmètre (17) des régions de drain est réduit (figure 7a) pour réduire la capacité de jonction entre ces

régions de drains et un puits (14) o ces drains sont implantés.