JPH07508371A - 縦型ｄｍｏｓデバイスにおける閾値調整 - Google Patents

縦型ｄｍｏｓデバイスにおける閾値調整

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 縦型ＤＭＯＳデバイスにおける閾値調整発明の背景 発明の分野 この発明は半導体デバイス製造中にそのデノくイスの閾値電圧を調整する方法１ こ関し、より詳しくは、縦型二重拡散ＭＯ８ＦＥＴ　（ＶＤＭＯ８）ｌ−ランリ スクの閾値電圧をそのトランジスタのゲートを通じた高エネルギイオン打込みの 工程中に調節することに関する。
関連技術の説明 ＭＯ８ＦＥＴＩ−ランリスクの閾値電圧ｖｌはそれ以下の電圧でＭＯＳトランジ スタのドレイン・ソース間電流１ｍ、が零になるゲート・・ノース間印加電圧ｖ ８．とじて定義される。ｎチャンネル濃度くイスおよびｐチャンネルデノくイス の閾イ直電圧はＶｌ、および■１．でそれぞれ表示される。閾値電圧は、ゲート 材料、ゲート絶縁材料、ゲート絶縁膜の厚さ、チャンネルドーピング、シリコン ・絶縁膜境界面１こおける不純物、ソース・基板間電圧ｖ、ｈなど多数のノくラ メータの関数である。
より詳しく述へると、二重拡散トランジスタにお０ては、正味のチャンネル濃度 は多結晶シリコンゲートとセルファラインしたソースおよび本体打込み層の逐次 的拡散によって形成される。ゲートとのセルフアラインメントを手ＩＪ用しな０ 場合は許容不可能なばらつきかＶ、に生ずる。ＤＭＯ８Ｉ−ランリスクの閾イ直 電圧の低下は、本体へのイオン打込み照射量を下げて実効チャンネル濃度を下（ ヂる力Ａ１本体ドーピング濃度分布を補償するようにソースを深く形成する力＼ （こよって達成できる。もう一つの手法は、ソース拡散に比べて本体拡散を浅＜ シ、本体拡散濃度をソース拡散濃度で補償するやり方である。
これらの手段による閾値の調整は潜在的に不利で破滅的な多数のデｌくイス間錯 綜によって制約を受ける。正味の本体濃度を下げると〕くンチスル−降伏の可能 性が一層高まる。この制約は低電圧ＤＭＯ３（降伏電圧力へ例え（ｚ２０ボルト 乃至６０ボルト）、すなわち逆バイアスをかけたドレインから本体接合１こ自力 ）って本体内に広がる空乏層か重要な意味をもつ低電位ＤＭＯ３においてとくに 問題になる。
パンチスルー問題以外にも、正味本体ドーピングの軽減は、ソースがエミッタと して、本体かベースとして、トレインがコレクタとしてそれぞれ作用することに よって形成されるバイポーラトランジスタの寄生バイポーラ利得の増加を招来す る。ｎチャンネル縦型ＤＭＯ８には寄生ＮＰＮトランジスタが生じ、ｐチャンネ ル　ＤＭＯ３には寄生ＰＮＰトランジスタが生ずる。この寄生トランジスタの影 響は潜在的に破壊的なスナップバック降伏をひき起こすことである。すなわち、 バイポーラトランジスタのＢｖｃ、。降伏はＭＯ８ＦＥＴトランジスタのＢＶｏ ｓｓ（バイポーラにおけるＢＶｃ＊ｓと等価）よりも低いからである。この寄生 ベースにおける正味電荷を減少させると、寄生バイポーラ利得が上がってスナッ プバック降伏電圧を低下させるとともに、ベース抵抗が上がってバイポーラトラ ンジスタを導通状態にしやすくする。さらに、接合をより浅い寸法に目盛り付け するにつれて、プロセス変数に対する正味電荷の感度が上がる。したがって、本 体の低濃度ドーピングの正味の影響は、スナップバックへの感度上昇、デバイス の安全動作範囲の減少、デバイスの降伏電圧の低下、および過酷動作条件への耐 性（すなわち、無制約誘導スイッチング（Ｕ　Ｉ　Ｓ）過渡電圧への耐性）の低 下である。
したがって、一般に縦型ＤＭＯ３は本体不純物濃度を低い値でなく高い値にして 丈夫にしである。しかし、残念ながら高い本体不純物濃度は高い閾値に対応して いる。この問題は、ｐチャンネルＤＭＯＳトランジスタ、すなわちあるチャンネ ル濃度に対する閾値が同等のｎチャンネルＤＭＯ３よりも高いｐチャンネルＤＭ Ｏ３ｈランジスタの場合にとくに該当する。高い閾値はとくにｎ型多結晶シリコ ンを用いた場合の酸化物およびゲートにおける正の電荷のシリコン仕事関数への 影響に起因する。高い閾値は、ＭＯＳゲート駆動電圧が５ボルト以下の用途など 低ゲート電圧駆動の応用分野でとくに不利である。さらに、ｐチャンネルＤＭＯ ５Ｉ−ランリスクの閾値が高い場合は、移動度の影響だけでもとくにｐチャンネ ルデバイスの効率は低下するので、ｎチャンネルＤＭＯＳトランジスタに比へて 性能はさらに低下する。
閾値調整のための周知の技術はＶＤＭＯ３製造プロセス、とくにｐチャンネルＤ ＭＯ３製造において用いるには満足すべきものではない。チャンネルドーピング は周知の閾値調整の手法である。チャンネルドーピングはシリコン・絶縁膜境界 面におけるドーピング濃度を変動させることを伴う。ＣＭＯＳプロセスではチャ ンネルドーピングは通常はゲート多結晶シリコンの堆積の前に行われる。この手 法は、本体領域をソースよりも深く拡散させることを要するＤＭＯＳデノくイス の製造過程を含むプロセスなど２回またはそれ以上の回数の拡散を相次いで行う プロセスには適用できない。より詳細に述べると、縦型ＤＭＯ８ｈＭＯＳトラン ジスタは、閾値調整を要するチャンネル領域は二重拡散によっている。拡散工程 における不純物分布は拡散係数Ｄ　（Ｔ）と時間またはＦ（以下ｒＤｔの根」） との積に左右される。二重拡散ＭＯ５ＦＥＴデバイスでは、Ｄｔの根は大きく、 ０．３または０．４ミクロン乃至１．０またはＬ５ミクロンの範囲の値をとる。
そのように大きいＤｔの根の値に曝されると、閾値ドーパントの二重拡散チャン ネルへの拡散は深すぎて、拡散によるソースとＶ、、＝Ｏでピンチオフされない 縦型ＤＭＯ３ＭＯ３ＦＥＴのエピタキシアルドレインとの間の漏洩通路を形成す る。
チャンネルドーピング過程後は低温プロセスだけを用いる必要があることが典型 的なＬＳＩおよびＩＣプロセス設計の著しい進展を誘発する要因になった。ゲー ト形成の前に閾値調整を行う慣用の技術は、残念ながら、セルフアライメントを 用いた二重拡散ＭＯ８ＦＥＴに適合できない。
Ｐ　Ｍ　ＯＳデバイスのＶ　＋　ｐを低下させるもう一つの慣用の手法、すなわ ち多結晶シリコン堆積後に長い拡散時間をかけるプロセスにも有用な手法は、Ｐ ＭＯＳデバイスに関連して、燐ドープｎ型多結晶シリコンゲートの代わりに硼素 ドープｎ型多結晶シリコンを用いるものである。ｎ型多結晶シリコンは異なった 仕事関数を有するので、ＰＭＯＳデバイスの閾値は約１ボルトたけシフトする。
残念ながら、この手法も薄いゲート酸化膜を特定するプロセスに用いるには必す しも満足すべきものではない。ｎ型多結晶シリコンからの硼素か後続の拡散過程 て薄０ゲート酸化膜を容易に突き抜けてチャンネルの逆ドーピングを生ずるから である。
その結果、漏洩その他の問題か起こる。また、この問題は水素か存在することに よってさらに悪化する。この危険はケート酸化膜を例えば１０００λ程度（こ厚 くすることにより軽減されるか、ケーｊ・酸化膜をより厚くすることはプロセス の柔軟性およびデノヅス性能での譲歩を伴う。
従ッテ、ＶＤＭＯ８ＦＥＴ、　と＜ｌ、ｍｌ）チャ：／ネル■ＤＭＯＳデバイス のｖ。
の調節を、多結晶シリコンゲート堆積後に長い拡散過程および高温過程を用いる 能力を維持したまま行う技術に対する需要がある。
発明の概要 、　ＶＤＭＯ３半導体製造プロセスにおいて絶縁ゲートデバイスの閾値電圧を調 整するために、絶縁ゲート形成ののちそのゲートを通じてチャンネルに適当なド ーパントの打込みを行う。ゲートは閾値調整の前に形成されているので、ゲート の存在を必要とする高温処理および長時間拡散をデバイス閾値調整へのリスクな しに完結できる。
図面の簡単な説明 図１は完成品ＶＤＭＯ８電界効果トランジスタ１のさまざまに切り欠いた断面三 次元図を示し、ストライプ型構造と完成品デバイスの諸領域とを示す。
図２−７はｐチャンネルＶＤＭＯＳストリップの断面図をＶＤＭＯ３製造プロセ スに従った相続く工程で示す。
図８は図６および７に示したイオン打込みの結果生ずるＶＤＭＯＳストリップの ソース領域のｐ型ドーパント濃度分布のグラフである。
図９は図７に示したイオン打込みの結果生ずる、図１のＶＤＭＯＳストリップの ゲート領域下の理想的ｎ型ドーパント濃度分布のグラフ、および従来のチャンネ ルドーピング操作の濃度分布の後続の本体拡散後についてのグラフを示す。
図１０は第７のイオン打込みからｎ型本体領域の完全変換の際に生ずる、図１の ＶＤＭＯＳストリップのゲート領域下のｐ型およびｎ型ドーパント濃度分布およ び複合濃度分布のグラフである。
図１１は第７のイオン打込みからｎ型本体不純物濃度の低下および不変換の際に 生ずる、図１のＶＤＭＯＳストリップのゲート領域下のｐ型およびｎ型ドーパン ト濃度分布および複合ドーパント濃度分布のグラフである。
図１２は閾値電圧の変化を硼素照射量の関数として打込みエネルギー２３０ｋｅ Ｖ、２５０ｋｅＶおよび２７０ｋｅｌ’について示したグラフである。
図１３はトレイン電圧に対する漏洩ドレイン電流の測定値であって、互いに異な る閾値調整用打込みを有し同様の構造を備えて構成された種々のエンハンスモ− ドブバイスについての測定値のグラフである。
好ましい実施例の詳細な説明 以下の説明はｐチャンネルＶＤＭＯＳデバイスへの閾値調整用ｐ型不純物打込み について述べるが、この説明はｎ型など他の下位概念にも一般的に適用できる。
図１は完成品ＶＤＭＯ３電界効果トランジスタ１のさまざまに切り欠いた断面三 次元図を示し、ストライプ型構造と完成品デバイスの諸領域とを示す。一般に用 いられているこれ以外の形式のＶＤＭＯＳトランジスタにはへ角形または正方形 セルを有するセル配列などがある。図１のＶＤＭＯ３の製造プロセスは次のとお りである。
図２に示す説明用ストライプ２の構造を参照されたい。ＶＤＭＯ８ＦＥｉを形成 したスライスまたはウェハー１０は＜１００＞配向を有し、通常は、硼素など適 当なｎ型ドーパントで一般にｌＸｌ０”乃至ｇｘｔｏ”ａｔｏｍｓ／ｃｍ”の濃 度に高濃度ドープしたシリコンで構成される。清浄化およびボリシングののち、 ｐ型エピタキシアルシリコン層２０を一般に３乃至６０ミクロンの厚さに成長さ せ、硼素など適当なｎ型ドーパントでデバイスの所望の電圧定格に応じて５ｘ　 ｌ　Ｑ　ｌ　ｍ乃至ｌＸｌ０１４ａ　ｔｏｍｓ／ｃｍ”の濃度にドープする。ウ ェハー１０およびエピタキシアル層２０は後続の能動デバイス形成用の半導体本 体２２を構成する。エピタキシアル層２０の表面は第１のマスキング工程用に酸 化し、一般に０．３乃至２ミクロンの厚さの酸化膜３０を形成する。通常は酸化 膜３０の形成は熱酸化による。
工程順に示した図３のストライプ２の構造を次に参照されたい。フォトレジスト 層（図示してない）を堆積して基板２２のエピタキシアル層２０内にｎ型ウェル ４０を画するようにパターニングする。なお、ｎ型ウェルは完成時のＶＤＭＯ３ Ｌにおいて本体領域８２をＶＤＭＯ３１のソースメタライズ層８０（図１）に接 続する。酸化膜を適当な方法でエツチングしてエピタキシアル層２０への窓を形 成し、次にフォトレジスト層を除去する。燐などの適当なｎ型ドーパントをこれ ら窓の各々を通じて照射量６Ｘ１０”乃至１０”ａｔｏｍｓ／ｃｍ’　、照射エ ネルギ６０乃至１２０ｋｅＶて打ち込み、さらにそれを押し込んで深いｎ４領域 ４０、すなわちエピタキシアル層２０に例えば深さ約２ミクロンの接合を形成す る領域４０を形成する。この押し込み工程の期間中に領域４ｏの上に酸化膜３２ を形成する。フォトレジスト層３４を酸化領域３２の少なくとも一部に被せるよ うに堆積しパターニングする。
工程順に示した図４のストライプ２を次に参照する。酸化膜３ｏおよび酸化膜３ ２の露出部分を適当な方法でエツチングして、深いｎ＋領域４ｏの上に保護用酸 化膜キャップ３６を形成し、フォトレジスト３４を除去する。次に、一様で無欠 陥性の高いゲート酸化膜５０を通常は無水熱酸化により厚さ１００人乃至１２０ ０人に成長させる。多結晶シリコン膜６０をゲート酸化膜５０の上に通常は厚さ 約５０００人に堆積する。多結晶シリコン膜６０は、例えば３５ｏｈｍ　／５ｑ ｕａｒｅの面積抵抗を得るために燐などの適当なｎ型ドーパントで高濃度にドー プする。多結晶シリコン６０の上に、通常は低圧ＣＶＤでマスク酸化膜７０を形 成し、次にフォトレジスト層（図示してない）を堆積する。このフォトレジスト 層をパターニングし、マスク酸化膜７０をエツチングして後続のセルフアライメ ントによる二重拡散用のマスクを形成する。次に、フォトレジストを除去する。
多結晶シリコン６０をマスク酸化膜７０を通じてエツチングし、後続の二重拡散 用のストライプ状窓を有するストライプ状ゲート構造を形成する。
次に、工程順に示した図５のストライプ２を参照する。マスク酸化膜７０を、酸 化膜５０の多結晶シリコン６０に覆われていない部分を除去し、しかも厚い酸化 膜キャップ３６の少なくともいく分かは残すようにエツチングする。多結晶シリ コン６０およびキャップ３６をマスクとし、燐などの適当なｎ型材料を照射量１ ×１０Ｉｓ乃至ＩＸｌＸ１０１４ａｔｏ／ｃｍ”およびエネルギー６ｏ乃至１２ ０ｋｅＶで用いて埋込み層９０を形成し、適当な炉を用い６０乃至６００分にわ たり温度約１０００乃至１２００℃で処理してこの埋込み層９０をさらに押し込 む。
本体領域８２のｐｎ接合は深さ例えば２．５ミクロンまでエピタキシアル層内に 延び、横方向には多結晶シリコンゲート３６およびキャップ３６の端部の下から 幅例えば２ミクロンにわたって延びる。薄い酸化膜５２を本体領域８２の大部分 にわたって形成する。図には示していないが、この薄い酸化膜は多結晶シリコン ６０の上にも延びている。
図６および７は二つのｐ型打込み操作、すなわちソース打込み９２および閾値調 整用打込み９４をそれぞれ示す。ソース打込み９２を図示のとおり閾値調整用打 込み９４に先行させてもよく、また逆にしてもよい。図６はソース領域８４の形 成を示す。硼素などの適当なｎ型ドーパントを、多結晶シリコンゲート６０の構 成するマスクを通して照射量３×１０目乃至８ｘｌＯ”ａｔｏｍｓ／ｃｍ’およ びエネルギー４０乃至１００ｋｅＶて打ち込む。このソースドーパントを２０乃 至６０分にわたり９５０乃至１１００℃に維持して押し込み、ストリップ２内に ＶＤＭＯＳソース８４を形成する。ソース８４は多結晶シリコンゲート６０およ び酸化膜キャップ３６とセルファラインされ、エピタキシアル層２０の表面近傍 の、ソース８４および本体８２の画するｐ　＋　ｎ接合と本体８２およびエピタ キシアル層２０のｐ領域の画するｎ−ｐ接合との間でチャンネル領域６２を形成 する。ソース８４のｐｎ接合はエピタキシアル層２０に例えば深さ約１ミクロン まで延び、横方向には多結晶シリコンゲート６０およびキャップ３６の端の下か ら例えば幅０．８ミクロンまで延びる。
図７はソース打込み９２に用いたものと同じマスクおよび多結晶シリコンゲート ６０を通じて行う高エネルギーｐ゛閾値調整用打込み９４を示す。硼素など適当 なｎ型ドーパントを打ち込む。閾値調整用打込み９４のために種々のプロセス条 件を設定する際の一般的および特有の考慮点を次に述べる。
イオンが打ち込まれた状態になる深さはそのイオンの運動のエネルギーに比例す ることは認識されよう。アモルファスなターゲット内における打込みイオンの分 布は大略的にガウス分布であり、飛程として知られる平均値と揺動として知られ る標準偏差とて特徴づけられる。単結晶ターゲットでは、あるイオン打込みの飛 程および揺動はチャネリングとして知られる現象のためにアモルファス材料のタ ーゲットとは異なる。より高いイオンエネルギー、より高いシリコン温度、およ びシリコン表面における二酸化シリコン層の成長はいずれも打込みイオンをチャ ンネルから逸脱させる。いずれにしても、シリコン、二酸化シリコン、およびフ ォトレジストなどの種々の材料の飛程および揺動のデータはこれまでに測定され ており、オー・ディー・トラップ、アール、エイ　プランシャール、エル　ジエ イ　ロソプおよびティー　アイ、カミンズ（０，Ｄ、　Ｔｒａｐｐ、Ｒ，Ａ、　 Ｂｒａｎｃｈａｒｄ、Ｌ、Ｊ、　Ｌｏｐｐａｎｄ　Ｔ、１．　Ｋａｍｉｎｓ）著 半導体技術ハンドブック（ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈｎｏｌｏｇｙ　 Ｈａｎｄｂｏｏｋ）　１９８５年刊などの参考書に報告されているので、この参 考書をここに挙げてこの明細書に組み入れる。
フィールド酸化膜（図示してない）を有する半導体本体２２の領域には、ソース 打込み９２も閾値調整用打込み９４もそのフィールド酸化膜を貫通して基板２２ のエピタキシアル層２０に達することはない。すなわち、基板表面のうちフィー ルド酸化膜の被さっている領域はソース打込み９２にも閾値調整用打込み９４に も影響されない。したがって、閾値調整が付加的マスクおよびそれに伴う費用を 要することなく達成できる。
ソース領域８４ではソース打込み９２も閾値調整用打込み９４も両方とも基板２ ２に達する。閾値調整用打込み９４はより高いエネルギーで行われるので、ソー ス打込み９２よりも深く基板２２に入る。閾値調整用打込み９４により生ずる最 大濃度の領域は参照数字８６を付けた点線で示しである。閾値調整用打込み９４ の飛程８６はソース打込み９２の影響を受ける。図示のとおリソース打込み９２ を初めに行うと、閾値調整用打込み９４の飛程８６は、基板２２のソース打込み ９２によりアモルファス化された部位を通過する必要があるので、幾分小さくな る。換言すると、チャネリングが減らされることになる。いずれにしても、閾値 調整用打込み９４はソース領域８４に何ら実際的影響を及ぼさない。すなわち、 ソース打込み９２における比較的大きい照射量の不純物が深く拡散してｖｌ、打 込みの比較的低い濃度に取って代わるからである。それを図８のグラフに示す。
同図において曲線１１０はソース打込み９２に打ち込まれたドーパントの拡散後 の濃度分布を示し、曲線１２０は閾値調整打込み９４に打込まれたドーパントの 拡散後の濃度分布を示す。すなわち、多数のプロセス条件の下で、このデバイス のソース領域は実際上ソース打込み２０だけで決まる。■１．調整用打込みは端 部の分布にも現われない。
多結晶シリコンゲート６０および酸化膜５０の下および酸化膜キャップ３６の下 にあるストライプ２の部分はソース打込み９２によって材料的に害なわれること はない。ソース打込み９２は照射量の大きい打込みであるが、多結晶シリコン６ ０および酸化膜５０または酸化膜キャップ３６を貫通するには不十分なエネルギ を備えるにすきない。
酸化膜キャップ３６の下にあるストライプ２の領域は高エネルギー打込み９４に よって材料的に害なわれることはない。この打込み９４は酸化膜キャップ３６を 貫通するがその不純物濃度は深いｎ“層に比べて無視できる。
多結晶シリコンゲート６０の下てチャンネル領域６２の外側にあるストライプ２ の領域は高エネルギー打込み９４の影響を受けない。この打込み９４は多結晶シ リコン６０およびゲート酸化膜５０を貫通して本体領域８２の外側のエビタキン アル層２０の表面近傍で導電率を増加させるが、トランジスタ１が導通および非 導通のいずれの状態にあっても、その影響は重大ではない。トランジスタ１が導 通状態の場合は、その表面は打込み層そのもののコンダクタンス以上に自然に電 荷蓄積される３、さらに、低電圧デバイスでは、打込みの影響を無視できるほど にするまでエビタギシアル層を十分にドープする。トランジスタ１が非導通状態 の場合は降伏または電界に影響を与えないように打込みを十分に軽くする。
多結晶シリコンゲート６０の下のチャンネル領域６２における影響は全く異る。
閾値調整用高エネルギー打込み９４は多結晶シリコン６０および酸化膜５０を貫 通してストライプ２のチャンネル領域６２に達する。閾値調整打込み９４のエネ ルギーは、多結晶シリコン６０および酸化膜５０を通じて打ち込まれたドーパン トの打込み最大値８８がエピタキシアル層２０内でその表面のご（近傍にあるよ うに設定するのか好ましい。このことは図９のグラフに示しである。同図におい て、曲線２２０は閾値調整用打込み９４に打込まれたドーパントの拡散後の濃度 分布を示す。シリコン内に存在するイオン打込みからの電荷の合計量はここで、 Ｑ／Ａはシリコン内に透過していくイオン照射量である。電荷がゲートの静電的 制御の範囲内に留まる限り閾値調整の度合はＶ、、＝　（Ｑ／Ａ）／Ｃ，、であ って、表面集中電荷には左右されない。
閾値調整打込み９４て打ち込まれたドーパントの濃度分布を表わす曲線２００と 、慣用の多結晶ソリコン堆積前のＶ　１　、調整用打込みて打ち込まれ本体およ びベースへの拡散にかけられたドーパントの拡散後の濃度分布を表わす曲線２１ ０とを比較してみよう。ゲー［・の静電的制御は、■１．調整用打込み不純物濃 度分布２２０を有するデバイスよりもｙ　＋ｐ調整用打込み不純物濃度分布２１ ０を有するデバイスにおいてより深く達する必要があることが認められよう。
閾値調整用高エネルギー打込みの制御可能性はシリコンチャンネル領域に取り込 まれる正味電荷を決める三つのパラメータに左右される。それらパラメータは、 ｆａｌ多結晶シリコンゲート膜およびゲート酸化膜の厚さ、ｆｂ）打込みエネル ギーおよび、（Ｃ１打込みイオン照射量の三つである。制御可能性の主な源は、 多結晶シリコンゲート膜および酸化膜、すなわち第１の位までほぼ同等の阻止係 数を有する多結晶シリコンゲート膜および酸化膜の厚みの制御であることを発明 者らは見出した。約２１０ｋｅＶ以下の打込みエネルギーは縦型ＤＭＯ５製造プ ロセスで用いられる通常の組合せゲート厚０５μｍにつき多結晶シリコンおよび 酸化膜の厚さに著しく左右される。これと対照的に、約２５０ｋｅＶ以上の打込 みエネルギーは、多結晶シリコンおよび酸化膜の厚さ約５２５０人までその厚さ に左右されず、さらに２５０人増しても約２００ｍＶ程度の低下に留まる閾値を 提供する。多結晶シリコンおよび酸化膜の厚さに閾値が左右されない度合が改善 された理由は、高エネルギー打込みで得られたガウス分布の打込みイオンの電荷 の主要部がシリコン内部およびゲートの電荷制御の範囲内にあることである。
図１のＶＤＭＯＳストライプのゲート領域の下のｎ型ドーパント濃度分布、ｎ型 ドーパント濃度分布およびこれらに起因する電荷の複合分布を、互いに異なる二 つの閾値調整用打込みについて図１０および図１１に示す。図１０の分布曲線は 閾値を大きく調整したデバイスを説明している。曲線６１２はｎ一本体不純物濃 度を表わし、曲線６１４はｐ−エピタキシアル層不純物濃度を表わし、曲線６１ ６はｐ゛ウェーハネ純初物濃度表わす。■、１整用整送打込曲線６１０で表わさ れ、その曲線は複合分布曲線６２０の一部によって隠されている。複合分布曲線 ２０によって示されるとおり、ｎ一本体は完全に転換されている。図１１の分布 曲線は閾値の調節がそれほど大きくないデバイスを説明している。図１０の場合 と同様に、曲線６１２はｎ一本体不純物濃度を表わし、曲線６１４はｐ−エピタ キシアル層不純物濃度を表わし、曲線６１６はｐ１基板不純物濃度を表わす。
■１．調整用打込みは曲線６３０て示しである。複合分布曲線６４０で示される とおり、ｎ一本体不純物濃度は減少はするものの転換されてはいない。
図］０および図１１のデバイスはともに実効的に閾値調整されている。ゲートの 静電的制御の範囲内の面積にわたる全体の電荷の積分値は閾値電圧を決定する。
通常は５ボルト動作デバイスのゲートは約０．１μｍのゲート酸化膜を通じてシ リコン内部に約０５乃至１５μｍの距離まで静電的制御を及はす。閾値調節用電 荷の注入を要する領域はこの領域である。この領域の外に注入された電荷は閾値 調部には関与せず、また完全に除去しないでおくと漏洩の原因になる。■５．閾 値調整用高エネルギー打込みによりｐ型に転換された領域の内部の電荷はＶ、、 ＝Ｏで完全に除去され、これによってＰＭＯＳエンハンスメントモードデバイス における漏洩を回避できる。これと対照的に、慣用のチャンネルドーピング手法 において本体拡散後に上記と同程度の閾値調整を達成するのに必要な打込みイオ ン照射量は大きくその拡散も広範囲になるので、打込み後の電荷はＶ、、−〇で は完全には除去されない。したがって漏洩が生ずる。
上記パラメータ、すなわちｔａ＋多結晶シリコンゲート膜およびゲート酸化膜の 厚さ、［ｂ）打込みエネルギー、および（Ｃ）打込みイオン照射量の値は、高エ ネルギー打込みにより得られるがウス分布の打込みイオン電荷の大部分をシリコ ン内およびゲートの静電的制御の範囲内に配置するように設定する。より薄いゲ ート構造にはより小さい打込みエネルギーが必要になり、より厚いゲート構造に はより大きい打込みエネルギーか必要になる。通常の多結晶シリコン層・酸化膜 の厚さには、一般に１５０ｋｅＶ乃至３５０に、ｅＶの範囲の打込みエネルギー が適している。
通常、多結晶シリコン層は３０００人乃至７０００人であり、ゲート酸化膜は２ ００人乃至１３００人である。ある種のプロセスは５０人程度まで薄いゲート酸 化膜を実現でき、そのようなプロセスにはこの閾値調整用高エネルギー打込み技 術は完全に満足すべきものである。
高エネルギーイオン打込みにより閾値調整したデバイスの最終的な閾値か正また は負になること、すなわち閾値調整後のデバイスがエンハンスメントモート（正 常時非導通）またはデプリーンヨンモート（正常時導通）になることが認識され よう。エンハンスメントモートでもデプリー／ヨンモードでも、閾値調整したデ バイスのケートはデバイスを完全に非導通状態にするように（正または負に）バ イアスすることかできる。換言すると、イオン打込みにより形成した領域内の伝 導はゲートの静電的制御の範囲に納まる。
図１２はＶ　ｌ、をボルト単位で（縦軸０．１ボルト目盛）ｋｅＶ単位の打込み エネルギー（横軸１０ｋｅＶ目盛）の関数として打込みイオン一定照射量のいく つかについて示す。ＭＱＳＦＥＴゲート酸化膜の厚さは５８０人である。ゲート 電極は燐の堆積ののちｐ型にドープした厚さ３０００人の多結晶シリコンである 。飽和領域で引き出した未調整閾値Ｖ０は１．７４ボルトである。図中の線は種 々の打込みイオン一定照射量条件についての測定値（グラフ上にいろいろの印で 示した点）に合わせた直線を表わす。より詳細に述へると、直線７１０は閾値調 整用打込みイオン照射量７．４ｘｌＯ”ａｔｏｍｓ／ｃｍ”を表わし、直線７２ ０は閾値調整用打込みイオン照射量８．０Ｘ１０”ａｔｏｍｓ／ｃｍ”を表わし 、直線７３０は閾値調整用打込みイオン照射量＆６Ｘ１０”ａ　ｔｏｍｓ／ａｍ ”を表わし、直線７４０は閾値調整用打込みイオン照射量９．２ｘｌＯ１ｌａｔ ｏｍｓ／ｃｍ”を表わす。
測定値を表わす種々の記号はいくつかの実験的製造試行の結果を示している。
これら物理的デバイスについての測定値は打込みイオン照射量および打込みエネ ルギーに対する閾値の線形依存予測値とよ（符合し、これによって、ゲート多結 晶シリコンおよびゲート酸化膜の変動の影響を受けないという所望の特徴が証拠 づけられている。
また、ある所定の閾値を打込みイオン照射量およびエネルギーの互いに異なる組 合せによって達成できることに注目されたい。閾値の制御可能性は打込みイオン 照射量の大きい領域で大きくなるので、所定の閾値を達成するための閾値制御可 能性は比較的高い打込みエネルギーと小さい打込みイオン照射量とを選ぶことに よって最小にすることができる。
図１３はドレイン電圧に対する漏洩ドレイン電流の測定値であって、互いに異な る閾値調整用打込みを有し同様の構造を備えて構成された種々のエンハンスメン トモードデバイスについての測定値のグラフを示す。デバイス特性は１５０℃の 高温で測定した。細い実線は８．６ｘｌＯ”ａｔｏｍｓ／ｃｍ’の硼素を２７０ ｋｅＶて打ち込んた閾値調整用打込みを有するデバイスの振舞を表わし、「＋」 印をつけた線は８．Ｏｘ　１０”ａ　ｔ　ｏｍｓ／ｃｍ’の硼素を２９０ｋｅＶ で打ち込んだ閾値調整用打込みを有するデバイスの振舞を表わし、「×」印をつ けた線は９．２Ｘ１０１１ａ　ｔｏｍｓ／ｃｍ’の硼素を２９０ｋｅＶで打ち込 んだ閾値調整用打込みを有するデバイスの振舞を表わし、点線は８．６Ｘ１０” ａｔｏｍｓ／ｃｍ’の硼素を３１０ｋｅＶで打ち込んだ閾値調整用打込みを有す るデバイスの振舞を表わし、太い実線は閾値調整用打込みを施してないデバイス の振舞を表わす。このグラフは、閾値調整したデバイスの特性が調整なしのデバ イスの特性と同等であること、すなわちこれらデバイスのいずれも降伏点まで漏 洩を生じないことを示している。
閾値調整用高エネルギーｐ４不純物打込みから保護する必要のある領域をマスク するのに用いられるフィールド酸化膜の厚さは、当業界に周知の関係に従い、打 込みエネルギーによって決まる。例えば、上に挙げた参考書半導体技術ハンドブ ック（「マスクの所要の厚さ、硼素およびアンチモン打込み」という見出しのグ ラフ）によると、２５０ｋｅＶで打ち込まれた硼素の伝動を０．０００１％に制 限するには酸化膜の厚さＬ２μｍが必要である。範囲１５０ｋｅＶ乃至３５０ｋ ｅＶの打込みエネルギーに対して、酸化膜の厚さは約０．８５μｍ乃至Ｌ４μｍ の範囲になる。フィールド酸化膜は１μｍを超える厚さまで成長させるので、プ ロセスをとくに変えることなく適切な保護を達成できる。
ここに述べた閾値調整プロセスの過程を実行する際には、例えばカリフォルニア 州マウンテンヴユー所在のンーナスインコーボレーテッド（Ｇｅｎｕｓ　Ｉｎｃ ｏｒｐｏｒａｔｅｄ）から市販されている３　Ｍ　ｅ　Ｖ単一イオン化イオン打 込み装置によって閾値調整用高エネルギー打込みを行うことができる。二重イオ ン化イオン打込み装置など他の形式のイオン打込み装置と所望の打込みエネルギ ーを達成でき、必要があれば使用できるが、閾値調整用イオン打込みには過剰の 高度の制御可能性を発揮する製品もある。カリフォルニア州パロアルト所在のヴ アリアン　コーポレーション（Ｖａｒｉａｎ　Ｃｏｒｐｏｒａｔｉｏｎ）から市 販されている３５０Ｄ型などのイオン打込み装置は打込みの正確な制御に十分な 真空度を備えている。
次に図１に示したＶＤＭＯ３電界効果トランジスタの三次元分解図を参照する。
閾値調節用イオン打込み９４を終えると基本トランジスタか所定の位置に形成さ れている。集積回路１は、ソース８４の上の酸化膜５２や酸化膜キャップ３６な ど保護されてない酸化膜すべてを液体エツチングで除去することにより完成する 。
新たな薄い酸化膜（図示してない）を加熱により成長させ、燐でドープした二酸 化シリコンのより厚い層４または燐硅酸塩ガラスを堆積してリフロウさせる。フ ォトレジストを堆積したのちパターニングし、燐硅酸塩ガラスおよびその下の熱 酸化膜を、深いｎ′″領域４０およびソース領域８４を経てエピタキシアル層２ ｏまてエツチングしてソースコンタクト６を形成し、また多結晶シリコン６０（ 図示してない）までエツチングしてゲートコンタクト窓（図示してない）を形成 する。
アルミニュームを蒸着などの適当な手法により堆積する。フォトレジスト（図示 してない）を堆積してパターニングし、アルミニュームをエツチングして個別の ソースコンタクト８、ゲートコンタクト金属（図示してない）、および必要があ れば集積回路１の周囲のフィールドリング（図示してない）を形成する。燐硅酸 塩ガラスの不活性化層（図示してない）を堆積する。フォトレジスト（図示して ない）を堆積してパターニングし、不活性化層をエツチングして種々の金属イン ターコネクトへのポンディングパッドとなるアルミニューム膜部分への開口を形 成する。ウェーハ１０（図示してない）の裏側にクロム、ニッケル、アルミニュ ームまたはこれらの組合せを蒸着することによってドレインコンタクトを形成す る。ウェーハをスクライブし、切断し、それによってできたチップをパッケージ に入れる。閾値調整用イオン打込みのあとのこれら工程はいずれも、チャンネル 領域内の閾値調整用イオン打込み９４に打ち込まれているｐ型ドーパントを有意 な程度に拡散させるに十分な高温度の工程でも長時間の工程でもない。
この発明を上述の実施例について述べてきたが、上述のもの以外の実施例および 変形もこの発明の範囲内で可能である。例えば、この発明は上述の特定のプロセ スに限定されたもの、あるいは上述の特定のプロセスパラメータの範囲や数値に 限定されたものと考えるべきではない。すなわち、特定のパラメータ値は集積回 路にめられる特性に当業者に周知のとおり左右されるがらである。したがって、 上述のもの以外の実施例、変形および改良も添付請求の範囲に定義した発明の範 囲内に入る。
ＦＩＧ−８ ＦＩＧ、　９ ＦＩＧ、１１ ＬＯＧ　ＩＤ　（Ａ） 補正書（翻訳文）提出書（、Ｎイ□１８４イ。７□１項、平成６年９月１詠１

Claims (19)

    【特許請求の範囲】
  1. １．第１の導電型の第１の領域を有する半導体本体から閾値調節ずみの縦型拡散 電界効果トランジスタを形成する方法であって、バターニングした導電性ゲート 層を含むゲートを前記第１の領域の上面を覆って形成する過程と、 前記第１の導電型と反対の第２の導電型の第１のドーパントを前記第１の領域の 一部にその上面を通じ、前記ゲートを前記ゲート層の下の半導体本体の材料への 前記第１のドーパントの直接の侵入を実質的に防ぐマスクとして作用させて、導 入する過程と、 前記第１の領域内で横方向に位置し前記ゲート層の下に途中まで延びる前記第２ の導電型の第２の領域を形成するように前記第１のドーパントを外向きに拡散さ せる過程と、 前記第１の導電型の第２のドーパントを前記第２の領域の一部にその上面を通じ 、前記第２の領域内で横方向に位置する前記第１の導電型の第３の領域のための 位置を画するように、しかも前記ゲートをそのゲート層の下の半導体本体の材料 への前記第２のドーパントの直接の侵入を実質的に防ぐマスクとして作用させて 、導入する過程であって、前記トランジスタのチャンネルが前記第２の領域内で その上面に沿って前記ゲート層の下に位置づけられるとともに前記第１の領域か ら前記第２の領域の外の第３の領域の材料まで延びるようにし、前記チャンネル 内の少数キャリアによる伝導が前記ゲート層の静電制御に支配されるようにする 過程と、 前記第１の導電型の第３のドーパントを含むイオンを前記ゲートを通じ、前記ゲ ートに入ったイオンのほとんど全部が前記チャンネルに留まるように、打ち込む 過程と、 前記ゲート層および前記第１の領域にコンタクトを形成する過程とを含む方法。
  2. ２．前記ゲートが前記ゲート層および前記第１の領域の間に位置する薄い絶縁層 を含む請求項１記載の方法。
  3. ３．前記第２のドーパントを前記第３の領域を形成するように拡散する過程をさ らに含む請求項２記載の方法。
  4. ４．前記半導体本体がシリコンであり、前記ゲート層がドープした多結晶シリコ ンであり、前記絶縁層が二酸化シリコンであり、前記ゲートが約０．５ミクロン の厚さを有し、前記打ち込む過程が２１０ｋｅＶよりも大きいエネルギーで行わ れる請求項２記載の方法。
  5. ５．前記半導体本体がシリコンであり、前記ゲート層がドープした多結晶シリコ ンであり、前記絶縁層が二酸化シリコンであり、前記ゲートが約０．３〜０．８ ミクロンの厚さを有し、前記打ち込む過程が約１５０〜３５０ｋｅＶのエネルギ ーで行われる請求項２記載の方法。
  6. ６．前記半導体本体がシリコンであり、前記ゲート層がドープした多結晶シリコ ンであり、前記絶縁層が二酸化シリコンであり、前記ゲートが約０．６ミクロン の厚さを有し、前記打ち込む過程が約２３０〜３２０ｋｅＶのエネルギーおよび 約７×１０１１〜９．２×１０１１ａｔｏｍｓ／ｃｍ２の照射量で行われる請求 項２記載の方法。
  7. ７．前記打ち込む過程が前記トランジスタがエンハンスモードデバイスになるよ うな照射量で行われる請求項１記載の方法。
  8. ８．前記打ち込む過程が前記トランジスタがデプリーションモードデバイスにな るような照射量で行われる請求項１記載の方法。
  9. ９．閾値調節ずみのｐチャンネルＶＤＭＯＳ電界効果トランジスタを形成する方 法であって、 半導体本体の主要なｐ型領域の上面に沿って位置する絶縁層の上にパターニング した導電性ゲート層を形成する過程と、ｎ型ドーパントを前記主要な領域の一部 にその上面を通じ、前記ゲート層および絶縁層を前記ゲート層の下の前記半導体 本体の材料への前記ｎ型ドーパントの侵入を実質的に防ぐマスクとして作用させ て、導入する過程と、前記主要な領域内で横方向に位置し前記絶縁層までの前記 ゲート層の下に途中まで延びるｎ型領域を形成するように前記ｎ型ドーパントを 深く拡散する過程と、第１のｐ型ドーパントを前記本体領域にその上面を通じて 、前記ゲート層および絶縁層を前記ゲート層の下の前記半導体本体の材料への前 記ｐ型ドーパントの直接の侵入を実質的に防ぐマスクとして作用させて、導入す る過程と、前記第１のｐ型ドーパントを前記本体領域内に位置するｐ型ソース領 域を形成するように深く拡散する過程であって、前記トランジスタのチャンネル が前記本体領域内で前記ゲート層の下で前記上面に沿って位置し、前記ソース領 域から前記本体領域外の前記主要な領域の材料まで延びるようにするとともに、 前記チャンネルにおける少数キャリアによる伝導が前記ゲート層の静電制御に支 配されるようにする過程と、 前記第２のｐ型ドーパントを含むイオンを前記ゲート層および絶縁層を通じ、前 記ゲート層に入ったイオンのほとんど全部が前記チャンネルに留まるように、打 ち込む過程と、 前記ゲート層、前記ソース領域、および前記主要領域へのコンタクトを形成する 過程と を含む方法。
  10. １０．前記ゲート層および絶縁層が約０．３〜０．８ミクロンの複合の厚さを有 し、前記打込み過程が約１５０〜３５０ｋｅＶのエネルギーで行われる請求項９ 記載の方法。
  11. １１．半導体本体内でその表面の近傍に位置する本体領域であって、その周辺部 と前記半導体本体との間に第１の接合を形成する本体領域と、前記本体領域内に 配置され、前記第１の接合から隔てられた周辺部であって前記本体領域と第２の 接合を形成する周辺部を有するソース領域と、前記半導体本体内に配置されたド レイン領域と、前記半導体本体の表面を覆って配置されその表面から絶縁される とともに、前記第１の接合および前記第２の接合の間の前記本体領域の少なくと も一部を覆って配置されたゲートであって、前記本体領域の中のドープされ閾値 調整されたチャンネル領域における少数キャリアによる伝導を前記電界効果デバ イスの特定の動作条件で静電的に制御するように配置されたゲートとを含み、閾 値調整用ドーパントを前記チャンネル領域に概ね局在させた拡散型電界効果デバ イス。
  12. １２．前記閾値調整用ドーパントのピーク値の分布が前記ゲートと概ね平行な層 にある請求項１１記載の電界効果デバイス。
  13. １３．前記閾値調整用ドーパントの分布の極大値が前記チャンネル領域内で前記 表面の近傍にある請求項１２記載のデバイス。
  14. １４．前記ソースおよびドレイン領域がｐ型のドープした領域であり、前記本体 領域がｎ型のドープした領域であり、前記閾値調整用ドーパントがｐ型である請 求項１３記載の電界効果デバイス。
  15. １５．前記ドレインが前記半導体本体の前記最初に挙げた表面と反対側の表面に 配置されている請求項１４記載の電界効果デバイス。
  16. １６．前記ソースおよびドレイン領域がｎ型のドープした領域であり、前記本体 領域がｐ型のドープした領域であり、前記閾値調整用ドーパントがｎ型である請 求項１３記載の電界効果デバイス。
  17. １７．前記ドレインが前記半導体本体の前記最初に挙げた表面と反対側の表面に 配置されている請求項１６記載の電界効果デバイス。
  18. １８．前記閾値調整用ドーパントが、零のゲートバイアスで正の閾値をもたらし 前記電界効果デバイスの特定の動作条件の範囲内のゲートバイアスで前記電界効 果デバイスの非導通状態をもたらす濃度で存在する請求項１３記載の電界効果デ バイス。
  19. １９．前記閾値調整用ドーパントが、零のゲートバイアスで負の閾値をもたらし 前記電界効果デバイスの特定の動作条件の範囲内のゲートバイアスで前記電界効 果デバイスの非導通状態をもたらす濃度で存在する請求項１３記載の電界効果デ バイス。
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