JPS6390169A - 絶縁ゲ−ト形電界効果トランジスタ - Google Patents
絶縁ゲ−ト形電界効果トランジスタInfo
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- JPS6390169A JPS6390169A JP61234581A JP23458186A JPS6390169A JP S6390169 A JPS6390169 A JP S6390169A JP 61234581 A JP61234581 A JP 61234581A JP 23458186 A JP23458186 A JP 23458186A JP S6390169 A JPS6390169 A JP S6390169A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦形構造を有する電界効果トランジスタに係
９．特に低損失化に好適な絶縁ゲート形電界効果トラン
ジスタ（ＭＯＳＦＥＴ）に関する。
９．特に低損失化に好適な絶縁ゲート形電界効果トラン
ジスタ（ＭＯＳＦＥＴ）に関する。
従来の装置は、特開昭５７−４２１６４号に記載のよう
に、縦形ＭＯ８ＦＥＴを構成する低濃度ドレイン領域と
なるエピタキシャル層底部の不純物濃度をその上部より
も大きくすることとなっていた。
に、縦形ＭＯ８ＦＥＴを構成する低濃度ドレイン領域と
なるエピタキシャル層底部の不純物濃度をその上部より
も大きくすることとなっていた。
しかし、その底部の不純物濃度に関して、ＭＯＳＦＥＴ
のベース領域の接合との位置関係の点については配慮さ
れていなかった。
のベース領域の接合との位置関係の点については配慮さ
れていなかった。
上記従来技術は、低濃度ドレイン領域となるエピタキシ
ャル層底部の不純物濃度分布が、ベース接合との関係に
おいて配慮がされておらず、ドレイン耐圧の低下の問題
があったう 本発明の目的は、上記エピタキシャル層底部の不純物分
布をベース接合との関係を考慮して決定することにより
、低損失でかつドレイン耐圧の低下のない構造を提供す
ることにある。
ャル層底部の不純物濃度分布が、ベース接合との関係に
おいて配慮がされておらず、ドレイン耐圧の低下の問題
があったう 本発明の目的は、上記エピタキシャル層底部の不純物分
布をベース接合との関係を考慮して決定することにより
、低損失でかつドレイン耐圧の低下のない構造を提供す
ることにある。
上記目的は、Ｍ０８ＦＥ’ｒのゲート電極をマスクとし
て、低濃度エピタキシャル層底部近傍に、高エネルギー
にて不純物イオンを打込むことにより。
て、低濃度エピタキシャル層底部近傍に、高エネルギー
にて不純物イオンを打込むことにより。
達成される。
低濃度エピタキシャル層底部に設けたイオン打込み不純
物層は、ＭＯＳＦＥＴのオン抵抗特性を改善するように
動作する。一方、そのイオン打込み層の深さ方向の分布
がゲート電極をマスクとして、ベース接合の形状に相対
的に対応するように決定されているので、ドレイン−ペ
ース間の耐圧の低下を最小限に抑えることが可能となる
。
物層は、ＭＯＳＦＥＴのオン抵抗特性を改善するように
動作する。一方、そのイオン打込み層の深さ方向の分布
がゲート電極をマスクとして、ベース接合の形状に相対
的に対応するように決定されているので、ドレイン−ペ
ース間の耐圧の低下を最小限に抑えることが可能となる
。
以下１本発明の一実施例を第１図、第２図によシ説明す
る。
る。
第１図は、ｎチャネル形パワーＭＯ８ＦＥＴの主要セル
部の断面構造図である。１は、比抵抗が０．０１Ω・口
のｎ形高濃度基板、２は、比抵抗が０、５Ω・鋸１元の
厚さが５μｍのｎ形低濃度エピタキシャル層、３は、シ
ート抵抗７００Ω／口、深さ１．５μｍのｐ形ペース領
域、４は、シート抵抗３０Ω／ロ、深さ０．５μｍのｎ
形高ａ度ソース領域、５は、厚さ５Ｑｎｍのゲート酸化
膜、６は。
部の断面構造図である。１は、比抵抗が０．０１Ω・口
のｎ形高濃度基板、２は、比抵抗が０、５Ω・鋸１元の
厚さが５μｍのｎ形低濃度エピタキシャル層、３は、シ
ート抵抗７００Ω／口、深さ１．５μｍのｐ形ペース領
域、４は、シート抵抗３０Ω／ロ、深さ０．５μｍのｎ
形高ａ度ソース領域、５は、厚さ５Ｑｎｍのゲート酸化
膜、６は。
厚さ０．８μｍの多結晶シリコン膜によるゲート電極、
７は、厚さ１．２μｍの安定化リンガラス膜、８ ’−
ｔ 、厚さ３μｍのアルミニウム膜によるソース電極、
９は厚さ２μｍの金属膜によるドレイン電極、そして１
０が、高エネルギイオレ打込みによシ形成した平均比抵
抗０．２Ω・筋、厚さ約２μｍのｎ形不純物層である。
７は、厚さ１．２μｍの安定化リンガラス膜、８ ’−
ｔ 、厚さ３μｍのアルミニウム膜によるソース電極、
９は厚さ２μｍの金属膜によるドレイン電極、そして１
０が、高エネルギイオレ打込みによシ形成した平均比抵
抗０．２Ω・筋、厚さ約２μｍのｎ形不純物層である。
また、第２図は、本構造の製法を示す断面構造図である
。（ａ）高ａＫＮ７Ｊ１とｎ形ドレイン領域２から成る
ｎ ／ ｎ＋基板上に、ゲート酸化膜５を形成し、ゲー
ト電極６を形成した後、その電極６をマスクとして、ペ
ース領域３を形成後、選択的にソース領域４を形成した
。次に（ｂ）ベース領域３上の酸化膜を除去した後、高
エネルギーのリンイオンビーム１１を照射した。その照
射条件は、エネルギー３ ＭｅＶ、打込みｆ Ｉ Ｘ
１０ ”ｃｍ−” テ；ｈル。この結果、６のゲート電
極を通して、リンイオンが打込まれるので、１０のｎ形
不純物領域の形状が。
。（ａ）高ａＫＮ７Ｊ１とｎ形ドレイン領域２から成る
ｎ ／ ｎ＋基板上に、ゲート酸化膜５を形成し、ゲー
ト電極６を形成した後、その電極６をマスクとして、ペ
ース領域３を形成後、選択的にソース領域４を形成した
。次に（ｂ）ベース領域３上の酸化膜を除去した後、高
エネルギーのリンイオンビーム１１を照射した。その照
射条件は、エネルギー３ ＭｅＶ、打込みｆ Ｉ Ｘ
１０ ”ｃｍ−” テ；ｈル。この結果、６のゲート電
極を通して、リンイオンが打込まれるので、１０のｎ形
不純物領域の形状が。
図のととぐ、ゲート電極下で持ち上った形状となる。な
おイオン打込み後、酸化雰囲気中で１１００ｃ。
おイオン打込み後、酸化雰囲気中で１１００ｃ。
３０分間の熱処理を行なった。その後、（Ｃ）リンガラ
ス膜７を形成し、熱処理の後、電極取出し用のエツチン
グを行ない、アルミニウム電極８を被着した。以上のご
とく、本発明のポイントは、ゲート電極形成後に、その
電極をマスクとして、不純物を高エネルギーでイオン打
込みすることにある。
ス膜７を形成し、熱処理の後、電極取出し用のエツチン
グを行ない、アルミニウム電極８を被着した。以上のご
とく、本発明のポイントは、ゲート電極形成後に、その
電極をマスクとして、不純物を高エネルギーでイオン打
込みすることにある。
本実施例によれば、２闘角チツプのパワーＭＯ８ＦＥＴ
のオン抵抗が、５９ｍΩ、ドレイン耐圧が５０Ｖ得られ
た。これは、従来技術による同一ドレイン耐圧のオン抵
抗に比べて、約２０％低下し丸ものである。従来技術で
は、エピタキシャル基板として、２重エピタキシャル成
長層のものを用いているのでそれと比較して１本実施例
の単一エピタキシャル層の構造は、製造コストの点でも
有利である。
のオン抵抗が、５９ｍΩ、ドレイン耐圧が５０Ｖ得られ
た。これは、従来技術による同一ドレイン耐圧のオン抵
抗に比べて、約２０％低下し丸ものである。従来技術で
は、エピタキシャル基板として、２重エピタキシャル成
長層のものを用いているのでそれと比較して１本実施例
の単一エピタキシャル層の構造は、製造コストの点でも
有利である。
次に、本発明の他の実施例を第３図によシ説明する。第
３図は、バイポーラ動作を利用したｚＶＯＳ Ｆ Ｅ
Ｔで、１２の基板が、ｐ形高濃度不純物層となっている
。すなわち、該ｐ形層から、ｎ形の低濃度ドレイン領域
への正孔の注入を利用して、オン抵抗の低減が図れる構
造となっている。ここで、この素子においては、注入キ
ャリアの存在に ゛よるラッチアップ現象の発生という
欠点を有するが、その対策のひとつとしてｎ形層１０を
設けることが知られている。そして本実施例のごとくｎ
形層が図のように形成された場合には、ラッチアップ現
象の発生が抑えられた。つまシ、従来、２■角の素子で
、ドレイン耐圧ＳＯＶ、オン抵抗４０ｍΩラッチアップ
開始電流が、２０Ａであったものが１本実施例によれば
、ドレイン耐圧５０Ｖのままで、オン抵抗が３５ｍΩ、
ラッチアップ開始電流が３０ＡＫ向上した。
３図は、バイポーラ動作を利用したｚＶＯＳ Ｆ Ｅ
Ｔで、１２の基板が、ｐ形高濃度不純物層となっている
。すなわち、該ｐ形層から、ｎ形の低濃度ドレイン領域
への正孔の注入を利用して、オン抵抗の低減が図れる構
造となっている。ここで、この素子においては、注入キ
ャリアの存在に ゛よるラッチアップ現象の発生という
欠点を有するが、その対策のひとつとしてｎ形層１０を
設けることが知られている。そして本実施例のごとくｎ
形層が図のように形成された場合には、ラッチアップ現
象の発生が抑えられた。つまシ、従来、２■角の素子で
、ドレイン耐圧ＳＯＶ、オン抵抗４０ｍΩラッチアップ
開始電流が、２０Ａであったものが１本実施例によれば
、ドレイン耐圧５０Ｖのままで、オン抵抗が３５ｍΩ、
ラッチアップ開始電流が３０ＡＫ向上した。
本発明によれば、縦形ＭＯ８ＦＥＴの低濃度ドレイン領
域の一部にベース接合の形状に対応した不純物イオン打
込み層を設けることができるので。
域の一部にベース接合の形状に対応した不純物イオン打
込み層を設けることができるので。
ドレイン耐圧の低下を最小限に抑えてオン抵抗の低減を
図れる効果がある。
図れる効果がある。
第１図は本発明の一実施例を示す縦形Ｍ０８ＦＥＴの主
要部の断面構造図、第２図は第１図の装置の製造工程を
示す断面構造図、第３図は本発明の他の実施例を示すバ
イポーラ形ＭＯ８ＦＥＴの断面構造図である。 １・・・高濃度半導体基板、２・・・低濃度ｎ形ドレイ
ン領域、３・・・ｐ形ベース領域、４・・・高濃度ｎ形
ソース領域、５・・・ゲート酸化膜、６・・・ゲート電
極、８・・・ソース電極、９・・・ドレイン電極、１０
・・・イオン打込み層、１１・・・高エネルギーイオン
ビーム。 。 ＋７
要部の断面構造図、第２図は第１図の装置の製造工程を
示す断面構造図、第３図は本発明の他の実施例を示すバ
イポーラ形ＭＯ８ＦＥＴの断面構造図である。 １・・・高濃度半導体基板、２・・・低濃度ｎ形ドレイ
ン領域、３・・・ｐ形ベース領域、４・・・高濃度ｎ形
ソース領域、５・・・ゲート酸化膜、６・・・ゲート電
極、８・・・ソース電極、９・・・ドレイン電極、１０
・・・イオン打込み層、１１・・・高エネルギーイオン
ビーム。 。 ＋７
Claims (1)
- 【特許請求の範囲】 １、低濃度ドレイン領域を有する縦形構造をした絶縁ゲ
ート形電界効果トランジスタにおいて、その低濃度ドレ
イン領域の底部に、ゲート電極を通して、その低濃度ド
レイン領域と同一導電形の不純物イオン打込みがなされ
ていることを特徴とした絶縁ゲート形電界効果トランジ
スタ。 ２、基板となる高濃度ドレイン領域が、低濃度ドレイン
領域と反対導電形であることを特徴とする特許請求の範
囲第１項記載の絶縁ゲート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234581A JPS6390169A (ja) | 1986-10-03 | 1986-10-03 | 絶縁ゲ−ト形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234581A JPS6390169A (ja) | 1986-10-03 | 1986-10-03 | 絶縁ゲ−ト形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390169A true JPS6390169A (ja) | 1988-04-21 |
Family
ID=16973258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234581A Pending JPS6390169A (ja) | 1986-10-03 | 1986-10-03 | 絶縁ゲ−ト形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A1 (en) * | 1996-03-15 | 1999-11-17 | SILICONIX Incorporated | Vertical power mosfet having reduced sensitivity to variations in thickness of epitaxial layer |
| JP2006523009A (ja) * | 2003-04-09 | 2006-10-05 | オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー | 半導体素子およびその製造方法 |
-
1986
- 1986-10-03 JP JP61234581A patent/JPS6390169A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A1 (en) * | 1996-03-15 | 1999-11-17 | SILICONIX Incorporated | Vertical power mosfet having reduced sensitivity to variations in thickness of epitaxial layer |
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| JP2006523009A (ja) * | 2003-04-09 | 2006-10-05 | オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー | 半導体素子およびその製造方法 |
| US8187937B2 (en) | 2003-04-09 | 2012-05-29 | Infineon Technologies Ag | Semiconductor component and method for producing the same |
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