JPH0521788A - Ｍｏｓトランジスタとその製造方法 - Google Patents
Ｍｏｓトランジスタとその製造方法Info
- Publication number
- JPH0521788A JPH0521788A JP16854991A JP16854991A JPH0521788A JP H0521788 A JPH0521788 A JP H0521788A JP 16854991 A JP16854991 A JP 16854991A JP 16854991 A JP16854991 A JP 16854991A JP H0521788 A JPH0521788 A JP H0521788A
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- Japan
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- mos transistor
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Abstract
(57)【要約】
【目的】ディープサブミクロンスケールのＤ2 ＭＯＳト
ランジスタにおいては、熱工程時のしきい値電圧を制御
することが要請される。 【構成】ソース８の端部に、ソース近傍定不純物濃度領
域１０が接続形成されている。ソース近傍定不純物濃度
領域１０においては、シリコン基板５表面に平行な方向
に対して不純物濃度がほぼ一定の値になっている。
ランジスタにおいては、熱工程時のしきい値電圧を制御
することが要請される。 【構成】ソース８の端部に、ソース近傍定不純物濃度領
域１０が接続形成されている。ソース近傍定不純物濃度
領域１０においては、シリコン基板５表面に平行な方向
に対して不純物濃度がほぼ一定の値になっている。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタとそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳデバイスにおいては、その高速
化・高集積化に伴なって、様々の問題点が現われてきて
いる。なかでも、近年、ドレインＯＮ電流の確保、及
び、ドレイン近傍の高電界に由来するアバランシェホッ
トエレクトロンの発生に起因するデバイス特性劣化の抑
制が解決すべき重要な課題として指摘されている。
化・高集積化に伴なって、様々の問題点が現われてきて
いる。なかでも、近年、ドレインＯＮ電流の確保、及
び、ドレイン近傍の高電界に由来するアバランシェホッ
トエレクトロンの発生に起因するデバイス特性劣化の抑
制が解決すべき重要な課題として指摘されている。
【０００３】このような要請を満たすための有力な方法
は、チャネル領域不純物濃度をソース８からドレイン４
にかけて次第に減少させるＤＳＡ領域６を有するＤ2 Ｍ
ＯＳ（Ｄｅｓｃｅｎｄｉｎｇ ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ ＤＭＯＳ）構造を使用することである
〔図９〕。
は、チャネル領域不純物濃度をソース８からドレイン４
にかけて次第に減少させるＤＳＡ領域６を有するＤ2 Ｍ
ＯＳ（Ｄｅｓｃｅｎｄｉｎｇ ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ ＤＭＯＳ）構造を使用することである
〔図９〕。
【０００４】
【発明が解決しようとする課題】上記のようの構造を使
用することでドレインＯＮ電流の確保、及び、ドレイン
近傍の高電界に由来するアバランシェホットエレクトロ
ンの発生に起因するデバイス特性劣化の抑制という問題
は改善されるが、それに代わって、しきい値電圧の制御
性の劣化という問題が新たに発生する。これは、しきい
値電圧がソース端の不純物濃度で決まり、且つ、熱工程
によってソース領域、及び、チャネル領域の不純物分布
が微妙に変化するため、しきい値電圧を支配的に決定す
るソース端チャネル不純物濃度が制御しがたいことによ
る。
用することでドレインＯＮ電流の確保、及び、ドレイン
近傍の高電界に由来するアバランシェホットエレクトロ
ンの発生に起因するデバイス特性劣化の抑制という問題
は改善されるが、それに代わって、しきい値電圧の制御
性の劣化という問題が新たに発生する。これは、しきい
値電圧がソース端の不純物濃度で決まり、且つ、熱工程
によってソース領域、及び、チャネル領域の不純物分布
が微妙に変化するため、しきい値電圧を支配的に決定す
るソース端チャネル不純物濃度が制御しがたいことによ
る。
【０００５】本発明の目的は、ＭＯＳトランジスタのか
かる欠点を克服し、高い動作特性、及び、ホットキャリ
ア劣化耐性を有するＭＯＳトランジスタを実現する構造
を提供するものである。
かる欠点を克服し、高い動作特性、及び、ホットキャリ
ア劣化耐性を有するＭＯＳトランジスタを実現する構造
を提供するものである。
【０００６】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタの構造は、ＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ
ａｌｉｇｎｅｄ）領域を有するＤ2 ＭＯＳ構造のトラ
ンジスタにおいて、ソース近傍のチャネル領域に不純物
濃度が半導体基板表面に対して平行な方向に変化しない
領域（以下、この領域をソース近傍定不純物濃度領域と
称する）を有している。
スタの構造は、ＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ
ａｌｉｇｎｅｄ）領域を有するＤ2 ＭＯＳ構造のトラ
ンジスタにおいて、ソース近傍のチャネル領域に不純物
濃度が半導体基板表面に対して平行な方向に変化しない
領域（以下、この領域をソース近傍定不純物濃度領域と
称する）を有している。
【０００７】また、本発明のＭＯＳトランジスタの製造
方法は、ソース近傍定不純物濃度領域を有するＤ2 ＭＯ
Ｓ構造のトランジスタの製造方法において、複数種類の
注入エネルギーの斜めイオン注入法により、ソース近傍
定不純物濃度領域の形成を行なっている。
方法は、ソース近傍定不純物濃度領域を有するＤ2 ＭＯ
Ｓ構造のトランジスタの製造方法において、複数種類の
注入エネルギーの斜めイオン注入法により、ソース近傍
定不純物濃度領域の形成を行なっている。
【０００８】
【作用】図１は、本発明のＤ2 ＭＯＳトランジスタの最
終構造の断面図である。本発明のＭＯＳトランジスタと
従来のＭＯＳトランジスタとの異なる点は、ソース近傍
定不純物濃度領域１０を有するという点である。このよ
うな構造をとることで、たとえ熱工程の際の不純物拡散
によりソース８端の位置が多少ずれたとしても、ソース
８端の不純物濃度はほぼ一定値に保たれる。したがっ
て、ＭＯＳトランジスタのソース８端不純物濃度がその
決定に支配的であるしきい値電圧は熱工程に対する依存
性が鈍感になり、しきい値電圧の制御性が向上すること
になる。
終構造の断面図である。本発明のＭＯＳトランジスタと
従来のＭＯＳトランジスタとの異なる点は、ソース近傍
定不純物濃度領域１０を有するという点である。このよ
うな構造をとることで、たとえ熱工程の際の不純物拡散
によりソース８端の位置が多少ずれたとしても、ソース
８端の不純物濃度はほぼ一定値に保たれる。したがっ
て、ＭＯＳトランジスタのソース８端不純物濃度がその
決定に支配的であるしきい値電圧は熱工程に対する依存
性が鈍感になり、しきい値電圧の制御性が向上すること
になる。
【０００９】本発明のＭＯＳトランジスタの製造方法が
従来と異なる点は、複数種類の注入エネルギーの斜めイ
オン注入法によりソース近傍定不純物濃度領域を形成し
ている点である。この方法で横方向に等不純物濃度の領
域を形成することが可能であるということを以下説明す
る。
従来と異なる点は、複数種類の注入エネルギーの斜めイ
オン注入法によりソース近傍定不純物濃度領域を形成し
ている点である。この方法で横方向に等不純物濃度の領
域を形成することが可能であるということを以下説明す
る。
【００１０】シリコン基板５，ゲート絶縁膜９，ゲート
電極膜７の注入イオンストッピングパワーが等しいと
し、ソース８からチャネルに向けて注入されるようにシ
リコン基板５に対して４５°傾いたあるエネルギーのイ
オン注入を行なったとする。不純物濃度はデバイス表面
から入射イオンの進行方向に沿って等距離の位置では等
しくなると近似してよいから、図２の模式図に示すよう
に、等不純物濃度線はデバイスの表面形状と合同になる
としてよい。またシリコン基板５の不純物濃度分布をシ
リコン基板表面に沿って見ると、ゲートの端部から注入
エネルギーに対応する距離で１つのピークを持つ分布に
なる。
電極膜７の注入イオンストッピングパワーが等しいと
し、ソース８からチャネルに向けて注入されるようにシ
リコン基板５に対して４５°傾いたあるエネルギーのイ
オン注入を行なったとする。不純物濃度はデバイス表面
から入射イオンの進行方向に沿って等距離の位置では等
しくなると近似してよいから、図２の模式図に示すよう
に、等不純物濃度線はデバイスの表面形状と合同になる
としてよい。またシリコン基板５の不純物濃度分布をシ
リコン基板表面に沿って見ると、ゲートの端部から注入
エネルギーに対応する距離で１つのピークを持つ分布に
なる。
【００１１】注入エネルギー，および注入量を変えて再
び４５°の斜めイオン注入を行なうと、別の位置でピー
クを持つ分布が形成される。これらの操作を複数回繰り
返すと、図３の模式図に示すように、横方向に概略等濃
度の領域を形成することができる。更に、熱処理を行な
うことにより、横方向の濃度がほぼ等しくなる。
び４５°の斜めイオン注入を行なうと、別の位置でピー
クを持つ分布が形成される。これらの操作を複数回繰り
返すと、図３の模式図に示すように、横方向に概略等濃
度の領域を形成することができる。更に、熱処理を行な
うことにより、横方向の濃度がほぼ等しくなる。
【００１２】
【実施例】以下、図４〜図８の一連の断面図，および図
１を用いて、本発明の一実施例の説明を行なう。本実施
例はｎチャネルＭＯＳトランジスタに関するものであ
る。
１を用いて、本発明の一実施例の説明を行なう。本実施
例はｎチャネルＭＯＳトランジスタに関するものであ
る。
【００１３】まず、真性のシリコン基板５を用い、ＬＯ
ＣＯＳ法によって素子分離領域３を形成したのち、シリ
コン基板５表面に熱酸化法により膜厚１０ｎｍのゲート
絶縁膜９を形成する〔図４〕。
ＣＯＳ法によって素子分離領域３を形成したのち、シリ
コン基板５表面に熱酸化法により膜厚１０ｎｍのゲート
絶縁膜９を形成する〔図４〕。
【００１４】続いて、ＣＶＤ法により膜厚５００ｎｍの
ポリシリコン膜を形成し、引き続いて、膜厚１μｍのフ
ォトレジストを塗布したのち露光，現像を行ない、フォ
トレジスト１１を形成する。フォトレジスト１１をマス
クにしたポリシリコン膜，ゲート絶縁膜９の選択エッチ
ングを行ない、ゲート長０．４μｍのゲート電極膜７を
形成する〔図５〕。
ポリシリコン膜を形成し、引き続いて、膜厚１μｍのフ
ォトレジストを塗布したのち露光，現像を行ない、フォ
トレジスト１１を形成する。フォトレジスト１１をマス
クにしたポリシリコン膜，ゲート絶縁膜９の選択エッチ
ングを行ない、ゲート長０．４μｍのゲート電極膜７を
形成する〔図５〕。
【００１５】次に、フォトレジスト１１を除去し、ドレ
イン形成予定領域をフォトレジスト１２で覆った後、注
入エネルギー３０ｋｅＶ，ドーズ量２×１０13ｃｍ-2の
条件でボロンをソース形成予定領域にイオン注入する。
フォトレジスト１２を除去した後、窒素雰囲気中で１０
００℃，１２０分のアニールにより、ソース形成予定領
域に注入したボロンのチャネル領域への拡散を行ない、
ＤＳＡ領域６を形成する〔図６〕。
イン形成予定領域をフォトレジスト１２で覆った後、注
入エネルギー３０ｋｅＶ，ドーズ量２×１０13ｃｍ-2の
条件でボロンをソース形成予定領域にイオン注入する。
フォトレジスト１２を除去した後、窒素雰囲気中で１０
００℃，１２０分のアニールにより、ソース形成予定領
域に注入したボロンのチャネル領域への拡散を行ない、
ＤＳＡ領域６を形成する〔図６〕。
【００１６】次に、ドレイン形成予定領域をフォトレジ
スト１３で覆った後、ソース形成予定領域からチャネル
領域に向けて注入されるように、シリコン基板５表面の
鉛直軸に対して４５°傾いた斜めイオン注入法を用い
て、注入エネルギー８０ｋｅＶ，ドーズ量２×１０13ｃ
ｍ-2，および注入エネルギー５０ｋｅＶ，ドーズ量１×
１０13ｃｍ-2，および注入エネルギー２０ｋｅＶ，ドー
ズ量０．５×１０13ｃｍ-2の３種類の条件でボロンをイ
オン注入し、ソース近傍定不純物濃度領域１０を形成す
る〔図７〕。このように、複数のエネルギー条件でドー
ズ量を調節して斜めイオン注入することで、熱処理を施
すことにより、ソース形成予定領域の端部にほぼ一定濃
度の不純物領域を形成することができる。
スト１３で覆った後、ソース形成予定領域からチャネル
領域に向けて注入されるように、シリコン基板５表面の
鉛直軸に対して４５°傾いた斜めイオン注入法を用い
て、注入エネルギー８０ｋｅＶ，ドーズ量２×１０13ｃ
ｍ-2，および注入エネルギー５０ｋｅＶ，ドーズ量１×
１０13ｃｍ-2，および注入エネルギー２０ｋｅＶ，ドー
ズ量０．５×１０13ｃｍ-2の３種類の条件でボロンをイ
オン注入し、ソース近傍定不純物濃度領域１０を形成す
る〔図７〕。このように、複数のエネルギー条件でドー
ズ量を調節して斜めイオン注入することで、熱処理を施
すことにより、ソース形成予定領域の端部にほぼ一定濃
度の不純物領域を形成することができる。
【００１７】続いて、フォトレジスト１３を除去した
後、注入エネルギー７０ｋｅＶ，ドーズ量５．０×１０
15ｃｍ-2の条件で砒素のイオン注入を行ない、窒素雰囲
気中で９００℃，２０分のアニールを行ない、不純物の
活性化を行なう。これにより、ソース８，およびドレイ
ン４が形成され、ゲート電極膜７のドナーが形成され、
ソース近傍定不純物濃度領域１０中の不純物濃度がほぼ
一定となる〔図８〕。
後、注入エネルギー７０ｋｅＶ，ドーズ量５．０×１０
15ｃｍ-2の条件で砒素のイオン注入を行ない、窒素雰囲
気中で９００℃，２０分のアニールを行ない、不純物の
活性化を行なう。これにより、ソース８，およびドレイ
ン４が形成され、ゲート電極膜７のドナーが形成され、
ソース近傍定不純物濃度領域１０中の不純物濃度がほぼ
一定となる〔図８〕。
【００１８】以下は通常のＭＯＳトランジスタの製造プ
ロセスと同様に、全面にＣＶＤシリコン酸化膜２を堆積
し、コンタクトホールを形成し、ソース８，ドレイン
４，ゲート電極膜７等と接続する電極配線１を形成する
〔図１〕。
ロセスと同様に、全面にＣＶＤシリコン酸化膜２を堆積
し、コンタクトホールを形成し、ソース８，ドレイン
４，ゲート電極膜７等と接続する電極配線１を形成する
〔図１〕。
【００１９】なお、本実施例はｎチャネルＭＯＳトラン
ジスタに関するものであるが、本発明はｎチャネルＭＯ
Ｓトランジスタ特有のものではなく、一般のＭＯＳトラ
ンジスタに応用できる。
ジスタに関するものであるが、本発明はｎチャネルＭＯ
Ｓトランジスタ特有のものではなく、一般のＭＯＳトラ
ンジスタに応用できる。
【００２０】
【発明の効果】本発明のＤ2 ＭＯＳトランジスタの特徴
は、ソース近傍チャネル領域に不純物濃度が半導体基板
表面に対して平行な方向に変化しない領域を有すること
であり、従来のＤ2 ＭＯＳトランジスタと比較して、た
とえ熱工程の際の不純物拡散によってソース端の位置が
多少ずれたとしてもソース端の不純物濃度はほぼ一定値
に保たれ、したがって、デバイスのソース端不純物濃度
がその決定に支配的であるしきい値電圧は熱工程に対す
る依存性が鈍感になり、しきい値電圧の制御性を向上さ
せることが可能となる点で著しく有効である。
は、ソース近傍チャネル領域に不純物濃度が半導体基板
表面に対して平行な方向に変化しない領域を有すること
であり、従来のＤ2 ＭＯＳトランジスタと比較して、た
とえ熱工程の際の不純物拡散によってソース端の位置が
多少ずれたとしてもソース端の不純物濃度はほぼ一定値
に保たれ、したがって、デバイスのソース端不純物濃度
がその決定に支配的であるしきい値電圧は熱工程に対す
る依存性が鈍感になり、しきい値電圧の制御性を向上さ
せることが可能となる点で著しく有効である。
【図１】本発明の構成を説明するための断面図である。
【図２】本発明の構成を説明するための模式図である。
【図３】本発明の構成を説明するための模式図である。
【図４】本発明の一実施例を説明するための断面図であ
る。
る。
【図５】本発明の一実施例を説明するための断面図であ
る。
る。
【図６】本発明の一実施例を説明するための断面図であ
る。
る。
【図７】本発明の一実施例を説明するための断面図であ
る。
る。
【図８】本発明の一実施例を説明するための断面図であ
る。
る。
【図９】従来のＭＯＳトランジスタを説明するための断
面図である。
面図である。
１ 電極配線
２ ＣＶＤシリコン酸化膜
３ 素子分離領域
４ ドレイン
５ シリコン基板
６ ＤＳＡ領域
７ ゲート電極膜
８ ソース
９ ゲート絶縁膜
１０ ソース近傍定不純物濃度領域
１１，１２，１３ フォトレジスト
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
8617−4Ｍ Ｈ０１Ｌ 21/265 Ｖ
8617−4Ｍ Ａ
8617−4Ｍ Ｆ
8617−4Ｍ Ｌ
8225−4Ｍ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 半導体基板表面にソース，ドレイン，ゲ
ート絶縁膜，および前記ゲート絶縁膜を介してゲート電
極膜を有し、チャネル領域の不純物分布が前記ソースか
ら前記ドレインにかけて次第に希薄になるＤＳＡ領域を
有するＭＯＳトランジスタにおいて、 前記ソース近傍の前記チャネル領域に、不純物濃度が前
記半導体基板表面に対して平行な方向に変化しない領域
を有することを特徴とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板表面にソース，ドレイン，ゲ
ート絶縁膜，および前記ゲート絶縁膜を介してゲート電
極膜を有し、チャネル領域の不純物分布が前記ソースか
ら前記ドレインにかけて次第に希薄になるＤＳＡ領域を
有するＭＯＳトランジスタの製造方法において、 前記ソース近傍の前記チャネル領域に、不純物濃度が前
記半導体基板表面に対して平行な方向に変化しない領域
を、複数種類の注入エネルギーの斜めイオン注入法を用
いて形成することを特徴とするＭＯＳトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16854991A JP2953120B2 (ja) | 1991-07-10 | 1991-07-10 | Ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16854991A JP2953120B2 (ja) | 1991-07-10 | 1991-07-10 | Ｍｏｓトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521788A true JPH0521788A (ja) | 1993-01-29 |
| JP2953120B2 JP2953120B2 (ja) | 1999-09-27 |
Family
ID=15870083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16854991A Expired - Lifetime JP2953120B2 (ja) | 1991-07-10 | 1991-07-10 | Ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953120B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6071781A (en) * | 1996-07-15 | 2000-06-06 | Nec Corporation | Method of fabricating lateral MOS transistor |
| JP2009027058A (ja) * | 2007-07-23 | 2009-02-05 | Mitsumi Electric Co Ltd | Ｄｍｏｓ型半導体装置及びその製造方法 |
-
1991
- 1991-07-10 JP JP16854991A patent/JP2953120B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6071781A (en) * | 1996-07-15 | 2000-06-06 | Nec Corporation | Method of fabricating lateral MOS transistor |
| JP2009027058A (ja) * | 2007-07-23 | 2009-02-05 | Mitsumi Electric Co Ltd | Ｄｍｏｓ型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953120B2 (ja) | 1999-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |