JPH01189174A - 二重拡散型電界効果半導体装置の製法 - Google Patents
二重拡散型電界効果半導体装置の製法Info
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- JPH01189174A JPH01189174A JP63012827A JP1282788A JPH01189174A JP H01189174 A JPH01189174 A JP H01189174A JP 63012827 A JP63012827 A JP 63012827A JP 1282788 A JP1282788 A JP 1282788A JP H01189174 A JPH01189174 A JP H01189174A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、二重拡散型電界効果半導体装置の製法に関
する。
する。
二重拡散型電界効果半導体装置のひとつに縦型ＤＭＯ５
ＦＥＴがある。縦型ＤＭＯ３ＦＥＴは、第４図（ｅ）に
みるように、Ｎ型ドレイン領域５１の表面にチャンネル
形成用のＰ型拡散領域５２が形成され、同領域５２の表
面にソース領域５３用のＮ型拡散領域（Ｎ”領域）が形
成されている。一方、チャンネルは両Ｎ型領域に挟まれ
たＰ型拡散領域５２の表面域５２ａに形成されるように
なっており、この表面域５２ａの上にポリシリコン屡か
らなるゲート電極５４が絶縁層５５を介して形成されて
いる。５１ａはドレイン電極であり、５３ａはソース電
極である。このＤＭＯＳ ＦＥＴは、いわゆる二重拡散
技術によりチャンネル長さを短くすることができ、集積
化が容易である等の利点を有する。縦型開Ｏ５ＦＥＴは
、従来、以下のようにして作成されている。
ＦＥＴがある。縦型ＤＭＯ３ＦＥＴは、第４図（ｅ）に
みるように、Ｎ型ドレイン領域５１の表面にチャンネル
形成用のＰ型拡散領域５２が形成され、同領域５２の表
面にソース領域５３用のＮ型拡散領域（Ｎ”領域）が形
成されている。一方、チャンネルは両Ｎ型領域に挟まれ
たＰ型拡散領域５２の表面域５２ａに形成されるように
なっており、この表面域５２ａの上にポリシリコン屡か
らなるゲート電極５４が絶縁層５５を介して形成されて
いる。５１ａはドレイン電極であり、５３ａはソース電
極である。このＤＭＯＳ ＦＥＴは、いわゆる二重拡散
技術によりチャンネル長さを短くすることができ、集積
化が容易である等の利点を有する。縦型開Ｏ５ＦＥＴは
、従来、以下のようにして作成されている。
まず、第４図（ａｌにみるように、Ｎ型半導体ウェハ５
０表面にゲート電極５４と絶縁層５５を先に形成してお
いて、ゲート電極５４をマスクにして不純物を一点鎖線
で示すように注入し拡散して、第４図中）にみるように
、チャンネル形成用のＰ型拡散領域５２を形成する。つ
いで、第４図（Ｃ１にみるように、ソース電極接合個所
をレジスト５６で覆い、やはり、ゲート電極５４をマス
クにして不純物を一点鎖線で示すようにゲート電極５４
の下のウェハ５０表面には不純物が達しないように注入
し拡散して、第４図（ｄ）にみるように、ソース領域５
３を形成する。二重に拡散された領域５２．５３がゲー
ト電極５４にセルファラインされ、チャンネル長さの短
縮化等が図られるのである。
０表面にゲート電極５４と絶縁層５５を先に形成してお
いて、ゲート電極５４をマスクにして不純物を一点鎖線
で示すように注入し拡散して、第４図中）にみるように
、チャンネル形成用のＰ型拡散領域５２を形成する。つ
いで、第４図（Ｃ１にみるように、ソース電極接合個所
をレジスト５６で覆い、やはり、ゲート電極５４をマス
クにして不純物を一点鎖線で示すようにゲート電極５４
の下のウェハ５０表面には不純物が達しないように注入
し拡散して、第４図（ｄ）にみるように、ソース領域５
３を形成する。二重に拡散された領域５２．５３がゲー
ト電極５４にセルファラインされ、チャンネル長さの短
縮化等が図られるのである。
一方、０ＭＯ５ＦＥＴのしきい値電圧は、チャンネルと
なる表面域５２ａのキャリヤ濃度、ゲート電極５４材の
仕事関数、絶縁層５５の膜厚、界面準位等により定まる
が、通常、所望のしきい値電圧にするために、表面域５
２ａのキャリヤ濃度を調整する。この濃度調整は、Ｐ型
拡散領域５２形成のだめの不純物の注入量をコントロー
ルすることにより行っている。しかし、デイプレッショ
ンタイプ（ノーマリイオンタイプ）の０ＭＯ５ＦＥＴの
場合、実用的な範囲のしきい値電圧とするのにチャンネ
ルとなる表面域５２ａのキャリヤ濃度を下げる必要があ
るために上記不純物の注入量を少なくするので、Ｐ型拡
散領域５２全体のキャリヤ濃度（不純物濃度）が低い。
なる表面域５２ａのキャリヤ濃度、ゲート電極５４材の
仕事関数、絶縁層５５の膜厚、界面準位等により定まる
が、通常、所望のしきい値電圧にするために、表面域５
２ａのキャリヤ濃度を調整する。この濃度調整は、Ｐ型
拡散領域５２形成のだめの不純物の注入量をコントロー
ルすることにより行っている。しかし、デイプレッショ
ンタイプ（ノーマリイオンタイプ）の０ＭＯ５ＦＥＴの
場合、実用的な範囲のしきい値電圧とするのにチャンネ
ルとなる表面域５２ａのキャリヤ濃度を下げる必要があ
るために上記不純物の注入量を少なくするので、Ｐ型拡
散領域５２全体のキャリヤ濃度（不純物濃度）が低い。
Ｐ型拡散領域５２全体のキャリヤ濃度が低いと、ソース
・ドレイン間でパンチスルーが起き易く、耐電圧が低下
してしまうという問題があった。十分な耐電圧特性を保
持しつつ、しきい値電圧を適当な範囲に設定することが
容易ではなかったのである。
・ドレイン間でパンチスルーが起き易く、耐電圧が低下
してしまうという問題があった。十分な耐電圧特性を保
持しつつ、しきい値電圧を適当な範囲に設定することが
容易ではなかったのである。
この発明は、例えば、デイプレッションタイプの場合に
も、高耐電圧特性を保持しつつ適当な範囲のしきい値電
圧をもつ二重拡散型電界効果半導体装置を容易に得るこ
とのできる製法を提供することを課題とする。
も、高耐電圧特性を保持しつつ適当な範囲のしきい値電
圧をもつ二重拡散型電界効果半導体装置を容易に得るこ
とのできる製法を提供することを課題とする。
前記課題を解決するため、この発明にかかる二重拡散型
電界効果半導体装置（以下、単に「半導体装置」という
）の製法は、先に形成されたゲート電極をマスクとして
チャンネル形成用の第２導電型拡散領域を形成しておい
てから、ソース領域形成のための第１導電型用の不純物
の注入を前記ゲート電極下におけるチャンネルとなる表
面域に達するようにする。
電界効果半導体装置（以下、単に「半導体装置」という
）の製法は、先に形成されたゲート電極をマスクとして
チャンネル形成用の第２導電型拡散領域を形成しておい
てから、ソース領域形成のための第１導電型用の不純物
の注入を前記ゲート電極下におけるチャンネルとなる表
面域に達するようにする。
この半導体装置の製法は、ソース領域用の第１導電型の
不純物がチャンネルとなる表面域にも注入される。この
表面域に注入された第１導電型の不純物は深く拡散され
ることなく実質的に開城に留まる。もともとゲート電極
ごしの注入であるために浅く注入されており、注入時点
で最大の熱処理を伴うチャンネル形成用の第２導電型拡
散領域形成が済んでいるとともにソース領域のための不
純物の拡散は比較的浅くてよいからである。したがって
、第２導電型拡散領域ではチャンネルとなる表面域にの
み逆導電型の第１導電型の不純物が選択的に注入される
ことになり、逆タイプの第１導電型の不純物が注入され
た分、同表面域のキャリヤ濃度が低くなる。つまり、チ
ャンネルとなる表面域のキャリヤ濃度を地域のキャリヤ
濃度をそのまま保持した状態で低くできるのである。し
きい値電圧を実用的に適した範囲に設定するために、チ
ャンネルとなる表面域のキャリヤ濃度を低くしても、地
域のキャリヤ濃度は低くならないので、従来のように、
ソース・ドレイン間にパンチスルーが発生しやすくなっ
てしまうという事態が起きない。それだけでなく、この
発明にかかる半導体装置の製法は、チャンネルとなる表
面域への第１導電型の不純物の注入は、ソース領域用の
不純物注入と同時に行われるから、特別に工程を増やす
必要もない。
不純物がチャンネルとなる表面域にも注入される。この
表面域に注入された第１導電型の不純物は深く拡散され
ることなく実質的に開城に留まる。もともとゲート電極
ごしの注入であるために浅く注入されており、注入時点
で最大の熱処理を伴うチャンネル形成用の第２導電型拡
散領域形成が済んでいるとともにソース領域のための不
純物の拡散は比較的浅くてよいからである。したがって
、第２導電型拡散領域ではチャンネルとなる表面域にの
み逆導電型の第１導電型の不純物が選択的に注入される
ことになり、逆タイプの第１導電型の不純物が注入され
た分、同表面域のキャリヤ濃度が低くなる。つまり、チ
ャンネルとなる表面域のキャリヤ濃度を地域のキャリヤ
濃度をそのまま保持した状態で低くできるのである。し
きい値電圧を実用的に適した範囲に設定するために、チ
ャンネルとなる表面域のキャリヤ濃度を低くしても、地
域のキャリヤ濃度は低くならないので、従来のように、
ソース・ドレイン間にパンチスルーが発生しやすくなっ
てしまうという事態が起きない。それだけでなく、この
発明にかかる半導体装置の製法は、チャンネルとなる表
面域への第１導電型の不純物の注入は、ソース領域用の
不純物注入と同時に行われるから、特別に工程を増やす
必要もない。
以下、この発明にかかる半導体装置の製法を、す図面を
参照しながら詳しく説明する。
参照しながら詳しく説明する。
第１図（ａ）〜（ｆ）は、この発明にかかる製法の−例
により、０ＭＯ３ＦＥＴを製造する様子を工程順にあら
れす。
により、０ＭＯ３ＦＥＴを製造する様子を工程順にあら
れす。
まず、第１図（ａｌにみるように、Ｎ型（第１導電型）
半導体ウェハｌの表面に、酸化膜（絶縁層）２とポリシ
リコンからなるゲート電極３を設ける。酸化膜２の厚み
は、１０００人程度庇上る。ゲート電極３の厚みは、１
０００〜２０００人程度であり、従庇上厚みである４０
００〜５０００人よりも薄くなっている。なお、ゲート
電極３の上にはレジスト層４が形成されている。そして
、第１図（ａ）に−点鎖線で示すように、窓５の明いて
いる個所に不純物（例えば、ボロン〔Ｂ〕）をイオン注
入し拡散して、レジスト層４を除去し、５１図（ｂｌに
みるように、チャンネル形成用のＰ型（第２導電型）拡
散領域６を形成する。次に、第１図（Ｃ）にみるように
、ソース電極接合個所をレジスト層７で覆っておいて、
Ｎ型用の不純物（Ａｓ、あるいは、Ｐ）を、第１図（Ｃ
１に一点鎖線で示すようにゲート電極下の表面域にも達
するようにイオン注入し拡散して、レジスト層７を除去
し、第１図（ｄ）にみるように、Ｐ型拡散領域６の表面
にソース領域用のＮ型拡散領域（Ｎ”領域）８を形成す
る。なお、この拡散の際、Ｐ型拡散領域６の不純物も同
時に拡散が進み領域が少し広がることはいうまでもない
。Ｐ型拡散領域６の外側はドレイン領域用のＮ型半導体
領域１′であり、チャンネルは両Ｎ型領域１′、８に挟
まれたＰ型拡散領域６における表面域６ａに形成される
。
半導体ウェハｌの表面に、酸化膜（絶縁層）２とポリシ
リコンからなるゲート電極３を設ける。酸化膜２の厚み
は、１０００人程度庇上る。ゲート電極３の厚みは、１
０００〜２０００人程度であり、従庇上厚みである４０
００〜５０００人よりも薄くなっている。なお、ゲート
電極３の上にはレジスト層４が形成されている。そして
、第１図（ａ）に−点鎖線で示すように、窓５の明いて
いる個所に不純物（例えば、ボロン〔Ｂ〕）をイオン注
入し拡散して、レジスト層４を除去し、５１図（ｂｌに
みるように、チャンネル形成用のＰ型（第２導電型）拡
散領域６を形成する。次に、第１図（Ｃ）にみるように
、ソース電極接合個所をレジスト層７で覆っておいて、
Ｎ型用の不純物（Ａｓ、あるいは、Ｐ）を、第１図（Ｃ
１に一点鎖線で示すようにゲート電極下の表面域にも達
するようにイオン注入し拡散して、レジスト層７を除去
し、第１図（ｄ）にみるように、Ｐ型拡散領域６の表面
にソース領域用のＮ型拡散領域（Ｎ”領域）８を形成す
る。なお、この拡散の際、Ｐ型拡散領域６の不純物も同
時に拡散が進み領域が少し広がることはいうまでもない
。Ｐ型拡散領域６の外側はドレイン領域用のＮ型半導体
領域１′であり、チャンネルは両Ｎ型領域１′、８に挟
まれたＰ型拡散領域６における表面域６ａに形成される
。
その後、第１図（ｅ）にみるように、眉間絶縁層９を形
成し、ついで、ソース電極１０、ドレイン電極１１を形
成すると、第１図（ｆ）に示した縦型ＤＩ’ｌ０ＳＦＥ
Ｔが完成する。
成し、ついで、ソース電極１０、ドレイン電極１１を形
成すると、第１図（ｆ）に示した縦型ＤＩ’ｌ０ＳＦＥ
Ｔが完成する。
上記ＤＭＯ５ＦＥＴは、ゲート電極であるポリシリコン
層の厚みが従来より薄いため、ゲート抵抗の増加を伴う
傾向があ′る。ゲート抵抗の増加を防ぐには、ポリシリ
コン層をドープドポリシリコン（Ｎ゛ポリシリコン層と
するか、あるいは、ゲート電極を、薄めのポリシリコン
層と高融点金属のシリサイド層の２層構造とする等の方
法をとればよい。
層の厚みが従来より薄いため、ゲート抵抗の増加を伴う
傾向があ′る。ゲート抵抗の増加を防ぐには、ポリシリ
コン層をドープドポリシリコン（Ｎ゛ポリシリコン層と
するか、あるいは、ゲート電極を、薄めのポリシリコン
層と高融点金属のシリサイド層の２層構造とする等の方
法をとればよい。
上記Ｎ型用の不純物は、Ｐ型拡散領域６の表面域６ａに
も注入されているが、先に説明したように、同領域６の
他域には広がらず、実質的に表面域６ａに留まる。Ｎ型
用の不純物は、もともとＰ型である表面域６ａでは逆導
電型の不純物であるから、その分、同表面域６ａにおけ
るキャリヤ濃度が低（なる。一方、Ｐ型拡散領域６のチ
ャンネルとなる表面域６ａ以外の他域のキャリヤ濃度は
変化しないから、ドレイン・ソース間でパンチスルーが
起きやすくなるということはない。したがって、高耐電
圧特性の保持を図りながら、Ｎ型用の不純物の注入量を
適当に制御してチャンネルとなる表面域６ａのキャリヤ
濃度を実用的なしきい値電圧の設定に合わせて低くする
ことができるのである。つまり、第１図（ｆｌに示すＤ
ＭＯＳ ＰＥＴを高耐電圧デイプレッションタイプとす
ることができるのである。
も注入されているが、先に説明したように、同領域６の
他域には広がらず、実質的に表面域６ａに留まる。Ｎ型
用の不純物は、もともとＰ型である表面域６ａでは逆導
電型の不純物であるから、その分、同表面域６ａにおけ
るキャリヤ濃度が低（なる。一方、Ｐ型拡散領域６のチ
ャンネルとなる表面域６ａ以外の他域のキャリヤ濃度は
変化しないから、ドレイン・ソース間でパンチスルーが
起きやすくなるということはない。したがって、高耐電
圧特性の保持を図りながら、Ｎ型用の不純物の注入量を
適当に制御してチャンネルとなる表面域６ａのキャリヤ
濃度を実用的なしきい値電圧の設定に合わせて低くする
ことができるのである。つまり、第１図（ｆｌに示すＤ
ＭＯＳ ＰＥＴを高耐電圧デイプレッションタイプとす
ることができるのである。
なお、イオン注入により半導体領域に注入された不純物
の深さ方向の分布Ｎ（ｘ）は、次の式であられされ、第
２図に示すようにガウス分布を示す。
の深さ方向の分布Ｎ（ｘ）は、次の式であられされ、第
２図に示すようにガウス分布を示す。
Ｎ （ｘ） ＝Ｑ −ｅ ｘ ｐ Ａ／ （ｕ ｐ）但
し： Ａ＝−（ｘ−Ｒｐ）”／２ρ２なお、Ｑはドーズ
量、Ｒｐは投影飛程、ρは投影分散である。
し： Ａ＝−（ｘ−Ｒｐ）”／２ρ２なお、Ｑはドーズ
量、Ｒｐは投影飛程、ρは投影分散である。
投影飛程Ｒｐと、投影分散ρは、酸化膜（絶縁層）やゲ
ート電極の厚みにより異なるが、第３図にみるように、
注入の際の加速エネルギーにより変化する。したがって
、所望のしきい値電圧に合うようにドーズ量や加速エネ
ルギー等のイオン注入条件を設定すればよい。
ート電極の厚みにより異なるが、第３図にみるように、
注入の際の加速エネルギーにより変化する。したがって
、所望のしきい値電圧に合うようにドーズ量や加速エネ
ルギー等のイオン注入条件を設定すればよい。
この発明は上記の実施例に限らない。半導体装置が、デ
イプレッションタイプでなく、エンハンストメントタイ
ブであってもよい。０ＭＯ５ＦＥＴが、縦型構造でなく
て横型構造であってもよく、半導体装置のＰ型がＮ型、
Ｎ型がＰ型と導電型が逆転している構成であってもよい
。また、半導体装置がトランジスタ以外の構成であって
もよい。
イプレッションタイプでなく、エンハンストメントタイ
ブであってもよい。０ＭＯ５ＦＥＴが、縦型構造でなく
て横型構造であってもよく、半導体装置のＰ型がＮ型、
Ｎ型がＰ型と導電型が逆転している構成であってもよい
。また、半導体装置がトランジスタ以外の構成であって
もよい。
以上述べたように、この発明にかかる半導体装置の製法
は、製造工程を増やすことなく、高耐電圧特性の保持を
図りつつしきい値電圧が十分に実用的な範囲に設定する
ことが容易に行える。
は、製造工程を増やすことなく、高耐電圧特性の保持を
図りつつしきい値電圧が十分に実用的な範囲に設定する
ことが容易に行える。
第１図（ａ）〜（ｆ）は、この発明にかかる製法の一例
によりＤＭＯＳ ＦＥＴを作成するときの様子を工程順
にあられす説明図であって、図（ａｌ〜（ｅ）が製造途
中をあられし、図（ｆ）が完成時をあられす。第２図は
、注入された不純物の分布をあられすグラフ、第３図は
、イオン注入の際の加速エネルギーと投影飛程および投
影分散の関係をあられすグラフ、第４図ｆａ）〜（ｅｌ
は、従来の０ＭＯ３ＦＥＴを作成するときの様子を工程
順にあられす説明図であって、図（ａｌ〜（ｄ）が製造
途中をあられし、図（ｅ）が完成時をあられす１′・・
・第１導電型半導体領域 ２・・・絶縁層３・・・ゲ
ート電極 ６・・・チャンネル形成用の第２導電型拡
散領域 ６ａ・・・チャンネルとなる表面域 ８・
・・ソース領域用の第１導電型拡散領域代理人 弁理士
松 本 武 彦 第２図
によりＤＭＯＳ ＦＥＴを作成するときの様子を工程順
にあられす説明図であって、図（ａｌ〜（ｅ）が製造途
中をあられし、図（ｆ）が完成時をあられす。第２図は
、注入された不純物の分布をあられすグラフ、第３図は
、イオン注入の際の加速エネルギーと投影飛程および投
影分散の関係をあられすグラフ、第４図ｆａ）〜（ｅｌ
は、従来の０ＭＯ３ＦＥＴを作成するときの様子を工程
順にあられす説明図であって、図（ａｌ〜（ｄ）が製造
途中をあられし、図（ｅ）が完成時をあられす１′・・
・第１導電型半導体領域 ２・・・絶縁層３・・・ゲ
ート電極 ６・・・チャンネル形成用の第２導電型拡
散領域 ６ａ・・・チャンネルとなる表面域 ８・
・・ソース領域用の第１導電型拡散領域代理人 弁理士
松 本 武 彦 第２図
Claims (1)
- １ 第１導電型半導体領域の表面にチャンネル形成用の
第２導電型拡散領域が形成され、同領域の表面にソース
領域用の第１導電型拡散領域が形成されていて、前記第
２導電型拡散領域における前記両第１導電型領域に挟ま
れた表面域にチャンネルが形成されるようになっており
、前記チャンネルとなる表面域の上にはゲート電極が絶
縁層を介して形成されている二重拡散型電界効果半導体
装置を得るにあたり、前記第１導電型半導体領域に前記
ゲート電極を形成しこのゲート電極をマスクとして前記
第２導電型拡散領域を形成しておいてから、前記ソース
領域用の第１導電型拡散領域用の不純物の注入を前記ゲ
ート電極下におけるチャンネルとなる表面域に達するよ
うに行うことを特徴とする二重拡散型電界効果半導体装
置の製法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012827A JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012827A JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189174A true JPH01189174A (ja) | 1989-07-28 |
| JP2643966B2 JP2643966B2 (ja) | 1997-08-25 |
Family
ID=11816213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012827A Expired - Lifetime JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643966B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07508371A (ja) * | 1992-03-20 | 1995-09-14 | シリコニックス インコーポレーテッド | 縦型ｄｍｏｓデバイスにおける閾値調整 |
| FR2767964A1 (fr) * | 1997-09-04 | 1999-03-05 | St Microelectronics Sa | Procede de realisation de la zone de canal d'un transistor dmos |
| WO2008087763A1 (ja) * | 2007-01-16 | 2008-07-24 | Panasonic Corporation | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6246568A (ja) * | 1985-08-23 | 1987-02-28 | Tdk Corp | 縦形半導体装置の製造方法 |
| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
-
1988
- 1988-01-23 JP JP63012827A patent/JP2643966B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6246568A (ja) * | 1985-08-23 | 1987-02-28 | Tdk Corp | 縦形半導体装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07508371A (ja) * | 1992-03-20 | 1995-09-14 | シリコニックス インコーポレーテッド | 縦型ｄｍｏｓデバイスにおける閾値調整 |
| FR2767964A1 (fr) * | 1997-09-04 | 1999-03-05 | St Microelectronics Sa | Procede de realisation de la zone de canal d'un transistor dmos |
| WO2008087763A1 (ja) * | 2007-01-16 | 2008-07-24 | Panasonic Corporation | 半導体装置およびその製造方法 |
| US7981817B2 (en) | 2007-01-16 | 2011-07-19 | Panasonic Corporation | Method for manufacturing semiconductor device using multiple ion implantation masks |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643966B2 (ja) | 1997-08-25 |
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