JPH09213934A - 電力半導体装置及びその製造方法 - Google Patents

電力半導体装置及びその製造方法

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JPH09213934A JP8109976A JP10997696A JPH09213934A JP H09213934 A JPH09213934 A JP H09213934A JP 8109976 A JP8109976 A JP 8109976A JP 10997696 A JP10997696 A JP 10997696A JP H09213934 A JPH09213934 A JP H09213934A
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Abstract

(57)【要約】 【課題】 ラッチアップを改善しながら製造工程が簡単
で、しかもチップサイズが縮小できる電力半導体装置及
びその製造方法を提供すること。 【解決手段】 ｐ+ 型カソードコンタクト領域２８の不
純物濃度より低く、そしてｐ- 型ウェル２６の不純物濃
度より高い不純物がドープされたｐ型不純物拡散領域２
９を、ｎ+ 型ソース接合領域２７及びｐ+ 型カソードコ
ンタクト領域２８の底部を覆って前記ｐ- 型ウェル２６
内に設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ラッチアップを制
御する不純物注入構造を有する電力半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】周知の如く、電力半導体装置の１つであ
るゲーテッドトランジスタ、特にｎチャンネルのゲーテ
ッドトランジスタにおいては、ラッチアップ現象が動作
可能な電流の大きさを制限する主な原因である。
【０００３】つまり、サイリスタ構造を有するゲーテッ
ドトランジスタにおいてｐ型ウェルの表面部に設けられ
たｎ+ 型ソース接合領域の下方に流れるホール電流が大
きくなると、前記ｐ- 型ウェルの抵抗値によって前記ウ
ェルとソース接合領域との電圧差が発生するようにな
る。その電圧差が一定値以上になると寄生ｎｐｎｐサイ
リスタが動作するようになる。このサイリスタが動作さ
れる時、ｐｎｐトランジスタに電流が供給される結果と
なってゲート電圧を遮断してもそのｐｎｐトランジスタ
がターン・オフされなく、むしろそのｐｎｐトランジス
タを通して電流がさらに増加するようになる。このよう
な動作により前記ゲーテッドトランジスタの温度が上が
って、あげく破壊されることになる。かかる一連の過程
がラッチアップ現象である。
【０００４】上流のラッチアップ現象を防止するために
は、可動電流を増すことが必要である。すなわち、ｎ+
型ソース接合領域の下にあるｐ- ウェル領域の抵抗をで
きるだけ小さくして、それら間の電圧差を減らすように
するのが必須的である。このように抵抗を減らすために
種々の方法が試みられているが、とりわけ一番広く使わ
れている構造がｐ- 型ウェル領域内にｐ+ 型ウェルをイ
オン注入で形成することで、このような構造を有する従
来の電力半導体装置が図８に示されている。
【０００５】図８を参照すれば、高濃度のｐ+ 型半導体
基板１１上には高濃度のｎ+ 型バッファ層１２が形成さ
れているし、このｎ+ 型バッァ層１２上には低濃度のｎ
- 型半導体層１３がエピタキシャル成長によって形成さ
れている。前記ｎ- 型半導体層１３上にはゲート酸化膜
１４を介在させてゲートポリシリコン膜１５が形成され
ている。また、前記ゲートポリシリコン膜１５の内側で
前記ｎ- 型半導体層１３の表面部内には不純物イオン注
入及び熱拡散によってｐ- 型ウェル領域１６が形成さ
れ、このｐ- 型ウェル領域１６の中央部には表面からｐ
- 型ウェル領域１６を貫通して前記ｎ- 型半導体層１３
の一部分にまで延びるラッチアップ防止用の高濃度のｐ
+ 型ウェル領域１７が不純物イオン注入及び熱拡散で形
成されている。また、ｐ- 型ウェル領域１６の表面部に
はｎ+ 型ソース接合領域１８が形成されており、このｎ
+ 型ソース接合領域１８と前記ｐ+ 型ウェル領域１７の
表面上には陰極として金属電極１９が形成されている。
この金属電極１９と前記ゲートポリシリコン膜１５はＰ
ＳＧ膜２０で絶縁されている。
【０００６】上述のゲーテッドトランジスタは前記ｐ-
型ウェル領域１６を貫通した前記ｐ+ 型ウェル領域１７
により前記ソース接合領域１８の下方に流れる電流の大
きさを制限することができるので、即ち前記ｐ+ 型ウェ
ル領域１７によって抵抗が小さくなり、前記ソース接合
領域１８と前記ウェル領域１６，１７との電圧差を減ら
すことができるので、ラッチアップを改善させられる。
【０００７】
【発明が解決しようとする課題】しかし、上述のゲーテ
ッドトランジスタでは、前記ｐ+ 型ウェル領域１７を形
成するために各セルごとにほぼ２〜３μｍ以上の窓を半
導体層１３上に設けなければならないので、マスクの製
作が必要になり、これによって、チップサイズが大きく
なる問題点があった。また、マスク製作による追加の工
程らが実行されなければいけないので、製造工程が複雑
になる問題点もあった。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、次のような電力半導体装置とする。すな
わち、半導体層と、この半導体層上にゲート酸化膜を介
して設けられたゲートポリシリコン膜と、このゲートポ
リシリコン膜の内側の前記半導体層表面部に形成された
第１導電型のウェルと、前記ゲートポリシリコン膜近傍
の前記ウェル表面部に形成された高濃度の不純物がドー
プされた第２導電型のソース接合領域と、このソース接
合領域の内側の前記ウェル表面部に形成された高濃度の
不純物がドープされた第１導電型のカソードコンタクト
領域と、このカソードコンタクト領域及び前記ソース接
合領域の底部を覆って前記ウェル内に形成され、前記カ
ソードコンタクト領域の不純物濃度より低く、前記ウェ
ルの不純物濃度より高い不純物がドープされた第１導電
型の不純物拡散領域とを具備してなる電力半導体装置と
する。
【０００９】また本発明は次のような電力半導体装置の
製造方法とする。すなわち、半導体層上にゲート酸化膜
を介してゲートポリシリコン膜を形成する工程と、前記
ゲートポリシリコン膜の内側の前記半導体層表面部に第
１導電型のウェルを形成する工程と、前記ゲートポリシ
リコン膜近傍の前記ウェル表面部に高濃度の不純物がド
ープされた第２導電型のソース接合領域を形成すると共
に、このソース接合領域の底部を覆ってこのソース接合
領域の内側の前記ウェル部分にこのウェル不純物濃度よ
りは高い不純物がドープされた第１導電型の不純物拡散
領域を形成する工程と、前記ソース接合領域の内側の前
記不純物拡散領域表面部にこの不純物拡散領域の不純物
濃度より高い不純物がドープされた第１導電型のカソー
ドコンタクト領域を形成する工程とを具備してなる電力
半導体装置の製造方法とする。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電力半導体装置及びその製造方法の実施の形態を詳
細に説明する。
【００１１】図１は本発明の電力半導体装置の実施の形
態を示す断面図である。この図において、２１は高濃度
のｐ+ 型半導体基板であり、この半導体基板２１上に高
濃度のｎ+ 型バッファ層２２が形成されている。このバ
ッファ層２２の上には低濃度のｎ- 型半導体層２３がエ
ピタキシャル成長により形成されている。そして、この
ｎ- 型半導体層２３の周辺部表面上には、ゲート酸化膜
２４を介してゲートポリシリコン膜２５が形成されてい
る。また、このゲートポリシリコン膜２５の内側の前記
ｎ- 型半導体層２３の表面部には、ゲートポリシリコン
膜２５の下に広がって、低濃度の不純物がドープされた
ｐ- 型ウェル２６が形成される。
【００１２】このｐ- 型ウェル２６の表面部には、ゲー
トポリシリコン膜２５の近傍部分に、高濃度の不純物が
ドープされたｎ+ 型ソース接合領域２７が形成される。
さらに、このｎ+ 型ソース接合領域２７の内側のｐ- 型
ウェル２６表面部には、高濃度の不純物がドープされた
ｐ+ 型カソードコンタクト領域２８が形成される。さら
に、このｐ+ 型カソードコンタクト領域２８の底部及び
ｎ+ 型ソース接合領域２７の底部を覆ってｐ- 型ウェル
２６内にはｐ型不純物拡散領域２９が形成される。この
ｐ型不純物拡散領域２９は、前記ｐ+ 型カソードコンタ
クト領域２８よりも低く、そして前記ｐ- 型ウェル２６
よりは高い不純物濃度を有する。また、ｎ+ 型ソース接
合領域２７の表面及びｐ+ 型カソードコンタクト領域２
８の表面に接して金属電極３０が設けられており、この
金属電極３０とゲートポリシリコン膜２５はＰＳＧ膜３
１で絶縁されている。
【００１３】このような電力半導体装置によれば、ｐ-
型ウェル２６よりは不純物濃度の高いｐ型不純物拡散領
域２９がソース接合領域２７及びカソードコンタクト領
域２８の底部を覆ってｐ- 型ウェル２６内に形成されて
いて、このｐ型不純物拡散領域２９で前記ソース接合領
域２７の下方に流れるホール電流の増加を妨げるので、
ラッチアップの発生を防止できる。
【００１４】また、この電力半導体装置によれば、ラッ
チアップを制御するためにｐ- 型ウェルを貫通して半導
体層まで達するｐ+ 型ウェルを形成しないですむので、
このｐ+ 型ウェルを形成するためにそれぞれのセル毎に
ほぼ２〜３μｍの幅を有するイオン注入窓を開口するこ
とが不要となるので、製造工程が簡素化されることは勿
論、チップサイズを縮小させることができる。さらに、
金属電極３０との接触特性は、高濃度のカソードコンタ
クト領域２８により良好に保つことができる。
【００１５】図２ないし図４は本発明による電力半導体
装置の製造方法の実施の形態を示し、図１の電力半導体
装置を製造する方法である。以下、詳細に説明する。
【００１６】まず、図２（Ａ）に示すように、高濃度の
ｐ+ 型半導体基板２１上にリンをドープ剤として高濃度
で、かつ厚さの薄いｎ+ 型バッファ層２２をエピタキシ
ャル成長によって設ける。次に、ｎ+ 型バッファ層２２
上にリンをドープ剤とする低濃度のｎ- 型半導体層２３
をエピタキシャル成長によって設ける。
【００１７】つづいて、ｎ- 型半導体層２３上に酸化膜
とポリシリコン膜及び感光膜を順次形成し、ゲート形成
用マスクを用いる広く知られているフォト工程によって
ウェル形成領域の前記感光膜を除去する。そして、この
感光膜のパターニングによって得られた図２（Ｂ）に示
す感光膜パターン４１をゲート形成用マスクとして使用
するエッチング工程によって前記ポリシリコン膜と酸化
膜の一部を順次に除去することにより、図２（Ｂ）に示
すように半導体層２３の周辺部表面上にゲート酸化膜２
４とゲートポリシリコン膜２５を形成する。
【００１８】なお、ゲートポリシリコン膜２５はゲート
電極として機能するためには導電性を有しなければなら
ないが、これは、ポリシリコン膜の全面形成後、不純物
をイオン注入することによって容易に達成できる。
【００１９】次に、感光膜パターン４１の除去後、ゲー
トポリシリコン膜２５をウェル形成用マスクとして使用
して低濃度のｐ- 型不純物イオンを注入することによ
り、図２（Ｃ）を示すように半導体層２３内にｐ- 型不
純物注入層４２を設ける。つづいて熱拡散工程を実行し
てｐ- 型不純物注入層４２を拡散させることにより、ウ
ェル１９が図３Ｄに示されたように設けられる。図３
（Ａ）に示すようにゲートポリシリコン膜２５の内側の
半導体層２３表面部にゲートポリシリコン膜２５の下に
広がってｐ- 型ウェル２６を形成する。
【００２０】次に、ゲートポリシリコン膜２５をラッチ
アップ制御の不純物領域形成用マスクとして使用して前
記ウェル２６内にｐ型不純物イオンを注入することによ
り、図３（Ｂ）に示すようにウェル２６内の所定の深さ
にｐ型不純物注入層４３を設ける。
【００２１】次いで、図３（Ｃ）に示すようにソース接
合領域形成用マスク４４をウェル２６の表面中央部に形
成した後、高濃度のｎ+ 型不純物イオンを適切なエネル
ギを持って注入することにより、ｎ+ 型不純物注入層４
５をｐ型不純物注入層４３とウェル２６の表面との間に
設ける。なお、前記ソース接合領域形成用マスク４４
は、窒化膜を全面に形成した後、その窒化膜をパターニ
ングすることにより形成される。
【００２２】次に、マスク４４を除去したのち、熱拡散
によってｎ+ 型不純物注入層４５にある不純物イオンを
拡散させることにより、図４（Ａ）に示すようにゲート
ポリシリコン膜２５近傍のウェル２６表面にｎ+ 型ソー
ス接合領域２７を形成し、同時にｐ型不純物注入層４３
にある不純物イオンを拡散させることにより、ｎ+ 型ソ
ース接合領域２７の底部を覆ってこのソース接合領域２
７の内側のウェル２６部分にｐ型不純物拡散領域２９を
形成する。この時、熱拡散時間と温度を適切に調節する
ことにより、ｐ型不純物拡散領域２９はｎ+ 型ソース接
合領域２７の底部を覆うが、ゲート酸化膜２４の下部に
あるチャンネルまでは延出されないようにする。
【００２３】次に、ゲートポリシリコン膜２５をマスク
として使用して高濃度のｐ+ 型不純物イオンを注入し
て、図４（Ｂ）に示すようにソース接合領域２７の内側
のｐ型不純物拡散領域２９表面にｐ+ 型不純物注入層４
６を形成し、続いて熱処理工程によって前記不純物注入
層４６の不純物イオンを拡散させることにより、図４
（Ｃ）に示すようにソース接合領域２７の内側のｐ型不
純物拡散領域２９の表面部にｐ+ 型カソードコンタクト
領域２８を形成する。この時、ｎ+ 型ソース接合領域２
７にもｐ+ 型不純物イオンが注入されるが、不純物濃度
の関係でｎ+ 型ソース接合領域２７はｐ型領域にはなら
ない。また、熱処理は、後述するＰＳＧ膜の形成工程で
の熱処理を利用することもできる。
【００２４】続いて、図４（Ｃ）に示すようにＰＳＧ膜
３１を形成し、ＰＳＧ膜コンタクトホールを開け、金属
電極３０を形成することにより、電力半導体装置が完成
する。
【００２５】図５（Ａ）は上述の方法によって製造され
た電力半導体装置の一部断面図であり、図５（Ｂ）は前
記電力半導体装置の表面での水平方向の不純物濃度分布
図である。図５（Ｂ）から、チャンネル層の表面にｐ型
不純物濃度が増加していないことが分かる。即ちラッチ
アップ制御用のｐ型不純物拡散領域２９がソース接合領
域２７の側面に沿ってチャンネル層まで形成されていな
いということを示している。
【００２６】図６（Ａ）は前記電力半導体装置の一部断
面図であり、図６（Ｂ）は前記電力半導体装置のソース
接合領域２７部分での垂直方向の不純物濃度分布図であ
る。図６（Ｂ）は、ソース接合領域２７の下にｐ- 型ウ
ェル２６より高い濃度を有するｐ型ドープ剤が拡散され
ていて、この領域を通して流れるホール電流を減らすこ
とができることを構造的に表わしている。
【００２７】図７（Ａ）は前記電力半導体装置の一部断
面図、図７（Ｂ）は前記電力半導体装置のカソードコン
タクト領域２８部分での垂直方向の不純物濃度分布図で
ある。図７（Ｂ）は、カソードコンタクト表面に金属電
極との接触特性を良くするために高濃度のｐ+ 型ドープ
剤が拡散されているのを示している。
【００２８】
【発明の効果】このように本発明の電力半導体装置及び
その製造方法によれば、ウェルの不純物濃度よりは高い
不純物濃度を有する不純物拡散領域をソース接合領域の
底部を覆ってウェル内に形成することにより、ラッチア
ップを改善しながら製造工程が簡単で、しかもチップサ
イズの縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明による電力半導体装置の実施の形態を示
す断面図。
【図２】本発明による電力半導体装置の製造方法の実施
の形態の一部を示す断面図。
【図３】同本発明による電力半導体装置の製造方法の実
施の形態の一部を示す断面図。
【図４】同本発明による電力半導体装置の製造方法の実
施の形態の一部を示す断面図。
【図５】図１の電力半導体装置の一部断面図及び表面で
の水平方向の不純物濃度分布図。
【図６】図１の電力半導体装置の一部断面図及びソース
接合領域部分での垂直方向の不純物濃度分布図。
【図７】図１の電力半導体装置の一部断面図及びカソー
ドコンタクト領域部分での垂直方向の不純物濃度分布
図。
【図８】従来の電力半導体装置の断面図。
【符号の説明】 ２３ 半導体層 ２４ ゲート酸化膜 ２５ ゲートポリシリコン膜 ２６ ｐ- 型ウェル ２７ ｎ+ 型ソース接合領域 ２８ ｐ+ 型カソードコンタクト領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体層と、 前記半導体層上にゲート酸化膜を介して設けられたゲー
    トポリシリコン膜と、 前記ゲートポリシリコン膜の内側の前記半導体層表面部
    に形成された第１導電型のウェルと、 前記ゲートポリシリコン膜近傍の前記ウェル表面部に形
    成された高濃度の不純物がドープされた第２導電型のソ
    ース接合領域と、 前記ソース接合領域の内側の前記ウェル表面部に形成さ
    れた高濃度の不純物がドープされた第１導電型のカソー
    ドコンタクト領域と、 前記カソードコンタクト領域及び前記ソース接合領域の
    底部を覆って前記ウェル内に形成され、前記カソードコ
    ンタクト領域の不純物濃度より低く、前記ウェルの不純
    物濃度より高い不純物がドープされた第１導電型の不純
    物拡散領域とを具備してなる電力半導体装置。
  2. 【請求項２】 半導体層上にゲート酸化膜を介してゲー
    トポリシリコン膜を形成する工程と、 前記ゲートポリシリコン膜の内側の前記半導体層表面部
    に第１導電型のウェルを形成する工程と、 前記ゲートポリシリコン膜近傍の前記ウェル表面部に高
    濃度の不純物がドープされた第２導電型のソース接合領
    域を形成すると共に、このソース接合領域の底部を覆っ
    てこのソース接合領域の内側の前記ウェル部分にこのウ
    ェルの不純物濃度よりは高い不純物がドープされた第１
    導電型の不純物拡散領域を形成する工程と、 前記ソース接合領域の内側の前記不純物拡散領域表面部
    にこの不純物拡散領域の不純物濃度より高い不純物がド
    ープされた第１導電型のカソードコンタクト領域を形成
    する工程とを具備してなる電力半導体装置の製造方法。
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