JP4030148B2 - 電力半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電力半導体装置及びその製造方法に係り、より詳しくはラッチアップを制御する不純物注入構造を有する電力半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知の如く、電力半導体装置のうちゲーテッドトランジスタ（gated transistor）、特にｎチャンネルのゲーテッドトランジスタにおいては、ラッチアップ現象が、動作可能な電流の大きさを制限する主な原因として作用する。
【０００３】
つまり、サイリスタ構造を有するゲーテッドトランジスタにおいて、ｐ- 型ウェル領域の上部に設けられたｎ+ 型ソース接合領域の下方に流れるホール電流が大きくなると、前記ｐ- 型ウェル領域の抵抗値によって前記ウェル領域とソース接合領域との電圧差が発生するようになる。その電圧差が一定値以上になると寄生ｎｐｎｐサイリスタが動作するようになる。このサイリスタが動作すると、ｐｎｐトランジスタに電流が供給される結果、ゲート電圧を遮断してもそのｐｎｐトランジスタがターン・オフされなく、むしろそのｐｎｐトランジスタを通して電流がさらに増加するようになる。このような動作により前記ゲーテッドトランジスタの温度が上がって、延いてはゲーテッドトランジスタが破壊されることになる。かかる一連の過程がラッチアップ現象である。
【０００４】
上述のラッチアップ現象を防ぐためには、動作可能電流を増すことが必要である。すなわち、ｎ+ 型ソース接合領域の下にあるｐ- 型ウェル領域の抵抗をできるだけ小さくして、それら間の電圧差を減らすようにするのである。このように抵抗を減らすための種々の試みが行われており、とりわけ一番広く使われている構造がｐ- 型ウェル領域内にｐ+ 型ウェル領域をイオン注入で形成することである。このような構造を有する従来の半導体装置が図１１に示されている。
【０００５】
図１１を参照すれば、図示しない電極が裏面に設けられた高濃度のｐ＋ 型半導体基板１２上に高濃度のｎ＋ 型バッファ層１３が形成され、このｎ＋ 型バッファ層１３上には低濃度のｎ− 型半導体層１４がエピタキシャル成長によって形成されている。このｎ− 型半導体層１４上にはゲート酸化膜１５を介してゲートポリシリコン膜１６が形成されている。また、ゲートポリシリコン膜１６間で前記ｎ− 型半導体層１４の表面部内には、不純物イオン注入及び熱拡散によってｐ− 型ウェル領域１９が形成され、さらにラッチアップが発生しないようにするために形成される高濃度のｐ＋ 型ウェル領域３０が不純物イオン注入及び熱拡散によりｐ− 型ウェル領域１９の中央部を貫通しつつ前記ｎ− 型半導体層１４の一部分まで延びて設けられている。また、ソース形成用マスクを使用して前記ｐ− 型ウェル領域１９と前記ｐ＋ 型ウェル領域３０の表面部内にｎ＋ 型ソース接合領域２５が形成され、このｎ＋ 型ソース接合領域２５の一部と前記ｐ＋ 型ウェル領域３０の表面上には陰極として金属電極２９が形成されている。この金属電極２９と前記ゲートポリシリコン膜１６との間には、電気的絶縁のためにＰＳＧ膜２８が形成されている。また、前記ウェル領域１９はゲートポリシリコン膜１６下に広がっており、したがって、ゲート酸化膜１５とゲートポリシリコン膜１６は一部ウェル領域１９上にも位置する。
【０００６】
上述のゲーテッドトランジスタは、ｐ- 型ウェル領域１９を貫通して設けられたｐ+ 型ウェル領域３０によりソース接合領域２５の下方に流れる電流の大きさを制限することができ、即ちｐ+ 型ウェル領域３０によって抵抗が小さくなるので、前記ソース接合領域２５と前記ウェル領域１９，３０間の電圧差を減らすことができ、ラッチアップを改善できる。
【０００７】
【発明が解決しようとする課題】
しかし、上述のゲーテッドトランジスタでは、製造時、ｐ+ 型ウェル領域３０を設けるために各セル毎にほぼ２〜３μｍ以上の窓をｎ- 型半導体層１４上に設けなければならないので、マスクの製作が必要になり、これによって、さらに、チップサイズが大きくなる問題点もあった。なお、マスク製作による追加の工程が実行されなければいけないので、上述のゲーテッドトランジスタでは製造工程が複雑になる問題点もあった。
【０００８】
本発明は、上述の諸問題点を解決するために提案されたもので、その目的は、ラッチアップを改善しつつ製造工程が簡単で、しかもチップサイズを縮小できる電力半導体装置及びその製造方法を提供することにある。
【０００９】
本発明の別の目的は、ｐ+ 型ウェル領域を使用しないでラッチアップを改善することができる電力半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の一つの特徴によると、電力半導体装置は、高濃度の不純物がドープされた第１導電型の半導体基板と、この第１導電型の半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、このバッファ層上にエピタキシャル成長によって設けられた低濃度の第２導電型の半導体層と、この半導体層上にゲート酸化膜を介して設けられたゲートポリシリコン膜と、このゲートポリシリコン膜間の前記半導体層表面部内に設けられた低濃度の不純物がドープされた第１導電型のウェル領域と、このウェル領域の表面部内に、前記ゲートポリシリコン膜の下方部を部分的に含んで設けられた高濃度の不純物ドープの第２導電型のソース接合領域と、前記ウェル領域の表面部内に、前記ソース接合領域間で形成された高濃度の不純物ドープの第１導電型のカソードオーミック接触領域と、前記ウェル領域内に、前記ソース接合領域の真下で前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とを含む。
【００１１】
本発明の他の特徴によると、高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を設ける工程と、前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を設ける工程と、前記半導体層上に酸化膜を介してポリシリコン膜を設ける工程と、前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を区切る工程と、前記感光膜パターンをマスクとして使用して前記ポリシリコン膜と前記酸化膜を選択的に除去してゲート酸化膜およびゲートポリシリコン膜を形成する工程と、前記ゲートポリシリコン膜をマスクとして使用して不純物イオンを前記半導体層に注入し、そして拡散により前記半導体層内に第１導電型のウェル領域を設ける工程と、前記ウェル領域の表面上に窒化膜パターンを形成してラッチアップ制御用不純物注入領域とソース接合領域形成領域を画定する工程と、前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして、前記ウェル領域の不純物濃度より高い濃度の第１導電型の不純物を前記ウェル領域内に注入して第１不純物注入層を形成する工程と、前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして高濃度の第２導電型の不純物を前記ウェル領域内に注入して第２不純物注入層を形成する工程と、前記第１、第２不純物注入層を拡散させて前記ウェル領域の不純物濃度より高い不純物濃度を有する第１導電型の不純物拡散領域と第２導電型のソース接合領域を前記ウェル領域内に設け、前記不純物拡散領域が前記ソース接合領域の底部を覆うようにする工程と、前記窒化膜パターンを除去した後、第１導電型の不純物イオン注入により前記不純物拡散領域の不純物濃度より高い不純物濃度を有する第１導電型のカソードオーミック接触領域を前記ウェル領域内に設ける工程と、前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を設ける工程とを含む。
【００１２】
本発明のさらに別の特徴によると、半導体基板上に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置は、前記ウェル領域内に、前記ソース接合領域間で形成され、高濃度の不純物がドープされた第１導電型のカソードオーミック接触領域と、前記ウェル領域内に、前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とをさらに含む構造を有する。
【００１３】
本発明の別の特徴によると、半導体基板上に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置の製造方法は、前記ウェル領域内に、前記ソース接合領域間で、高濃度不純物ドープの第１導電型カソードオーミック接触領域を設ける工程と、前記カソードオーミック接触領域の不純物濃度よりは低く、前記ウェル領域の不純物濃度よりは高い不純物濃度の第１導電型不純物拡散領域を前記ウェル領域内に前記ソース接合領域の底部を覆って形成する工程とを含む。
【００１４】
本発明のさらに別の特徴によると、高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を形成する工程と、前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を形成する工程と、前記半導体層上に酸化膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を画定する工程と、前記感光膜パターンをマスクとして前記ポリシリコン膜を選択的に除去してゲートポリシリコン膜を形成する工程と、前記感光膜パターンの除去後、前記ゲートポリシリコン膜をマスクとして不純物イオンを注入して前記半導体層内に第１導電型のウェル領域を形成する工程と、前記ウェル領域表面上の前記酸化膜を選択的に除去して、ウェル領域表面上に酸化膜パターンを形成する工程と、前記ゲートポリシリコン膜と前記酸化膜パターンをマスクとして高濃度の不純物イオンを注入して前記ウェル領域内に第２導電型の第１不純物注入層を形成する工程と、前記ゲートポリシリコン膜をマスクとして不純物のイオン注入を行って、前記酸化膜の除去部を通じて形成される第１導電型の第２不純物注入層と前記酸化膜パターンを通じて形成される第１導電型の第３不純物注入層を前記ウェル領域内に同時に形成し、しかも前記第２不純物注入層は前記第１不純物注入層より下に形成し、前記第３不純物注入層は前記第１不純物注入層よりは下、前記第２不純物注入層よりは上に形成する工程と、続いて熱処理をして前記第１、第２、第３不純物注入層の不純物を拡散させて、前記ウェル領域内にソース接合領域、ラッチアップ制御用不純物拡散領域およびカソードオーミック接触領域を形成し、ラッチアップ制御用不純物拡散領域はソース接合領域の底部を覆って形成する工程と、前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を形成する工程とを含む。
【００１５】
上述の電力半導体装置によると、ウェル領域内にソース接合領域の底部を覆って設けられた不純物拡散領域によって前記ソース接合領域の下方に流れるホール電流の増加を防ぐことができるのでラッチアップの発生を防止できる。
【００１６】
また、上述の本発明の方法によると、ｐ+ 型ウェル領域の形成がなく、このｐ+ 型ウェル領域を設ける場合に必要なイオン注入が不要となって、それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を開口させる必要がなくなるので、製造工程が簡素化されることは勿論のこと、チップサイズを縮小させることもできる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して詳細に説明する。図１は本発明の電力半導体装置の実施の形態を示す断面図である。この図において、ｐ+ 型半導体基板１２、ｎ+ 型バッファ層１３、ｎ- 型半導体層１４、ゲート酸化膜１５、ゲートポリシリコン膜１６、ＰＳＧ膜２８、金属電極２９、ｐ- 型ウェル領域１９は図１１の従来と同一であり、詳細な説明は省略する。この新規な電力半導体装置では、ｐ- 型ウェル領域１９の表面部内に、ゲートポリシリコン膜１６の下方部を部分的に含んでｎ+ 型ソース接合領域２５が形成され、このｎ+ 型ソース接合領域２５間でｐ- 型ウエル領域１９の表面部内に高濃度の不純物がドープされたｐ+ 型カソードオーミック接触領域２７が形成される。したがって、金属電極２９は、ｐ+ 型カソードオーミック接触領域２７とｎ+ 型ソース接合領域２５に接続されている。また、新規な構造として、ラッチアップを制御するｐ型不純物拡散領域２４が前記ウェル領域１９内で前記ソース接合領域２５の真下に該ソース接合領域２５の底部を覆って形成されており、この不純物拡散領域２４は前記カソードオーミック接触領域２７より低く、そして前記ウェル領域１９より高い不純物濃度を有する。
【００１８】
このような本発明の電力半導体装置によると、前記ｐ- 型ウェル領域１９が低濃度の不純物を含有している領域になっているし、このウェル領域１９内に相対的に高い不純物濃度を有する不純物拡散領域２４が形成されていて、この不純物拡散領域２４がソース接合領域２５の底部を覆っているので、高濃度の不純物がトープされたｐ+ 型ウェル領域を形成するためのイオン注入方法を使用しなくてもラッチアップを改善することができる。
【００１９】
図２ないし図４は本発明の電力半導体装置の製造方法の第１の実施の形態を示す断面図であり、図１の電力半導体装置を製造する方法を示す図である。
【００２０】
この方法では、まず図２（ａ）に示すように、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドープ剤として高濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキシャル成長によって設ける。次に、前記ｎ+ 型バッファ層１３上に燐（Ｐ）をドープ剤とする低濃度のｎ- 型半導体層１４をエピタキシャル成長によって設ける。
【００２１】
つづいて、前記ｎ- 型半導体層１４上に酸化膜とポリシリコン膜及び感光膜を順次に形成し、ゲート形成用マスクを使用する広く知られた写真工程によって前記感光膜をパターニングしてウェル形成領域を区切る。次に、前記感光膜のパターニングによって得られた感光膜パターン１７をゲート形成用マスクとして使用するエッチング工程によって、図２（ｂ）に示すように前記ポリシリコン膜と酸化膜を順次に選択的に除去して前記半導体層１４上にゲート酸化膜１５とゲートポリシリコン膜１６を設ける。
【００２２】
このゲートポリシリコン膜１６はゲート電極として機能するためには導電性を有しなければならないが、この技術分野でよく知られた不純物注入技術によって導電性を与えることができる。不純物注入は、ポリシリコン膜を基板上の全面に形成した段階で行うことができる。
【００２３】
次に、感光膜パターン１７の除去後、前記ゲートポリシリコン膜１６をウェル領域形成用マスクとして使用して低濃度のｐ- 型不純物イオンを半導体層１４に注入する。その結果、図２（ｃ）に示されるように、前記半導体層１４内にｐ- 型不純物注入層１８が設けられる。つづいて熱拡散工程を実施することにより、前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル領域１９が図３（ａ）に示されるように半導体層１４内に設けられる。
【００２４】
なお、図２（ｂ），（ｃ）に示す食刻工程およびイオン注入工程において、ポリシリコン膜だけを除去してパターン化されたゲートポリシリコン膜１６を形成した後、すなわちそのポリシリコン膜の下部膜である酸化膜は除かない状態で、イオン注入工程を実行して前記不純物注入層１８を形成することもできる。その場合、前記半導体層１４の表面が前記イオン注入工程によって損傷されることがない。その後、酸化膜の露出部を除いてゲート酸化膜１５とする。
【００２５】
次に、窒化膜を全表面上に形成した後、その窒化膜をパターニングして、図３（ｂ）に示すようにウェル領域１９上に窒化膜パターン２１を形成する。そして、この窒化膜パターン２１と前記ゲートポリシリコン膜１６をマスクとしてラッチアップ制御用不純物領域を形成するためのｐ型不純物注入工程を前記ウェル領域１９の不純物濃度より高い濃度で実行することにより、前記ウェル領域１９内の所定の深さにｐ型不純物注入層（第１不純物注入層）２０を設ける。
【００２６】
引き続き、前記マスクをソース接合領域形成用マスクに使用して高濃度のｎ＋型不純物イオンを適切なエネルギでウェル領域１９に注入することにより、図３（ｃ）に示すように、ｎ＋ 型不純物注入層（第２不純物注入層）２２をウェル領域１９内に前記ｐ型不純物注入層２０より浅く設ける。
【００２７】
なお、この例では、前記ｐ型不純物注入層２０の形成後、前記ｎ+ 型不純物注入層２２を形成しているが、ｎ+ 型不純物注入層２２をまず形成した後、前記ｐ型不純物注入層２０を形成することもできる。
【００２８】
その後、前記窒化膜パターン２１を除去した後、熱拡散によって前記ｎ＋ 型不純物注入層２２と前記ｐ型不純物注入層２０の不純物イオンを拡散させる。これにより、図４（ａ）に示すように、ｎ＋ 型ソース接合領域２５とラッチアップ制御用不純物拡散領域２４がウェル領域１９内に設けられる。その際、ｐ型不純物拡散領域２４は、熱拡散時間と温度を適切に調節することによって、前記ｐ−型ウェル領域１９内に前記ｎ＋ 型ソース接合領域２５の底部を覆うように、そしてゲート酸化膜１５の下部にあるチャンネルまでは延長されないように形成される。
【００２９】
そして、前記ｐ型不純物拡散領域２４は、なお前記ｐ- 型ウェル領域１９より高い不純物濃度を有しているので、ラッチアップ現象を防止できる。即ち、前記ｎ+ 型ソース接合領域２５の下にはラッチアップ制御用不純物拡散領域２４が形成されているので、前記ソース接合領域２５の下の抵抗値が小さくなって、前記ｐ型不純物拡散領域２４と、ｎ+ 型ソース接合領域２５との電圧差が小さくなって寄生ｎｐｎｐサイリスタが作動されることを防止することができる。
【００３０】
次に、前記ゲートポリシリコン膜１６をマスクとして使用して高濃度のｐ＋ 型不純物イオンを注入して前記ウェル領域１９の表面部のソース接合領域２５間にｐ＋ 型不純物注入層２６を図４（ｂ）に示すように形成する。その後、熱処理工程によって前記不純物注入層２６の不純物イオンを拡散させることにより、図４（ｃ）に示すようにウェル領域１９の表面部のソース接合領域２５間にカソードオーミック接触領域２７を設ける。なお、このカソードオーミック接触領域２７は上述の通り他の熱処理工程によって形成されるが、後のＰＳＧ膜の形成工程でＰＳＧ膜の形成と同時に形成することもできる。また、前記ゲートポリシリコン膜１６をマスクとして使用して前記領域２７を前記ｎ＋ 型ソース接合領域２５間に形成できるのは、前記ｎ＋ 型ソース接合領域２５の不純物濃度が前記ｐ＋ 型カソードオーミック接触領域２７の不純物濃度より相対的に高く形成されているからである。
【００３１】
その後、前記ゲートポリシリコン膜１６上を含んで全表面にＰＳＧ膜２８を形成し図４（ｃ）のようにパターニングして、前記カソードオーミック接触領域２７は勿論のこと、前記ソース接合領域２５の一部表面が露出されるコンタクトホールを形成し、続いてコンタクトホールで前記両領域２７，２５に接続される金属電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２８は、前記ゲートポリシリコン膜１６と前記金属電極２９との電気的な接触を防ぐために形成されるものである。また、前記ＰＧＳ膜２８の形成後、リフロー工程を実行することによって、前記ｐ- 型不純物注入層１８を形成する時に半導体層１４の表面に発生した損傷を補償することができる。すなわち、前記リフロー工程を高温で約２０〜３０分間実行すると、イオン注入時に損傷された前記半導体層１４の表面が再び均等になる。
【００３２】
図５（ａ）は上述の方法によって製造された電力半導体装置の一部の断面図であり、図５（ｂ）は図５（ａ）の矢印で示すように前記電力半導体装置のｎ− 型半導体層１４の表面で水平方向に見た不純物濃度分布図である。上記電力半導体装置によれば、チャンネル層の表面のｐ型不純物濃度が増加していないことが図５（ｂ）から分かる。即ち、ラッチアップ制御用ｐ型不純物拡散領域２４がソース接合領域２５の側面に沿ってチャンネル層まで形成されていないというのを示している。
【００３３】
図６（ａ）は前記電力半導体装置の一部の断面図であり、図６（ｂ）は図６（ａ）の矢印で示すように前記電力半導体装置のソース接合領域２５の表面から垂直方向に見た不純物濃度分布図である。図６（ｂ）は、前記ソース接合領域２５の真下にｐ型ドープ剤が拡散されている領域２４があることを示している。すなわち、ソース接合領域２５の下にｐ- 型ウェル領域１９より高い濃度を有するｐ型トープ剤が拡散されていて、この領域を通して流れるホール電流を減らすことができることを表わしている。
【００３４】
図７（ａ）は前記電力半導体装置の一部の断面図であり、図７（ｂ）は図７（ａ）の矢印で示すように前記電力半導体装置のｐ+ 型カソードオーミック接触領域２７の表面から垂直方向に見た不純物濃度分布図である。図７（ｂ）は、カソードコンタクト表面に金属電極２９との接触特性を良くするための高濃度のｐ+ 型ドープ剤が拡散されていることを表わしている。
【００３５】
上述の方法によって製造された電力半導体装置において、ｐ+ 型カソードオーミック接触領域２７はラッチアップ制御用ｐ型不純物拡散領域２４より高濃度にドープされているので、金属電極２９のコンタクト特性が良くなる。また、ｐ型不純物拡散領域２４はソース接合領域２５の真下に形成されていながらウェル領域１９より不純物濃度が高いもののカソードオーミック接触領域２７より低い不純物濃度を有しているので、ソース接合領域２５の下方に流れるホール電流の増加を防ぐことができる。
【００３６】
そのうえ、上述の本発明の方法によると、ｐ- 型ウェル領域１９を通して半導体層１４までラッチアップ制御用のｐ+ 型ウェル領域を形成する必要がなく、ｐ+ 型ウェル領域を省略してラッチアップの発生を防止することができる。
【００３７】
さらに、本発明の方法では、ｐ+ 型ウェル領域を設ける場合に必要なイオン注入が不要となって、それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を開口する必要がなくなるので、そのイオン注入窓形成用マスクを製作するこが不要となる。その結果、製造工程が簡素化されることは勿論のこと、チップサイズを縮小させることもできる。
【００３８】
図８ないし図１０は本発明の電力半導体装置の製造方法の第２の実施の形態を示す断面図である。この方法では、酸化膜パターンを用いて、ラッチアップ制御用のｐ型不純物注入層とカソードオーミック接触用のｐ+ 型不純物注入層を１回のイオン注入工程によって同時に形成することができ、高価な装備を使用するイオン注入工程の回数を減らすことができる。以下、製造方法を詳述する。
【００３９】
まず図８（ａ）に示すように、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドーパントとして高濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキシャル成長によって形成する。次に、前記ｎ+ 型バッファ層１３上に燐（Ｐ）をドーパントとする低濃度のｎ- 型半導体層１４をエピタキシャル成長によって形成する。
【００４０】
つづいて、前記ｎ- 型半導体層１４上に酸化膜１５′とポリシリコン膜及び感光膜を順次に形成し、ゲート形成用マスクを使用するよく知られている写真工程によって前記感光膜をパターニングしてウェル形成領域を区切る。次に、前記感光膜のパターニングによって形成された感光膜パターン１７をゲート形成用マスクとして使用する食刻工程によって、図８（ｂ）に示すように前記ポリシリコン膜を選択的に除去して前記酸化膜１５′上にゲートポリシリコン膜１６を形成する。
【００４１】
ここで、ゲートポリシリコン膜１６はゲート電極として機能するためには導電性を持たなければならないが、この技術分野でよく知られている不純物注入技術によって導電性を与えることができる。不純物注入は、ポリシリコン膜を基板上の全面に形成した段階で行うことができる。
【００４２】
次に、感光膜パターン１７の除去後、前記ゲートポリシリコン膜１６をウェル領域形成用マスクとして使用して低濃度のｐ- 型不純物イオンを半導体層１４に注入する。その結果、図８（ｃ）に示されるように、前記半導体層１４内にｐ- 型不純物注入層１８が形成される。つづいて熱拡散工程を実行することにより、前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル領域１９が図９（ａ）に示されるように半導体層１４内に形成される。
【００４３】
次に、ソース接合領域及びラッチアップ制御用不純物領域を形成するためのマスクを使用する選択的なエッチング工程によって前記酸化膜１５′を選択的に除去することにより、この酸化膜１５′を図９（ｂ）に示すようにゲート酸化膜１５と酸化膜パターン１５ａとする。酸化膜パターン１５ａは、ｐ- 型ウェル領域１９の表面上に形成される。
【００４４】
次に、酸化膜パターン１５ａをマスクとして高濃度ｎ+ 型不純物の注入工程を実行することにより、図９（ｃ）に示すように、ソース接合領域形成用のｎ+ 型不純物注入層（第１不純物注入層）２２をウェル領域１９内の所定の深さに形成する。
【００４５】
つづいて、ゲートポリシリコン膜１６をマスクとして、ｐ- 型ウェル領域１９の不純物濃度より高い高濃度のｐ型不純物のイオン注入を実施することにより、図１０（ａ）に示すように、ウェル領域１９内にラッチアップ制御用のｐ型不純物注入層（第２不純物注入層）２０とカソードオーミック接触用のｐ+ 型不純物注入層（第３不純物注入層）２６を同時に形成する。このとき、不純物注入工程は、図９（ｃ）に示された不純物注入工程より高いエネルギを持って実行され、酸化膜の除去部を通して形成される、ラッチアップ制御用のｐ型不純物注入層２０は、前記ソース接合領域形成用ｎ+ 型不純物注入層２２より深く形成される。また、酸化膜パターン１５ａを通して形成されるカソードオーミック接触用のｐ+ 型不純物注入層２６は、前記ソース接合領域形成用ｎ+ 型不純物注入層２２より深く、そして前記ラッチアップ制御用ｐ型不純物注入層２０よりは浅く形成される。
【００４６】
なお、この例ではソース接合領域形成用ｎ+ 型不純物注入層２２の形成後、ラッチアップ制御用ｐ型不純物注入層２０とカソードオーミック接触用ｐ+ 型不純物注入層２６を形成したが、前記不純物注入層２０，２６をまず形成した後、前記不純物注入層２２を形成するようにしてもよい。
【００４７】
その後、熱拡散工程を実行する。すると、不純物注入層２２，２０，２６の不純物イオンが同時に拡散されて、図１０（ｂ）に示すようにウェル領域１９内にｎ+ 型ソース接合領域２５とラッチ制御用のｐ型不純物拡散領域２４とカソードオーミック接触領域２７が形成される。このとき、前記不純物拡散領域２４は、熱拡散時間と温度を適切に設定することにより、前記ｐ- 型ウェル領域１９内で前記ｎ+ 型ソース接合領域２５の底部を覆い、しかし前記ゲート酸化膜１５の下部にあるチャンネルまでは延長されないように形成される。
【００４８】
そして、このｐ型不純物拡散領域２４は前記ｐ− 型ウェル領域１９より高い不純物濃度を持っているので、ラッチアップ現象を防止することができる。すなわち、前記ｎ＋ 型ソース接合領域２５の下にラッチアップ制御用の不純物拡散領域２４が形成されていると、前記ソース接合領域２５の下の抵抗値が少なくなり、前記ｐ型不純物拡散領域２４と前記ｎ＋ 型ソース接合領域２５との電圧差が小さくなって、寄生ｎｐｎｐサイリスタが作動することを防止することができる。なお、上記の熱拡散工程は後続のＰＳＧ膜の形成工程と同時に実行することもできる。
【００４９】
つづいて、前記酸化膜パターン１５ａを除去した後、前記ゲートポリシリコン膜１６上を含んで全表面にＰＳＧ膜２８を形成し図１０（ｂ）のようにパターニングして、前記カソードオーミック接触領域２７は勿論のこと、前記ソース接合領域２５の一部表面が露出されるコンタクトホールを形成し、つづいてコンタクトホールで前記両領域２７，２５に接続される金属電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２８は、前記ゲートポリシリコン膜１６と前記金属電極２９との電気的な接触を防止するために形成されるものである。また前記ＰＳＧ膜２８の形成後、リフロー工程を実行することによって、前記不純物注入層２２，２０形成時に半導体層１４の表面に発生した損傷を補償することができる。すなわち、前記リフロー工程を高温で約２０〜３０分間実行すると、イオン注入時に損傷された前記半導体層１４の表面が再び均等になる。
【００５０】
そして、上記のような第２の実施の形態によると、ラッチアップ制御用ｐ型不純物注入層２０とカソードオーミック接触用ｐ ＋ 型不純物注入層２６を１回のイオン注入工程によって同時に形成できるので、第１の実施の形態の製造方法に比較してイオン注入工程の回数を減すことができる効果を持っている。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明の電力半導体装置及びその製造方法によれば、ｐ+ ウェル領域を使用しないでラッチアップを改善でき、製造工程が簡単になるとともに、チップサイズを縮小できる。
【図面の簡単な説明】
【図１】本発明による電力半導体装置の実施の形態を示す断面図。
【図２】本発明による電力半導体装置の製造方法の第１の実施の形態を示す断面図。
【図３】本発明による電力半導体装置の製造方法の第１の実施の形態を示し、図２に続く工程を示す断面図。
【図４】本発明による電力半導体装置の製造方法の第１の実施の形態を示し、図３に続く工程を示す断面図。
【図５】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図６】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図７】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図８】本発明による電力半導体装置の製造方法の第２の実施の形態を示す断面図。
【図９】本発明による電力半導体装置の製造方法の第２の実施の形態を示し、図８に続く工程を示す断面図。
【図１０】本発明による電力半導体装置の製造方法の第２の実施の形態を示し、図９に続く工程を示す断面図。
【図１１】従来の電力半導体装置を示す断面図。
【符号の説明】
１２ ｐ+ 型半導体基板
１３ ｎ+ 型バッファ層
１４ ｎ- 型半導体層
１５ ゲート酸化膜
１６ ゲートポリシリコン膜
１９ ｐ- 型ウェル領域
２４ ｐ型不純物拡散領域
２５ ｎ+ 型ソース接合領域
２７ ｐ+ 型カソードオーミック接触領域
２８ ＰＳＧ膜
２９ 金属電極
１８ ｐ- 型不純物注入層
２０ ｐ型不純物注入層
２１ 窒化膜パターン
２２ ｎ+ 型不純物注入層
２６ ｐ+ 型不純物注入層
１５′ 酸化膜
１５ａ 酸化膜パターン
【発明の属する技術分野】
本発明は電力半導体装置及びその製造方法に係り、より詳しくはラッチアップを制御する不純物注入構造を有する電力半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知の如く、電力半導体装置のうちゲーテッドトランジスタ（gated transistor）、特にｎチャンネルのゲーテッドトランジスタにおいては、ラッチアップ現象が、動作可能な電流の大きさを制限する主な原因として作用する。
【０００３】
つまり、サイリスタ構造を有するゲーテッドトランジスタにおいて、ｐ- 型ウェル領域の上部に設けられたｎ+ 型ソース接合領域の下方に流れるホール電流が大きくなると、前記ｐ- 型ウェル領域の抵抗値によって前記ウェル領域とソース接合領域との電圧差が発生するようになる。その電圧差が一定値以上になると寄生ｎｐｎｐサイリスタが動作するようになる。このサイリスタが動作すると、ｐｎｐトランジスタに電流が供給される結果、ゲート電圧を遮断してもそのｐｎｐトランジスタがターン・オフされなく、むしろそのｐｎｐトランジスタを通して電流がさらに増加するようになる。このような動作により前記ゲーテッドトランジスタの温度が上がって、延いてはゲーテッドトランジスタが破壊されることになる。かかる一連の過程がラッチアップ現象である。
【０００４】
上述のラッチアップ現象を防ぐためには、動作可能電流を増すことが必要である。すなわち、ｎ+ 型ソース接合領域の下にあるｐ- 型ウェル領域の抵抗をできるだけ小さくして、それら間の電圧差を減らすようにするのである。このように抵抗を減らすための種々の試みが行われており、とりわけ一番広く使われている構造がｐ- 型ウェル領域内にｐ+ 型ウェル領域をイオン注入で形成することである。このような構造を有する従来の半導体装置が図１１に示されている。
【０００５】
図１１を参照すれば、図示しない電極が裏面に設けられた高濃度のｐ＋ 型半導体基板１２上に高濃度のｎ＋ 型バッファ層１３が形成され、このｎ＋ 型バッファ層１３上には低濃度のｎ− 型半導体層１４がエピタキシャル成長によって形成されている。このｎ− 型半導体層１４上にはゲート酸化膜１５を介してゲートポリシリコン膜１６が形成されている。また、ゲートポリシリコン膜１６間で前記ｎ− 型半導体層１４の表面部内には、不純物イオン注入及び熱拡散によってｐ− 型ウェル領域１９が形成され、さらにラッチアップが発生しないようにするために形成される高濃度のｐ＋ 型ウェル領域３０が不純物イオン注入及び熱拡散によりｐ− 型ウェル領域１９の中央部を貫通しつつ前記ｎ− 型半導体層１４の一部分まで延びて設けられている。また、ソース形成用マスクを使用して前記ｐ− 型ウェル領域１９と前記ｐ＋ 型ウェル領域３０の表面部内にｎ＋ 型ソース接合領域２５が形成され、このｎ＋ 型ソース接合領域２５の一部と前記ｐ＋ 型ウェル領域３０の表面上には陰極として金属電極２９が形成されている。この金属電極２９と前記ゲートポリシリコン膜１６との間には、電気的絶縁のためにＰＳＧ膜２８が形成されている。また、前記ウェル領域１９はゲートポリシリコン膜１６下に広がっており、したがって、ゲート酸化膜１５とゲートポリシリコン膜１６は一部ウェル領域１９上にも位置する。
【０００６】
上述のゲーテッドトランジスタは、ｐ- 型ウェル領域１９を貫通して設けられたｐ+ 型ウェル領域３０によりソース接合領域２５の下方に流れる電流の大きさを制限することができ、即ちｐ+ 型ウェル領域３０によって抵抗が小さくなるので、前記ソース接合領域２５と前記ウェル領域１９，３０間の電圧差を減らすことができ、ラッチアップを改善できる。
【０００７】
【発明が解決しようとする課題】
しかし、上述のゲーテッドトランジスタでは、製造時、ｐ+ 型ウェル領域３０を設けるために各セル毎にほぼ２〜３μｍ以上の窓をｎ- 型半導体層１４上に設けなければならないので、マスクの製作が必要になり、これによって、さらに、チップサイズが大きくなる問題点もあった。なお、マスク製作による追加の工程が実行されなければいけないので、上述のゲーテッドトランジスタでは製造工程が複雑になる問題点もあった。
【０００８】
本発明は、上述の諸問題点を解決するために提案されたもので、その目的は、ラッチアップを改善しつつ製造工程が簡単で、しかもチップサイズを縮小できる電力半導体装置及びその製造方法を提供することにある。
【０００９】
本発明の別の目的は、ｐ+ 型ウェル領域を使用しないでラッチアップを改善することができる電力半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の一つの特徴によると、電力半導体装置は、高濃度の不純物がドープされた第１導電型の半導体基板と、この第１導電型の半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、このバッファ層上にエピタキシャル成長によって設けられた低濃度の第２導電型の半導体層と、この半導体層上にゲート酸化膜を介して設けられたゲートポリシリコン膜と、このゲートポリシリコン膜間の前記半導体層表面部内に設けられた低濃度の不純物がドープされた第１導電型のウェル領域と、このウェル領域の表面部内に、前記ゲートポリシリコン膜の下方部を部分的に含んで設けられた高濃度の不純物ドープの第２導電型のソース接合領域と、前記ウェル領域の表面部内に、前記ソース接合領域間で形成された高濃度の不純物ドープの第１導電型のカソードオーミック接触領域と、前記ウェル領域内に、前記ソース接合領域の真下で前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とを含む。
【００１１】
本発明の他の特徴によると、高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を設ける工程と、前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を設ける工程と、前記半導体層上に酸化膜を介してポリシリコン膜を設ける工程と、前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を区切る工程と、前記感光膜パターンをマスクとして使用して前記ポリシリコン膜と前記酸化膜を選択的に除去してゲート酸化膜およびゲートポリシリコン膜を形成する工程と、前記ゲートポリシリコン膜をマスクとして使用して不純物イオンを前記半導体層に注入し、そして拡散により前記半導体層内に第１導電型のウェル領域を設ける工程と、前記ウェル領域の表面上に窒化膜パターンを形成してラッチアップ制御用不純物注入領域とソース接合領域形成領域を画定する工程と、前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして、前記ウェル領域の不純物濃度より高い濃度の第１導電型の不純物を前記ウェル領域内に注入して第１不純物注入層を形成する工程と、前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして高濃度の第２導電型の不純物を前記ウェル領域内に注入して第２不純物注入層を形成する工程と、前記第１、第２不純物注入層を拡散させて前記ウェル領域の不純物濃度より高い不純物濃度を有する第１導電型の不純物拡散領域と第２導電型のソース接合領域を前記ウェル領域内に設け、前記不純物拡散領域が前記ソース接合領域の底部を覆うようにする工程と、前記窒化膜パターンを除去した後、第１導電型の不純物イオン注入により前記不純物拡散領域の不純物濃度より高い不純物濃度を有する第１導電型のカソードオーミック接触領域を前記ウェル領域内に設ける工程と、前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を設ける工程とを含む。
【００１２】
本発明のさらに別の特徴によると、半導体基板上に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置は、前記ウェル領域内に、前記ソース接合領域間で形成され、高濃度の不純物がドープされた第１導電型のカソードオーミック接触領域と、前記ウェル領域内に、前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とをさらに含む構造を有する。
【００１３】
本発明の別の特徴によると、半導体基板上に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置の製造方法は、前記ウェル領域内に、前記ソース接合領域間で、高濃度不純物ドープの第１導電型カソードオーミック接触領域を設ける工程と、前記カソードオーミック接触領域の不純物濃度よりは低く、前記ウェル領域の不純物濃度よりは高い不純物濃度の第１導電型不純物拡散領域を前記ウェル領域内に前記ソース接合領域の底部を覆って形成する工程とを含む。
【００１４】
本発明のさらに別の特徴によると、高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を形成する工程と、前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を形成する工程と、前記半導体層上に酸化膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を画定する工程と、前記感光膜パターンをマスクとして前記ポリシリコン膜を選択的に除去してゲートポリシリコン膜を形成する工程と、前記感光膜パターンの除去後、前記ゲートポリシリコン膜をマスクとして不純物イオンを注入して前記半導体層内に第１導電型のウェル領域を形成する工程と、前記ウェル領域表面上の前記酸化膜を選択的に除去して、ウェル領域表面上に酸化膜パターンを形成する工程と、前記ゲートポリシリコン膜と前記酸化膜パターンをマスクとして高濃度の不純物イオンを注入して前記ウェル領域内に第２導電型の第１不純物注入層を形成する工程と、前記ゲートポリシリコン膜をマスクとして不純物のイオン注入を行って、前記酸化膜の除去部を通じて形成される第１導電型の第２不純物注入層と前記酸化膜パターンを通じて形成される第１導電型の第３不純物注入層を前記ウェル領域内に同時に形成し、しかも前記第２不純物注入層は前記第１不純物注入層より下に形成し、前記第３不純物注入層は前記第１不純物注入層よりは下、前記第２不純物注入層よりは上に形成する工程と、続いて熱処理をして前記第１、第２、第３不純物注入層の不純物を拡散させて、前記ウェル領域内にソース接合領域、ラッチアップ制御用不純物拡散領域およびカソードオーミック接触領域を形成し、ラッチアップ制御用不純物拡散領域はソース接合領域の底部を覆って形成する工程と、前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を形成する工程とを含む。
【００１５】
上述の電力半導体装置によると、ウェル領域内にソース接合領域の底部を覆って設けられた不純物拡散領域によって前記ソース接合領域の下方に流れるホール電流の増加を防ぐことができるのでラッチアップの発生を防止できる。
【００１６】
また、上述の本発明の方法によると、ｐ+ 型ウェル領域の形成がなく、このｐ+ 型ウェル領域を設ける場合に必要なイオン注入が不要となって、それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を開口させる必要がなくなるので、製造工程が簡素化されることは勿論のこと、チップサイズを縮小させることもできる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して詳細に説明する。図１は本発明の電力半導体装置の実施の形態を示す断面図である。この図において、ｐ+ 型半導体基板１２、ｎ+ 型バッファ層１３、ｎ- 型半導体層１４、ゲート酸化膜１５、ゲートポリシリコン膜１６、ＰＳＧ膜２８、金属電極２９、ｐ- 型ウェル領域１９は図１１の従来と同一であり、詳細な説明は省略する。この新規な電力半導体装置では、ｐ- 型ウェル領域１９の表面部内に、ゲートポリシリコン膜１６の下方部を部分的に含んでｎ+ 型ソース接合領域２５が形成され、このｎ+ 型ソース接合領域２５間でｐ- 型ウエル領域１９の表面部内に高濃度の不純物がドープされたｐ+ 型カソードオーミック接触領域２７が形成される。したがって、金属電極２９は、ｐ+ 型カソードオーミック接触領域２７とｎ+ 型ソース接合領域２５に接続されている。また、新規な構造として、ラッチアップを制御するｐ型不純物拡散領域２４が前記ウェル領域１９内で前記ソース接合領域２５の真下に該ソース接合領域２５の底部を覆って形成されており、この不純物拡散領域２４は前記カソードオーミック接触領域２７より低く、そして前記ウェル領域１９より高い不純物濃度を有する。
【００１８】
このような本発明の電力半導体装置によると、前記ｐ- 型ウェル領域１９が低濃度の不純物を含有している領域になっているし、このウェル領域１９内に相対的に高い不純物濃度を有する不純物拡散領域２４が形成されていて、この不純物拡散領域２４がソース接合領域２５の底部を覆っているので、高濃度の不純物がトープされたｐ+ 型ウェル領域を形成するためのイオン注入方法を使用しなくてもラッチアップを改善することができる。
【００１９】
図２ないし図４は本発明の電力半導体装置の製造方法の第１の実施の形態を示す断面図であり、図１の電力半導体装置を製造する方法を示す図である。
【００２０】
この方法では、まず図２（ａ）に示すように、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドープ剤として高濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキシャル成長によって設ける。次に、前記ｎ+ 型バッファ層１３上に燐（Ｐ）をドープ剤とする低濃度のｎ- 型半導体層１４をエピタキシャル成長によって設ける。
【００２１】
つづいて、前記ｎ- 型半導体層１４上に酸化膜とポリシリコン膜及び感光膜を順次に形成し、ゲート形成用マスクを使用する広く知られた写真工程によって前記感光膜をパターニングしてウェル形成領域を区切る。次に、前記感光膜のパターニングによって得られた感光膜パターン１７をゲート形成用マスクとして使用するエッチング工程によって、図２（ｂ）に示すように前記ポリシリコン膜と酸化膜を順次に選択的に除去して前記半導体層１４上にゲート酸化膜１５とゲートポリシリコン膜１６を設ける。
【００２２】
このゲートポリシリコン膜１６はゲート電極として機能するためには導電性を有しなければならないが、この技術分野でよく知られた不純物注入技術によって導電性を与えることができる。不純物注入は、ポリシリコン膜を基板上の全面に形成した段階で行うことができる。
【００２３】
次に、感光膜パターン１７の除去後、前記ゲートポリシリコン膜１６をウェル領域形成用マスクとして使用して低濃度のｐ- 型不純物イオンを半導体層１４に注入する。その結果、図２（ｃ）に示されるように、前記半導体層１４内にｐ- 型不純物注入層１８が設けられる。つづいて熱拡散工程を実施することにより、前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル領域１９が図３（ａ）に示されるように半導体層１４内に設けられる。
【００２４】
なお、図２（ｂ），（ｃ）に示す食刻工程およびイオン注入工程において、ポリシリコン膜だけを除去してパターン化されたゲートポリシリコン膜１６を形成した後、すなわちそのポリシリコン膜の下部膜である酸化膜は除かない状態で、イオン注入工程を実行して前記不純物注入層１８を形成することもできる。その場合、前記半導体層１４の表面が前記イオン注入工程によって損傷されることがない。その後、酸化膜の露出部を除いてゲート酸化膜１５とする。
【００２５】
次に、窒化膜を全表面上に形成した後、その窒化膜をパターニングして、図３（ｂ）に示すようにウェル領域１９上に窒化膜パターン２１を形成する。そして、この窒化膜パターン２１と前記ゲートポリシリコン膜１６をマスクとしてラッチアップ制御用不純物領域を形成するためのｐ型不純物注入工程を前記ウェル領域１９の不純物濃度より高い濃度で実行することにより、前記ウェル領域１９内の所定の深さにｐ型不純物注入層（第１不純物注入層）２０を設ける。
【００２６】
引き続き、前記マスクをソース接合領域形成用マスクに使用して高濃度のｎ＋型不純物イオンを適切なエネルギでウェル領域１９に注入することにより、図３（ｃ）に示すように、ｎ＋ 型不純物注入層（第２不純物注入層）２２をウェル領域１９内に前記ｐ型不純物注入層２０より浅く設ける。
【００２７】
なお、この例では、前記ｐ型不純物注入層２０の形成後、前記ｎ+ 型不純物注入層２２を形成しているが、ｎ+ 型不純物注入層２２をまず形成した後、前記ｐ型不純物注入層２０を形成することもできる。
【００２８】
その後、前記窒化膜パターン２１を除去した後、熱拡散によって前記ｎ＋ 型不純物注入層２２と前記ｐ型不純物注入層２０の不純物イオンを拡散させる。これにより、図４（ａ）に示すように、ｎ＋ 型ソース接合領域２５とラッチアップ制御用不純物拡散領域２４がウェル領域１９内に設けられる。その際、ｐ型不純物拡散領域２４は、熱拡散時間と温度を適切に調節することによって、前記ｐ−型ウェル領域１９内に前記ｎ＋ 型ソース接合領域２５の底部を覆うように、そしてゲート酸化膜１５の下部にあるチャンネルまでは延長されないように形成される。
【００２９】
そして、前記ｐ型不純物拡散領域２４は、なお前記ｐ- 型ウェル領域１９より高い不純物濃度を有しているので、ラッチアップ現象を防止できる。即ち、前記ｎ+ 型ソース接合領域２５の下にはラッチアップ制御用不純物拡散領域２４が形成されているので、前記ソース接合領域２５の下の抵抗値が小さくなって、前記ｐ型不純物拡散領域２４と、ｎ+ 型ソース接合領域２５との電圧差が小さくなって寄生ｎｐｎｐサイリスタが作動されることを防止することができる。
【００３０】
次に、前記ゲートポリシリコン膜１６をマスクとして使用して高濃度のｐ＋ 型不純物イオンを注入して前記ウェル領域１９の表面部のソース接合領域２５間にｐ＋ 型不純物注入層２６を図４（ｂ）に示すように形成する。その後、熱処理工程によって前記不純物注入層２６の不純物イオンを拡散させることにより、図４（ｃ）に示すようにウェル領域１９の表面部のソース接合領域２５間にカソードオーミック接触領域２７を設ける。なお、このカソードオーミック接触領域２７は上述の通り他の熱処理工程によって形成されるが、後のＰＳＧ膜の形成工程でＰＳＧ膜の形成と同時に形成することもできる。また、前記ゲートポリシリコン膜１６をマスクとして使用して前記領域２７を前記ｎ＋ 型ソース接合領域２５間に形成できるのは、前記ｎ＋ 型ソース接合領域２５の不純物濃度が前記ｐ＋ 型カソードオーミック接触領域２７の不純物濃度より相対的に高く形成されているからである。
【００３１】
その後、前記ゲートポリシリコン膜１６上を含んで全表面にＰＳＧ膜２８を形成し図４（ｃ）のようにパターニングして、前記カソードオーミック接触領域２７は勿論のこと、前記ソース接合領域２５の一部表面が露出されるコンタクトホールを形成し、続いてコンタクトホールで前記両領域２７，２５に接続される金属電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２８は、前記ゲートポリシリコン膜１６と前記金属電極２９との電気的な接触を防ぐために形成されるものである。また、前記ＰＧＳ膜２８の形成後、リフロー工程を実行することによって、前記ｐ- 型不純物注入層１８を形成する時に半導体層１４の表面に発生した損傷を補償することができる。すなわち、前記リフロー工程を高温で約２０〜３０分間実行すると、イオン注入時に損傷された前記半導体層１４の表面が再び均等になる。
【００３２】
図５（ａ）は上述の方法によって製造された電力半導体装置の一部の断面図であり、図５（ｂ）は図５（ａ）の矢印で示すように前記電力半導体装置のｎ− 型半導体層１４の表面で水平方向に見た不純物濃度分布図である。上記電力半導体装置によれば、チャンネル層の表面のｐ型不純物濃度が増加していないことが図５（ｂ）から分かる。即ち、ラッチアップ制御用ｐ型不純物拡散領域２４がソース接合領域２５の側面に沿ってチャンネル層まで形成されていないというのを示している。
【００３３】
図６（ａ）は前記電力半導体装置の一部の断面図であり、図６（ｂ）は図６（ａ）の矢印で示すように前記電力半導体装置のソース接合領域２５の表面から垂直方向に見た不純物濃度分布図である。図６（ｂ）は、前記ソース接合領域２５の真下にｐ型ドープ剤が拡散されている領域２４があることを示している。すなわち、ソース接合領域２５の下にｐ- 型ウェル領域１９より高い濃度を有するｐ型トープ剤が拡散されていて、この領域を通して流れるホール電流を減らすことができることを表わしている。
【００３４】
図７（ａ）は前記電力半導体装置の一部の断面図であり、図７（ｂ）は図７（ａ）の矢印で示すように前記電力半導体装置のｐ+ 型カソードオーミック接触領域２７の表面から垂直方向に見た不純物濃度分布図である。図７（ｂ）は、カソードコンタクト表面に金属電極２９との接触特性を良くするための高濃度のｐ+ 型ドープ剤が拡散されていることを表わしている。
【００３５】
上述の方法によって製造された電力半導体装置において、ｐ+ 型カソードオーミック接触領域２７はラッチアップ制御用ｐ型不純物拡散領域２４より高濃度にドープされているので、金属電極２９のコンタクト特性が良くなる。また、ｐ型不純物拡散領域２４はソース接合領域２５の真下に形成されていながらウェル領域１９より不純物濃度が高いもののカソードオーミック接触領域２７より低い不純物濃度を有しているので、ソース接合領域２５の下方に流れるホール電流の増加を防ぐことができる。
【００３６】
そのうえ、上述の本発明の方法によると、ｐ- 型ウェル領域１９を通して半導体層１４までラッチアップ制御用のｐ+ 型ウェル領域を形成する必要がなく、ｐ+ 型ウェル領域を省略してラッチアップの発生を防止することができる。
【００３７】
さらに、本発明の方法では、ｐ+ 型ウェル領域を設ける場合に必要なイオン注入が不要となって、それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を開口する必要がなくなるので、そのイオン注入窓形成用マスクを製作するこが不要となる。その結果、製造工程が簡素化されることは勿論のこと、チップサイズを縮小させることもできる。
【００３８】
図８ないし図１０は本発明の電力半導体装置の製造方法の第２の実施の形態を示す断面図である。この方法では、酸化膜パターンを用いて、ラッチアップ制御用のｐ型不純物注入層とカソードオーミック接触用のｐ+ 型不純物注入層を１回のイオン注入工程によって同時に形成することができ、高価な装備を使用するイオン注入工程の回数を減らすことができる。以下、製造方法を詳述する。
【００３９】
まず図８（ａ）に示すように、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドーパントとして高濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキシャル成長によって形成する。次に、前記ｎ+ 型バッファ層１３上に燐（Ｐ）をドーパントとする低濃度のｎ- 型半導体層１４をエピタキシャル成長によって形成する。
【００４０】
つづいて、前記ｎ- 型半導体層１４上に酸化膜１５′とポリシリコン膜及び感光膜を順次に形成し、ゲート形成用マスクを使用するよく知られている写真工程によって前記感光膜をパターニングしてウェル形成領域を区切る。次に、前記感光膜のパターニングによって形成された感光膜パターン１７をゲート形成用マスクとして使用する食刻工程によって、図８（ｂ）に示すように前記ポリシリコン膜を選択的に除去して前記酸化膜１５′上にゲートポリシリコン膜１６を形成する。
【００４１】
ここで、ゲートポリシリコン膜１６はゲート電極として機能するためには導電性を持たなければならないが、この技術分野でよく知られている不純物注入技術によって導電性を与えることができる。不純物注入は、ポリシリコン膜を基板上の全面に形成した段階で行うことができる。
【００４２】
次に、感光膜パターン１７の除去後、前記ゲートポリシリコン膜１６をウェル領域形成用マスクとして使用して低濃度のｐ- 型不純物イオンを半導体層１４に注入する。その結果、図８（ｃ）に示されるように、前記半導体層１４内にｐ- 型不純物注入層１８が形成される。つづいて熱拡散工程を実行することにより、前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル領域１９が図９（ａ）に示されるように半導体層１４内に形成される。
【００４３】
次に、ソース接合領域及びラッチアップ制御用不純物領域を形成するためのマスクを使用する選択的なエッチング工程によって前記酸化膜１５′を選択的に除去することにより、この酸化膜１５′を図９（ｂ）に示すようにゲート酸化膜１５と酸化膜パターン１５ａとする。酸化膜パターン１５ａは、ｐ- 型ウェル領域１９の表面上に形成される。
【００４４】
次に、酸化膜パターン１５ａをマスクとして高濃度ｎ+ 型不純物の注入工程を実行することにより、図９（ｃ）に示すように、ソース接合領域形成用のｎ+ 型不純物注入層（第１不純物注入層）２２をウェル領域１９内の所定の深さに形成する。
【００４５】
つづいて、ゲートポリシリコン膜１６をマスクとして、ｐ- 型ウェル領域１９の不純物濃度より高い高濃度のｐ型不純物のイオン注入を実施することにより、図１０（ａ）に示すように、ウェル領域１９内にラッチアップ制御用のｐ型不純物注入層（第２不純物注入層）２０とカソードオーミック接触用のｐ+ 型不純物注入層（第３不純物注入層）２６を同時に形成する。このとき、不純物注入工程は、図９（ｃ）に示された不純物注入工程より高いエネルギを持って実行され、酸化膜の除去部を通して形成される、ラッチアップ制御用のｐ型不純物注入層２０は、前記ソース接合領域形成用ｎ+ 型不純物注入層２２より深く形成される。また、酸化膜パターン１５ａを通して形成されるカソードオーミック接触用のｐ+ 型不純物注入層２６は、前記ソース接合領域形成用ｎ+ 型不純物注入層２２より深く、そして前記ラッチアップ制御用ｐ型不純物注入層２０よりは浅く形成される。
【００４６】
なお、この例ではソース接合領域形成用ｎ+ 型不純物注入層２２の形成後、ラッチアップ制御用ｐ型不純物注入層２０とカソードオーミック接触用ｐ+ 型不純物注入層２６を形成したが、前記不純物注入層２０，２６をまず形成した後、前記不純物注入層２２を形成するようにしてもよい。
【００４７】
その後、熱拡散工程を実行する。すると、不純物注入層２２，２０，２６の不純物イオンが同時に拡散されて、図１０（ｂ）に示すようにウェル領域１９内にｎ+ 型ソース接合領域２５とラッチ制御用のｐ型不純物拡散領域２４とカソードオーミック接触領域２７が形成される。このとき、前記不純物拡散領域２４は、熱拡散時間と温度を適切に設定することにより、前記ｐ- 型ウェル領域１９内で前記ｎ+ 型ソース接合領域２５の底部を覆い、しかし前記ゲート酸化膜１５の下部にあるチャンネルまでは延長されないように形成される。
【００４８】
そして、このｐ型不純物拡散領域２４は前記ｐ− 型ウェル領域１９より高い不純物濃度を持っているので、ラッチアップ現象を防止することができる。すなわち、前記ｎ＋ 型ソース接合領域２５の下にラッチアップ制御用の不純物拡散領域２４が形成されていると、前記ソース接合領域２５の下の抵抗値が少なくなり、前記ｐ型不純物拡散領域２４と前記ｎ＋ 型ソース接合領域２５との電圧差が小さくなって、寄生ｎｐｎｐサイリスタが作動することを防止することができる。なお、上記の熱拡散工程は後続のＰＳＧ膜の形成工程と同時に実行することもできる。
【００４９】
つづいて、前記酸化膜パターン１５ａを除去した後、前記ゲートポリシリコン膜１６上を含んで全表面にＰＳＧ膜２８を形成し図１０（ｂ）のようにパターニングして、前記カソードオーミック接触領域２７は勿論のこと、前記ソース接合領域２５の一部表面が露出されるコンタクトホールを形成し、つづいてコンタクトホールで前記両領域２７，２５に接続される金属電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２８は、前記ゲートポリシリコン膜１６と前記金属電極２９との電気的な接触を防止するために形成されるものである。また前記ＰＳＧ膜２８の形成後、リフロー工程を実行することによって、前記不純物注入層２２，２０形成時に半導体層１４の表面に発生した損傷を補償することができる。すなわち、前記リフロー工程を高温で約２０〜３０分間実行すると、イオン注入時に損傷された前記半導体層１４の表面が再び均等になる。
【００５０】
そして、上記のような第２の実施の形態によると、ラッチアップ制御用ｐ型不純物注入層２０とカソードオーミック接触用ｐ ＋ 型不純物注入層２６を１回のイオン注入工程によって同時に形成できるので、第１の実施の形態の製造方法に比較してイオン注入工程の回数を減すことができる効果を持っている。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明の電力半導体装置及びその製造方法によれば、ｐ+ ウェル領域を使用しないでラッチアップを改善でき、製造工程が簡単になるとともに、チップサイズを縮小できる。
【図面の簡単な説明】
【図１】本発明による電力半導体装置の実施の形態を示す断面図。
【図２】本発明による電力半導体装置の製造方法の第１の実施の形態を示す断面図。
【図３】本発明による電力半導体装置の製造方法の第１の実施の形態を示し、図２に続く工程を示す断面図。
【図４】本発明による電力半導体装置の製造方法の第１の実施の形態を示し、図３に続く工程を示す断面図。
【図５】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図６】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図７】本発明の製造方法の第１の実施の形態により製造された電力半導体装置の一部の断面図および不純物濃度分布図。
【図８】本発明による電力半導体装置の製造方法の第２の実施の形態を示す断面図。
【図９】本発明による電力半導体装置の製造方法の第２の実施の形態を示し、図８に続く工程を示す断面図。
【図１０】本発明による電力半導体装置の製造方法の第２の実施の形態を示し、図９に続く工程を示す断面図。
【図１１】従来の電力半導体装置を示す断面図。
【符号の説明】
１２ ｐ+ 型半導体基板
１３ ｎ+ 型バッファ層
１４ ｎ- 型半導体層
１５ ゲート酸化膜
１６ ゲートポリシリコン膜
１９ ｐ- 型ウェル領域
２４ ｐ型不純物拡散領域
２５ ｎ+ 型ソース接合領域
２７ ｐ+ 型カソードオーミック接触領域
２８ ＰＳＧ膜
２９ 金属電極
１８ ｐ- 型不純物注入層
２０ ｐ型不純物注入層
２１ 窒化膜パターン
２２ ｎ+ 型不純物注入層
２６ ｐ+ 型不純物注入層
１５′ 酸化膜
１５ａ 酸化膜パターン
Claims (6)
- 高濃度の不純物がドープされた第１導電型の半導体基板と、
前記第１導電型の半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、
前記バッファ層上にエピタキシャル成長によって設けられた低濃度不純物ドープの第２導電型の半導体層と、
前記半導体層上にゲート酸化膜を介して設けられたゲートポリシリコン膜と、
前記ゲートポリシリコン膜間の前記半導体層表面部内に、前記ゲートポリシリコン膜の下に広がって設けられた低濃度の不純物がドープされた第１導電型のウェル領域と、
前記ウェル領域の表面部内に、前記ゲートポリシリコン膜の下方部を部分的に含んで設けられた高濃度の不純物ドープの第２導電型のソース接合領域と、
前記ウェル領域の表面部内に、前記ソース接合領域間で形成された高濃度の不純物ドープの第１導電型のカソードオーミック接触領域と、
前記ウェル領域内に、前記ソース接合領域の真下で前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とを含む電力半導体装置。 - 高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を設ける工程と、
前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を設ける工程と、
前記半導体層上に酸化膜を介してポリシリコン膜を設ける工程と、
前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を区切る工程と、
前記感光膜パターンをマスクとして使用して前記ポリシリコン膜と前記酸化膜を選択的に除去してゲート酸化膜およびゲートポリシリコン膜を形成する工程と、
前記感光膜パターンの除去後、前記ゲートポリシリコン膜をマスクとして使用して不純物イオンを前記半導体層に注入し、そして拡散により、前記ゲートポリシリコン膜間の前記半導体層内に、前記ゲートポリシリコン膜の下に広がって、低濃度不純物ドープの第１導電型のウェル領域を設ける工程と、
前記ウェル領域の表面上に窒化膜パターンを形成してラッチアップ制御用不純物注入領域とソース接合領域形成領域を前記ウェル領域に画定する工程と、
前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして、前記ウェル領域の不純物濃度より高い濃度の第１導電型の不純物を前記ウェル領域内に注入して第１不純物注入層を形成する工程と、
前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして高濃度の第２導電型の不純物を前記ウェル領域内に注入して第２不純物注入層を形成する工程と、
前記第１、第２不純物注入層を拡散させて前記ウェル領域の不純物濃度より高い不純物濃度を有する第１導電型の不純物拡散領域と第２導電型のソース接合領域を前記ウェル領域内に設け、前記不純物拡散領域が前記ソース接合領域の底部を覆うようにする工程と、
前記窒化膜パターンを除去した後、第１導電型の不純物イオン注入により前記不純物拡散領域の不純物濃度より高い不純物濃度を有する第１導電型のカソードオーミック接触領域を前記ウェル領域内に、前記ソース接合領域間で設ける工程と、
前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を設ける工程とを含む電力半導体装置の製造方法。 - 請求項２記載の電力半導体装置の製造方法において、前記第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする電力半導体装置の製造方法。
- 高濃度の不純物がドープされた第１導電型の半導体基板と、この半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、このバッファ層上にエピタキシャル成長によって設けられた低濃度不純物ドープの第２導電型の半導体層と、この半導体層に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置において、
前記ウェル領域内に、前記ソース接合領域間で形成され、高濃度の不純物がドープされた第１導電型のカソードオーミック接触領域と、
前記ウェル領域内に、前記ソース接合領域の底部を覆って形成され、前記カソードオーミック接触領域の不純物濃度より低いが、前記ウェル領域の不純物濃度よりは濃度が高い不純物がドープされた第１導電型の不純物拡散領域とを含むことを特徴とする電力半導体装置。 - 高濃度の不純物がドープされた第１導電型の半導体基板と、この半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、このバッファ層上にエピタキシャル成長によって設けられた低濃度不純物ドープの第２導電型の半導体層と、この半導体層に設けられた低濃度不純物ドープの第１導電型ウェル領域と、このウェル領域内に設けられた高濃度不純物ドープの第２導電型ソース接合領域と、前記ウェル領域上にゲート酸化膜を介して設けられたゲートポリシリコン膜とを有する電力半導体装置の製造方法において、
前記ウェル領域の表面上に窒化膜パターンを形成してラッチアップ制御用不純物注入領域を前記ウェル領域に画定する工程と、
前記ゲートポリシリコン膜と前記窒化膜パターンをマスクとして第１導電型の不純物を前記ウェル領域内に注入して、前記ウェル領域の不純物濃度よりは高い不純物濃度の第１導電型不純物拡散領域を前記ウェル領域内に前記ソース接合領域の底部を覆って形成する工程と、
前記窒化膜パターンを除去した後、第１導電型の不純物イオン注入により前記不純物拡散領域の不純物濃度より高い不純物濃度を有する第１導電型のカソードオーミック接触領域を前記ウェル領域内に、前記ソース接合領域間で設ける工程とを含むことを特徴とする電力半導体装置の製造方法。 - 高濃度の不純物がドープされた第１導電型の半導体基板上に高濃度の不純物がドープされた第２導電型のバッファ層を形成する工程と、
前記バッファ層上にエピタキシャル成長によって低濃度の第２導電型の半導体層を形成する工程と、
前記半導体層上に酸化膜を介してポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に感光膜パターンを形成してウェル形成領域を画定する工程と、
前記感光膜パターンをマスクとして前記ポリシリコン膜を選択的に除去してゲートポリシリコン膜を形成する工程と、
前記感光膜パターンの除去後、前記ゲートポリシリコン膜をマスクとして不純物イオンを注入して前記ゲートポリシリコン膜間の前記半導体層内に、前記ゲートポリシリコン膜の下に広がって、低濃度不純物ドープの第１導電型のウェル領域を形成する工程と、
前記ウェル領域表面上の前記酸化膜を選択的に除去して、ウェル領域表面上に酸化膜パターンを形成する工程と、
前記ゲートポリシリコン膜と前記酸化膜パターンをマスクとして高濃度の不純物イオンを注入して前記ウェル領域内に第２導電型の第１不純物注入層を形成する工程と、
前記ゲートポリシリコン膜をマスクとして不純物のイオン注入を行って、前記酸化膜の除去部を通して形成される第１導電型の第２不純物注入層と前記酸化膜パターンを通して形成される第１導電型の第３不純物注入層を前記ウェル領域内に同時に形成し、しかも前記第２不純物注入層は前記第１不純物注入層よりは下に形成し、前記第３不純物注入層は前記第１不純物注入層よりは下、前記第２不純物注入層よりは上に形成する工程と、
続いて熱処理をして前記第１、第２、第３不純物注入層の不純物を拡散させて、前記ウェル領域内にソース接合領域、ラッチアップ制御用不純物拡散領域およびカソードオーミック接触領域を形成し、ラッチアップ制御用不純物拡散領域はソース接合領域の底部を覆って形成する工程と、
前記ゲートポリシリコン膜との電気的接触を防止する絶縁膜を介して前記カソードオーミック接触領域上に金属電極を形成する工程とを含む電力半導体装置の製造方法。
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