JP3372773B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＯＳ型トラン
ジスタの構造及びその製造方法と、ＤＭＯＳ型トランジ
スタをバイポーラトランジスタ，ＣＭＯＳ型トランジス
タ等と同一半導体基板上に集積したＬＳＩの構造及びそ
の製造方法に関するものである。
ジスタの構造及びその製造方法と、ＤＭＯＳ型トランジ
スタをバイポーラトランジスタ，ＣＭＯＳ型トランジス
タ等と同一半導体基板上に集積したＬＳＩの構造及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、様々な機器の駆動用デバイスであ
るＤＭＯＳ型トランジスタ（Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ ＭＯＳトランジスタ）構造の半導体装置を他の
デバイスと集積化する提案が数多くみられる。
るＤＭＯＳ型トランジスタ（Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ ＭＯＳトランジスタ）構造の半導体装置を他の
デバイスと集積化する提案が数多くみられる。
【０００３】従来、特開平３−１５５１５６号公報にお
いて提案されているＤＭＯＳ構造の半導体装置及びその
製造方法をＣＭＯＳデバイスと集積化した場合の一例に
ついて、図１４（ａ），（ｂ）及び図１５（ａ），
（ｂ）を参照しながら説明する。
いて提案されているＤＭＯＳ構造の半導体装置及びその
製造方法をＣＭＯＳデバイスと集積化した場合の一例に
ついて、図１４（ａ），（ｂ）及び図１５（ａ），
（ｂ）を参照しながら説明する。
【０００４】まず、図１４（ａ）に示すように、（１０
０）面を主面とするＰ型半導体基板１０００にＮ- 型ド
レイン拡散層１００２、Ｐ- 型ウェル拡散層１００３、
Ｎ-型ウェル拡散層１００４を形成した後、半導体基板
１０００の表面に選択酸化工程により素子分離１００５
を形成して、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥＴ
形成領域及びＰＭＯＳＦＥＴ形成領域を区画する。
０）面を主面とするＰ型半導体基板１０００にＮ- 型ド
レイン拡散層１００２、Ｐ- 型ウェル拡散層１００３、
Ｎ-型ウェル拡散層１００４を形成した後、半導体基板
１０００の表面に選択酸化工程により素子分離１００５
を形成して、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥＴ
形成領域及びＰＭＯＳＦＥＴ形成領域を区画する。
【０００５】次に、図１４（ｂ）に示すように、ゲート
酸化膜１００７を形成し、多結晶シリコン膜１００８を
減圧ＣＶＤ法により堆積し、ゲート電極形成用レジスト
膜（図示せず）を用いて、ＤＭＯＳＦＥＴのＮ+ 型ゲー
ト電極１００８ａ、ＮＭＯＳＦＥＴのＮ+ 型ゲート電極
１００８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲート電極１００
８ｃを形成した後、上記レジスト膜を除去する。次に、
新たなレジスト膜１００９を形成し、このレジスト膜１
００９とＤＭＯＳＦＥＴのＮ+ 型ゲート電極１００８ａ
とをマスクとして、ＤＭＯＳＦＥＴのＮ- 型ドレイン拡
散層１００２内のソース形成領域に選択的にボロンイオ
ンの注入を行った後（図中の点線部分）、高温ドライブ
イン処理を行うことにより、図１５（ａ）に示すＤＭＯ
ＳＦＥＴのＰ- 型ボディー拡散層１０１４が形成され
る。
酸化膜１００７を形成し、多結晶シリコン膜１００８を
減圧ＣＶＤ法により堆積し、ゲート電極形成用レジスト
膜（図示せず）を用いて、ＤＭＯＳＦＥＴのＮ+ 型ゲー
ト電極１００８ａ、ＮＭＯＳＦＥＴのＮ+ 型ゲート電極
１００８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲート電極１００
８ｃを形成した後、上記レジスト膜を除去する。次に、
新たなレジスト膜１００９を形成し、このレジスト膜１
００９とＤＭＯＳＦＥＴのＮ+ 型ゲート電極１００８ａ
とをマスクとして、ＤＭＯＳＦＥＴのＮ- 型ドレイン拡
散層１００２内のソース形成領域に選択的にボロンイオ
ンの注入を行った後（図中の点線部分）、高温ドライブ
イン処理を行うことにより、図１５（ａ）に示すＤＭＯ
ＳＦＥＴのＰ- 型ボディー拡散層１０１４が形成され
る。
【０００６】次に、図１５（ａ）に示すように、レジス
ト膜１０１２をマスクとして、ＰＭＯＳＦＥＴのしきい
値制御のため、ＰＭＯＳＦＥＴ形成領域のみに、選択的
にＢ+ イオン注入を行って、Ｐ- 型Ｖｔ制御拡散層１０
１３を形成する。
ト膜１０１２をマスクとして、ＰＭＯＳＦＥＴのしきい
値制御のため、ＰＭＯＳＦＥＴ形成領域のみに、選択的
にＢ+ イオン注入を行って、Ｐ- 型Ｖｔ制御拡散層１０
１３を形成する。
【０００７】次に、図１５（ｂ）に示すように、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１０１５、Ｎ+ 型ドレイ
ン拡散層１０１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散
層１０１７、Ｎ+ 型ドレイン拡散層１０１８、ＰＭＯＳ
ＦＥＴのＰ+ 型ソース拡散層１０１９、Ｐ+ 型ドレイン
拡散層１０２０を形成する。この後、各部に金属配線を
形成することで、素子が完成する。
ＳＦＥＴのＮ+ 型ソース拡散層１０１５、Ｎ+ 型ドレイ
ン拡散層１０１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散
層１０１７、Ｎ+ 型ドレイン拡散層１０１８、ＰＭＯＳ
ＦＥＴのＰ+ 型ソース拡散層１０１９、Ｐ+ 型ドレイン
拡散層１０２０を形成する。この後、各部に金属配線を
形成することで、素子が完成する。
【０００８】以上のようにして、ＤＭＯＳ型トランジス
タとＣＭＯＳ型トランジスタとの複合ＬＳＩが製造され
る。
タとＣＭＯＳ型トランジスタとの複合ＬＳＩが製造され
る。
【０００９】
【発明が解決しようとする課題】しかしながら、図１４
（ａ），（ｂ）及び図１５（ａ），（ｂ）に示すような
半導体装置及びその製造方法では、次のような問題点を
有していた。
（ａ），（ｂ）及び図１５（ａ），（ｂ）に示すような
半導体装置及びその製造方法では、次のような問題点を
有していた。
【００１０】（１）ＰＭＯＳＦＥＴにおいて、Ｎ+ 型ゲ
ート電極１００８ｃを形成した後、このゲート電極１０
０８ｃを通過させて、Ｖｔ制御用Ｂイオン注入を行なっ
てＰ- 型Ｖｔ制御拡散層１０１３を形成しているので、
Ｐ- 型Ｖｔ制御拡散層１０１３の深さのばらつきが大き
くなる。その場合、このような埋め込みチャネル構造を
有するものでは、Ｐ- 型Ｖｔ制御拡散層１０１３の深さ
が変わると、しきい値Ｖｔも大きく変わる。従って、Ｐ
ＭＯＳＦＥＴのしきい値Ｖｔは、Ｂイオン注入の飛程距
離（Ｒｐ）に影響を与えるゲート電極１００８ｃの膜
質，膜厚に大きく依存して変化することになる。特に、
多結晶シリコンをゲート電極用材料に用いた場合には、
グレインサイズの制御が非常に難しく、均一な膜質を形
成できないためＢイオン注入の飛程距離（Ｒｐ）が非常
にばらつくことになり、しきい値Ｖｔのばらつきが非常
に大きいという問題がある。
ート電極１００８ｃを形成した後、このゲート電極１０
０８ｃを通過させて、Ｖｔ制御用Ｂイオン注入を行なっ
てＰ- 型Ｖｔ制御拡散層１０１３を形成しているので、
Ｐ- 型Ｖｔ制御拡散層１０１３の深さのばらつきが大き
くなる。その場合、このような埋め込みチャネル構造を
有するものでは、Ｐ- 型Ｖｔ制御拡散層１０１３の深さ
が変わると、しきい値Ｖｔも大きく変わる。従って、Ｐ
ＭＯＳＦＥＴのしきい値Ｖｔは、Ｂイオン注入の飛程距
離（Ｒｐ）に影響を与えるゲート電極１００８ｃの膜
質，膜厚に大きく依存して変化することになる。特に、
多結晶シリコンをゲート電極用材料に用いた場合には、
グレインサイズの制御が非常に難しく、均一な膜質を形
成できないためＢイオン注入の飛程距離（Ｒｐ）が非常
にばらつくことになり、しきい値Ｖｔのばらつきが非常
に大きいという問題がある。
【００１１】（２）ＤＭＯＳＦＥＴ，ＮＭＯＳＦＥＴ及
びＰＭＯＳＦＥＴにおいて、各ゲート電極１００８ａ，
１００８ｂ，１００８ｃを形成した後、ＤＭＯＳＦＥＴ
のＰ- 型ボディー拡散層１０１４形成のための高温ドラ
イブインを行なっている。このため、素子の微細化が進
みゲート酸化膜１００７が薄膜化して行くと、ゲート電
極中の不純物がゲート酸化膜１００７を通って、チャネ
ル領域に拡散し、しきい値Ｖｔの変動、ばらつきが生じ
るだけでなく、ゲート酸化膜１００７中を不純物が拡散
するので、ゲート酸化膜の信頼性が低下するという問題
がある。
びＰＭＯＳＦＥＴにおいて、各ゲート電極１００８ａ，
１００８ｂ，１００８ｃを形成した後、ＤＭＯＳＦＥＴ
のＰ- 型ボディー拡散層１０１４形成のための高温ドラ
イブインを行なっている。このため、素子の微細化が進
みゲート酸化膜１００７が薄膜化して行くと、ゲート電
極中の不純物がゲート酸化膜１００７を通って、チャネ
ル領域に拡散し、しきい値Ｖｔの変動、ばらつきが生じ
るだけでなく、ゲート酸化膜１００７中を不純物が拡散
するので、ゲート酸化膜の信頼性が低下するという問題
がある。
【００１２】これらの問題を回避するために、従来の製
造工程では、ＤＭＯＳＦＥＴとＣＭＯＳＦＥＴとではゲ
ート絶縁膜及びゲート電極を個別に形成せざるを得ず、
ポリシリコン膜の堆積工程及びパターニング工程が２回
必要になる等、製造コストの増大と歩留まりの低下とを
招いていた。
造工程では、ＤＭＯＳＦＥＴとＣＭＯＳＦＥＴとではゲ
ート絶縁膜及びゲート電極を個別に形成せざるを得ず、
ポリシリコン膜の堆積工程及びパターニング工程が２回
必要になる等、製造コストの増大と歩留まりの低下とを
招いていた。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＤＭＯＳＦＥＴのボディー拡散層を
高温のドライブイン拡散を行うことなく形成することに
より、微細かつ高性能なＣＭＯＳＦＥＴ等の素子とＤＭ
ＯＳＦＥＴとを同一基板上に高信頼性をもってかつロー
コストで集積化し、かつ各素子の特性をも高性能に維持
しうる半導体装置及びその製造方法を提供するものであ
る。
あり、その目的は、ＤＭＯＳＦＥＴのボディー拡散層を
高温のドライブイン拡散を行うことなく形成することに
より、微細かつ高性能なＣＭＯＳＦＥＴ等の素子とＤＭ
ＯＳＦＥＴとを同一基板上に高信頼性をもってかつロー
コストで集積化し、かつ各素子の特性をも高性能に維持
しうる半導体装置及びその製造方法を提供するものであ
る。
【００１４】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板内の素子分離で囲まれる活性領域内に
少なくとも１つのＤＭＩＳＦＥＴを搭載した半導体装置
を前提とし、上記ＤＭＩＳＦＥＴは、上記活性領域内に
低濃度の第１導電型を導入して形成された第１の不純物
拡散層と、上記活性領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成されたゲート電極と、
上記活性領域内の上記ゲート電極の一方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成され
たソース拡散層と、上記活性領域内の上記ゲート電極の
他方の側方に位置する領域に高濃度の第１導電型不純物
を導入して形成され、上記第１の不純物拡散層に取り囲
まれるドレイン拡散層と、上記活性領域内において、上
記ソース拡散層を取り囲みかつ上記ゲート電極の下方領
域の一部に達する領域にしきい値制御用の第２導電型不
純物を導入して形成され、上記ドレイン拡散層とは上記
第１の不純物拡散層を挟んで離れている第２の不純物拡
散層とを備え、上記第２の不純物拡散層は、上記活性領
域内のソース拡散層の下方に位置する領域において、中
央部よりも両端部の方が上記半導体基板奥方への侵入深
さが大きいプロファイルを有する。
置は、半導体基板内の素子分離で囲まれる活性領域内に
少なくとも１つのＤＭＩＳＦＥＴを搭載した半導体装置
を前提とし、上記ＤＭＩＳＦＥＴは、上記活性領域内に
低濃度の第１導電型を導入して形成された第１の不純物
拡散層と、上記活性領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成されたゲート電極と、
上記活性領域内の上記ゲート電極の一方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成され
たソース拡散層と、上記活性領域内の上記ゲート電極の
他方の側方に位置する領域に高濃度の第１導電型不純物
を導入して形成され、上記第１の不純物拡散層に取り囲
まれるドレイン拡散層と、上記活性領域内において、上
記ソース拡散層を取り囲みかつ上記ゲート電極の下方領
域の一部に達する領域にしきい値制御用の第２導電型不
純物を導入して形成され、上記ドレイン拡散層とは上記
第１の不純物拡散層を挟んで離れている第２の不純物拡
散層とを備え、上記第２の不純物拡散層は、上記活性領
域内のソース拡散層の下方に位置する領域において、中
央部よりも両端部の方が上記半導体基板奥方への侵入深
さが大きいプロファイルを有する。
【００１５】この構成により、第１の不純物拡散層が第
１導電型不純物を導入して構成されている場合には、第
１の不純物拡散層がＤＭＩＳＦＥＴのドレインの一部と
して機能し、第２導電型不純物を含む第２の不純物拡散
層の表面付近の領域がＤＭＩＳＦＥＴのチャネル領域と
して機能する。また、第１の不純物拡散層が第２導電型
不純物を導入して構成されている場合には、第１の不純
物拡散層が第２の不純物拡散層と共にＤＭＩＳＦＥＴの
ボディー拡散層の一部として機能し、第１の不純物拡散
層と第２の不純物拡散層との表面付近の領域がチャネル
領域として機能する。そして、いずれの場合において
も、第２不純物拡散層がゲート電極の下方領域内まで形
成されているので、第２不純物拡散層の第２導電型不純
物をゲート電極の下方領域まで侵入させるための高温ド
ライブイン処理を行う必要がない構造となる。したがっ
て、ＤＭＩＳＦＥＴのゲート電極内の不純物が高温ドラ
イブイン処理によってＤＭＩＳＦＥＴのチャネル領域に
侵入するのが防止され、ＤＭＩＳＦＥＴのしきい値の変
動，ばらつきや、ゲート絶縁膜の信頼性の低下が防止さ
れることになる。
１導電型不純物を導入して構成されている場合には、第
１の不純物拡散層がＤＭＩＳＦＥＴのドレインの一部と
して機能し、第２導電型不純物を含む第２の不純物拡散
層の表面付近の領域がＤＭＩＳＦＥＴのチャネル領域と
して機能する。また、第１の不純物拡散層が第２導電型
不純物を導入して構成されている場合には、第１の不純
物拡散層が第２の不純物拡散層と共にＤＭＩＳＦＥＴの
ボディー拡散層の一部として機能し、第１の不純物拡散
層と第２の不純物拡散層との表面付近の領域がチャネル
領域として機能する。そして、いずれの場合において
も、第２不純物拡散層がゲート電極の下方領域内まで形
成されているので、第２不純物拡散層の第２導電型不純
物をゲート電極の下方領域まで侵入させるための高温ド
ライブイン処理を行う必要がない構造となる。したがっ
て、ＤＭＩＳＦＥＴのゲート電極内の不純物が高温ドラ
イブイン処理によってＤＭＩＳＦＥＴのチャネル領域に
侵入するのが防止され、ＤＭＩＳＦＥＴのしきい値の変
動，ばらつきや、ゲート絶縁膜の信頼性の低下が防止さ
れることになる。
【００１６】本発明の第２の半導体装置は、半導体基板
内の素子分離で囲まれる活性領域内に少なくとも１つの
ＤＭＩＳＦＥＴを搭載した半導体装置を前提とし、上記
ＤＭＩＳＦＥＴは、上記活性領域内に低濃度の第１導電
型を導入して形成された第１の不純物拡散層と、上記活
性領域上に形成されたゲート絶縁膜と、上記ゲート絶縁
膜の上に形成されたゲート電極と、上記活性領域内の上
記ゲート電極の一方の側方に位置する領域に高濃度の第
１導電型不純物を導入して形成されたソース拡散層と、
上記活性領域内の上記ゲート電極の他方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、上記第１の不純物拡散層に取り囲まれるドレイン拡
散層と、上記活性領域内において、上記ソース拡散層を
取り囲みかつ上記ゲート電極の下方領域の一部に達する
領域にしきい値制御用の第２導電型不純物を導入して形
成され、上記ドレイン拡散層とは上記第１の不純物拡散
層を挟んで離れている第２の不純物拡散層とを備え、上
記第２の不純物拡散層は、上記活性領域内の上記ゲート
電極下方に位置する領域において、上記活性領域内のソ
ース拡散層の下方に位置する領域よりも上記半導体基板
奥方への侵入深さが小さいプロファイルを有し、かつ、
上記第２導電型不純物イオンが上記ゲート電極を突き抜
けるように注入されることにより、上記ゲート電極下方
に位置する領域が上記ドレイン拡散層に向かって浅く延
びた形状である。
内の素子分離で囲まれる活性領域内に少なくとも１つの
ＤＭＩＳＦＥＴを搭載した半導体装置を前提とし、上記
ＤＭＩＳＦＥＴは、上記活性領域内に低濃度の第１導電
型を導入して形成された第１の不純物拡散層と、上記活
性領域上に形成されたゲート絶縁膜と、上記ゲート絶縁
膜の上に形成されたゲート電極と、上記活性領域内の上
記ゲート電極の一方の側方に位置する領域に高濃度の第
１導電型不純物を導入して形成されたソース拡散層と、
上記活性領域内の上記ゲート電極の他方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、上記第１の不純物拡散層に取り囲まれるドレイン拡
散層と、上記活性領域内において、上記ソース拡散層を
取り囲みかつ上記ゲート電極の下方領域の一部に達する
領域にしきい値制御用の第２導電型不純物を導入して形
成され、上記ドレイン拡散層とは上記第１の不純物拡散
層を挟んで離れている第２の不純物拡散層とを備え、上
記第２の不純物拡散層は、上記活性領域内の上記ゲート
電極下方に位置する領域において、上記活性領域内のソ
ース拡散層の下方に位置する領域よりも上記半導体基板
奥方への侵入深さが小さいプロファイルを有し、かつ、
上記第２導電型不純物イオンが上記ゲート電極を突き抜
けるように注入されることにより、上記ゲート電極下方
に位置する領域が上記ドレイン拡散層に向かって浅く延
びた形状である。
【００１７】この構成により、通常の傾き角による不純
物イオンの注入を用いても、高温のドライブイン処理を
行うことなくゲート電極の直下方の領域まで入り込んだ
第２の不純物拡散層が得られることになる。特に、第２
の不純物拡散層のうちチャネル領域となる部分では不純
物濃度が低くなるので、しきい値を小さくできる一方、
ソース拡散層の下方においては第２の不純物拡散層の深
さを大きく、かつ不純物濃度を濃くすることが可能とな
るので、寄生バイポーラトランジスタの作動を抑制する
ことができる。
物イオンの注入を用いても、高温のドライブイン処理を
行うことなくゲート電極の直下方の領域まで入り込んだ
第２の不純物拡散層が得られることになる。特に、第２
の不純物拡散層のうちチャネル領域となる部分では不純
物濃度が低くなるので、しきい値を小さくできる一方、
ソース拡散層の下方においては第２の不純物拡散層の深
さを大きく、かつ不純物濃度を濃くすることが可能とな
るので、寄生バイポーラトランジスタの作動を抑制する
ことができる。
【００１８】上記ＤＭＩＳＦＥＴに、上記第２の不純物
拡散層の奥方の一部を含みかつ上記活性領域の表面近傍
を含まない領域に高濃度の第２導電型不純物を導入して
形成された第３の不純物拡散層をさらに設けることがで
きる。
拡散層の奥方の一部を含みかつ上記活性領域の表面近傍
を含まない領域に高濃度の第２導電型不純物を導入して
形成された第３の不純物拡散層をさらに設けることがで
きる。
【００１９】この構成により、第２導電型不純物を含む
第２の不純物拡散層をベースとし、第１導電型不純物を
含む第１の不純物拡散層及びソース拡散層をエミッタ，
コレクタとする寄生バイポーラトランジスタにおいて、
ベース領域に高濃度の第３の不純物拡散層が接続されて
いることで、ベース抵抗が小さくなる。したがって、寄
生バイポーラトランジスタの電流増幅率が低減され、寄
生バイポーラトランジスタの作動が抑制され、ＤＭＩＳ
ＦＥＴのソース・ドレイン間耐圧性が向上することにな
る。
第２の不純物拡散層をベースとし、第１導電型不純物を
含む第１の不純物拡散層及びソース拡散層をエミッタ，
コレクタとする寄生バイポーラトランジスタにおいて、
ベース領域に高濃度の第３の不純物拡散層が接続されて
いることで、ベース抵抗が小さくなる。したがって、寄
生バイポーラトランジスタの電流増幅率が低減され、寄
生バイポーラトランジスタの作動が抑制され、ＤＭＩＳ
ＦＥＴのソース・ドレイン間耐圧性が向上することにな
る。
【００２０】上記第１の不純物拡散層を第２導電型不純
物を導入して形成し、少なくとも上記第１及び第２不純
物拡散層が、ボディー拡散層として機能するように構成
することができる。
物を導入して形成し、少なくとも上記第１及び第２不純
物拡散層が、ボディー拡散層として機能するように構成
することができる。
【００２１】この構成により、ＤＭＩＳＦＥＴの第１導
電型のドレイン拡散層の寄生容量が小さくなるので、Ｄ
ＭＩＳＦＥＴの動作速度が高くなる。また、第２の不純
物拡散層の不純物濃度を第１の不純物拡散層の不純物濃
度よりも高くすれば、高い耐圧特性を得ることができ
る。
電型のドレイン拡散層の寄生容量が小さくなるので、Ｄ
ＭＩＳＦＥＴの動作速度が高くなる。また、第２の不純
物拡散層の不純物濃度を第１の不純物拡散層の不純物濃
度よりも高くすれば、高い耐圧特性を得ることができ
る。
【００２２】上記ゲート電極の上に形成され上記第２導
電型の不純物イオンの通過阻止機能を有する保護膜をさ
らに設けることができる。
電型の不純物イオンの通過阻止機能を有する保護膜をさ
らに設けることができる。
【００２３】この構成により、第２の不純物拡散層を形
成するための第２導電型不純物イオンの注入時に、ゲー
ト電極の側面からは第２導電型不純物のイオンが通過し
てゲート電極の下方領域のうちソース側のゲート電極端
部から横方向にある程度入り込んだ部分まで到達する一
方、ゲート電極の上面からの第２導電型不純物イオンの
侵入がほぼ阻止される。したがって、第２の不純物拡散
層の表面付近に形成されるチャネル領域の位置や長さが
適正化される。
成するための第２導電型不純物イオンの注入時に、ゲー
ト電極の側面からは第２導電型不純物のイオンが通過し
てゲート電極の下方領域のうちソース側のゲート電極端
部から横方向にある程度入り込んだ部分まで到達する一
方、ゲート電極の上面からの第２導電型不純物イオンの
侵入がほぼ阻止される。したがって、第２の不純物拡散
層の表面付近に形成されるチャネル領域の位置や長さが
適正化される。
【００２４】上記半導体基板内の上記素子分離で囲まれ
る第２，第３の活性領域にそれぞれ形成された第１，第
２導電型チャネル構造を有する第１，第２のＭＩＳＦＥ
Ｔをさらに設け、上記第１のＭＩＳＦＥＴを、上記第２
の活性領域上に形成されたゲート絶縁膜と、上記ゲート
絶縁膜の上に形成されたゲート電極と、上記第２の活性
領域内の上記ゲート電極の両側方に位置する領域に第１
導電型不純物を導入して形成されたソース・ドレイン拡
散層とにより構成する一方、上記第２のＭＩＳＦＥＴ
を、上記第３の活性領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成されたゲート電極と、
上記第３の活性領域内の上記ゲート電極の両側方に位置
する領域に第２導電型不純物を導入して形成されたソー
ス・ドレイン拡散層とにより構成することができる。
る第２，第３の活性領域にそれぞれ形成された第１，第
２導電型チャネル構造を有する第１，第２のＭＩＳＦＥ
Ｔをさらに設け、上記第１のＭＩＳＦＥＴを、上記第２
の活性領域上に形成されたゲート絶縁膜と、上記ゲート
絶縁膜の上に形成されたゲート電極と、上記第２の活性
領域内の上記ゲート電極の両側方に位置する領域に第１
導電型不純物を導入して形成されたソース・ドレイン拡
散層とにより構成する一方、上記第２のＭＩＳＦＥＴ
を、上記第３の活性領域上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に形成されたゲート電極と、
上記第３の活性領域内の上記ゲート電極の両側方に位置
する領域に第２導電型不純物を導入して形成されたソー
ス・ドレイン拡散層とにより構成することができる。
【００２５】この構成により、ＤＭＩＳＦＥＴの第２不
純物拡散層の形成に際して高温ドライブイン処理が不要
な構成となっているので、ＣＭＩＳＦＥＴの各ＭＩＳＦ
ＥＴのしきい値制御用不純物の注入をゲート電極形成前
に行うことが可能な構造となる。したがって、ＣＭＩＳ
ＦＥＴの形成時にゲート電極を通過させてしきい値制御
用不純物イオンの注入を行う必要がなくなり、不純物イ
オンの飛距離のばらつきに起因するしきい値のばらつき
の少ないＣＭＩＳＦＥＴを搭載した半導体装置が得られ
ることになる。
純物拡散層の形成に際して高温ドライブイン処理が不要
な構成となっているので、ＣＭＩＳＦＥＴの各ＭＩＳＦ
ＥＴのしきい値制御用不純物の注入をゲート電極形成前
に行うことが可能な構造となる。したがって、ＣＭＩＳ
ＦＥＴの形成時にゲート電極を通過させてしきい値制御
用不純物イオンの注入を行う必要がなくなり、不純物イ
オンの飛距離のばらつきに起因するしきい値のばらつき
の少ないＣＭＩＳＦＥＴを搭載した半導体装置が得られ
ることになる。
【００２６】上記第１，第２のＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極は、上記ＤＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極と同じ材料で構成されかつ同じ厚み
を有している。
縁膜及びゲート電極は、上記ＤＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極と同じ材料で構成されかつ同じ厚み
を有している。
【００２７】この構成により、従来、一般的には別の工
程で形成されているＤＭＩＳＦＥＴ，ＣＭＩＳＦＥＴの
ゲート絶縁膜及びゲート電極を同じ膜の堆積及びパター
ニング工程で形成することが可能となり、コストの低減
と歩留まりの向上とを図ることができる。
程で形成されているＤＭＩＳＦＥＴ，ＣＭＩＳＦＥＴの
ゲート絶縁膜及びゲート電極を同じ膜の堆積及びパター
ニング工程で形成することが可能となり、コストの低減
と歩留まりの向上とを図ることができる。
【００２８】本発明の第３の半導体装置は、半導体基板
内の素子分離で囲まれる活性領域内に少なくとも１つの
ＤＭＩＳＦＥＴを搭載した半導体装置において、上記Ｄ
ＭＩＳＦＥＴは、上記活性領域内に低濃度の第１導電型
不純物又は第２導電型不純物を導入して形成された第１
の不純物拡散層と、上記活性領域上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電
極と、上記ゲート電極の両側面上に形成された絶縁体サ
イドウォールと、上記活性領域内の上記ゲート電極の一
方の側方に位置する領域に高濃度の第１導電型不純物を
導入して形成され、かつそのゲート電極側端部の位置が
上記絶縁体サイドウォールで規定されるソース拡散層
と、上記活性領域内の上記ゲート電極の他方の側方に位
置する領域に高濃度の第１導電型不純物を導入して形成
され、上記第１の不純物拡散層に取り囲まれるドレイン
拡散層と、上記活性領域内の上記ソース拡散層を取り囲
みかつ上記ゲート電極の下方領域の一部に達する領域に
しきい値制御用の第２導電型不純物を導入して形成さ
れ、かつそのゲート電極側端部が上記ゲート電極のソー
ス側端部で規定される第２の不純物拡散層とを備え、上
記第２の不純物拡散層は、上記活性領域内のソース拡散
層の下方に位置する領域において、両端部よりも中央部
の方が上記半導体基板奥方への侵入深さが大きい奥方に
向かって凸型のプロファイルを有する。
内の素子分離で囲まれる活性領域内に少なくとも１つの
ＤＭＩＳＦＥＴを搭載した半導体装置において、上記Ｄ
ＭＩＳＦＥＴは、上記活性領域内に低濃度の第１導電型
不純物又は第２導電型不純物を導入して形成された第１
の不純物拡散層と、上記活性領域上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電
極と、上記ゲート電極の両側面上に形成された絶縁体サ
イドウォールと、上記活性領域内の上記ゲート電極の一
方の側方に位置する領域に高濃度の第１導電型不純物を
導入して形成され、かつそのゲート電極側端部の位置が
上記絶縁体サイドウォールで規定されるソース拡散層
と、上記活性領域内の上記ゲート電極の他方の側方に位
置する領域に高濃度の第１導電型不純物を導入して形成
され、上記第１の不純物拡散層に取り囲まれるドレイン
拡散層と、上記活性領域内の上記ソース拡散層を取り囲
みかつ上記ゲート電極の下方領域の一部に達する領域に
しきい値制御用の第２導電型不純物を導入して形成さ
れ、かつそのゲート電極側端部が上記ゲート電極のソー
ス側端部で規定される第２の不純物拡散層とを備え、上
記第２の不純物拡散層は、上記活性領域内のソース拡散
層の下方に位置する領域において、両端部よりも中央部
の方が上記半導体基板奥方への侵入深さが大きい奥方に
向かって凸型のプロファイルを有する。
【００２９】この構成により、第２の不純物拡散層のチ
ャネル領域となる部分、つまりソース拡散層のゲート電
極側端部から第２の不純物拡散層のゲート電極側端部ま
での領域の長さは、サイドウォールの厚みによって規定
される。したがって、高温のドライブイン処理を行わな
くても、しきい値を制御することが可能となるので、Ｄ
ＭＩＳＦＥＴのゲート電極内の不純物が高温ドライブイ
ン処理によってＤＭＩＳＦＥＴのチャネル領域に侵入す
るのが防止され、ＤＭＩＳＦＥＴのしきい値の変動，ば
らつきや、ゲート絶縁膜の信頼性の低下が防止されるこ
とになる。しかも、イオン注入の際に大傾角のイオン注
入を行う必要がない構造となるので、第２の不純物拡散
層のチャネル領域となる表面付近の不純物濃度を低くし
ながら、かつ基板奥方における不純物濃度を濃くするこ
とが可能となるので、寄生バイポーラトランジスタの作
動を抑制することができる。
ャネル領域となる部分、つまりソース拡散層のゲート電
極側端部から第２の不純物拡散層のゲート電極側端部ま
での領域の長さは、サイドウォールの厚みによって規定
される。したがって、高温のドライブイン処理を行わな
くても、しきい値を制御することが可能となるので、Ｄ
ＭＩＳＦＥＴのゲート電極内の不純物が高温ドライブイ
ン処理によってＤＭＩＳＦＥＴのチャネル領域に侵入す
るのが防止され、ＤＭＩＳＦＥＴのしきい値の変動，ば
らつきや、ゲート絶縁膜の信頼性の低下が防止されるこ
とになる。しかも、イオン注入の際に大傾角のイオン注
入を行う必要がない構造となるので、第２の不純物拡散
層のチャネル領域となる表面付近の不純物濃度を低くし
ながら、かつ基板奥方における不純物濃度を濃くするこ
とが可能となるので、寄生バイポーラトランジスタの作
動を抑制することができる。
【００３０】上記ＤＭＩＳＦＥＴに、上記第２の不純物
拡散層の奥方の一部を含みかつ上記活性領域の表面近傍
を含まない領域に高濃度の第１導電型不純物を導入して
形成された第３の不純物拡散層をさらに設けることがで
きる。
拡散層の奥方の一部を含みかつ上記活性領域の表面近傍
を含まない領域に高濃度の第１導電型不純物を導入して
形成された第３の不純物拡散層をさらに設けることがで
きる。
【００３１】上記半導体基板内の上記素子分離で囲まれ
る第２，第３の活性領域にそれぞれ形成された第１，第
２導電型チャネル構造を有する第１，第２のＭＩＳＦＥ
Ｔをさらに設け、上記第１のＭＩＳＦＥＴを、上記第２
の活性領域上に形成されたゲート絶縁膜と、上記ゲート
絶縁膜の上に形成されたゲート電極と、上記ゲート電極
の両側面上に形成された絶縁体サイドウォールと、上記
第２の活性領域内の上記ゲート電極の両側方に位置する
領域に第１導電型不純物を導入して形成され、ゲート電
極側端部が上記絶縁体サイドウォールで規定されるソー
ス・ドレイン拡散層とにより構成し、上記第２のＭＩＳ
ＦＥＴを、上記第３の活性領域上に形成されたゲート絶
縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極
と、上記ゲート電極の両側面上に形成された絶縁体サイ
ドウォールと、上記第３の活性領域内の上記ゲート電極
の両側方に位置する領域に第２導電型不純物を導入して
形成され、ゲート電極側端部が上記絶縁体サイドウォー
ルで規定されるソース・ドレイン拡散層とにより構成す
ることができる。
る第２，第３の活性領域にそれぞれ形成された第１，第
２導電型チャネル構造を有する第１，第２のＭＩＳＦＥ
Ｔをさらに設け、上記第１のＭＩＳＦＥＴを、上記第２
の活性領域上に形成されたゲート絶縁膜と、上記ゲート
絶縁膜の上に形成されたゲート電極と、上記ゲート電極
の両側面上に形成された絶縁体サイドウォールと、上記
第２の活性領域内の上記ゲート電極の両側方に位置する
領域に第１導電型不純物を導入して形成され、ゲート電
極側端部が上記絶縁体サイドウォールで規定されるソー
ス・ドレイン拡散層とにより構成し、上記第２のＭＩＳ
ＦＥＴを、上記第３の活性領域上に形成されたゲート絶
縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極
と、上記ゲート電極の両側面上に形成された絶縁体サイ
ドウォールと、上記第３の活性領域内の上記ゲート電極
の両側方に位置する領域に第２導電型不純物を導入して
形成され、ゲート電極側端部が上記絶縁体サイドウォー
ルで規定されるソース・ドレイン拡散層とにより構成す
ることができる。
【００３２】上記第１，第２のＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極は、上記ＤＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極と同じ材料で構成されかつ同じ厚み
を有している構成とすることができる。
縁膜及びゲート電極は、上記ＤＭＩＳＦＥＴのゲート絶
縁膜及びゲート電極と同じ材料で構成されかつ同じ厚み
を有している構成とすることができる。
【００３３】上記第２及び第３の活性領域のうち少なく
ともいずれか一方の活性領域内には、上記ゲート電極の
下方に位置する領域と上記ソース・ドレイン拡散層との
間に、当該ＭＩＳＦＥＴのソース・ドレイン拡散層に導
入されている不純物と同じ導電型で低濃度の不純物を導
入して形成された低濃度ソース・ドレイン拡散層を設け
ることが好ましい。
ともいずれか一方の活性領域内には、上記ゲート電極の
下方に位置する領域と上記ソース・ドレイン拡散層との
間に、当該ＭＩＳＦＥＴのソース・ドレイン拡散層に導
入されている不純物と同じ導電型で低濃度の不純物を導
入して形成された低濃度ソース・ドレイン拡散層を設け
ることが好ましい。
【００３４】この構成により、ドレイン耐圧の高い微細
な構造に適した半導体装置を得ることができる。
な構造に適した半導体装置を得ることができる。
【００３５】本発明の第１の半導体装置の製造方法は、
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを、上記ゲート電極
に対向する側に傾いた方向と上記ゲート電極側に傾いた
方向とを含む２方向から、かつ、半導体基板表面に垂直
な軸に対する傾き角が３０°以下の方向から上記活性領
域内に注入して、上記活性領域のソース側領域内に、上
記活性領域内の上記素子分離端部の下方に位置する領域
から上記ゲート電極端部の下方に位置する領域に亘る第
２の不純物拡散層を形成する第４の工程と、上記ゲート
電極をマスクとして用いて上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入
し、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第５の工程とを備え、上記第４の工程では、上
記第２の不純物拡散層を、上記活性領域内のソース拡散
層の下方に位置する領域において、中央部よりも両端部
の方が上記半導体基板奥方への侵入深さが大きいプロフ
ァイルを有するように形成する。
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを、上記ゲート電極
に対向する側に傾いた方向と上記ゲート電極側に傾いた
方向とを含む２方向から、かつ、半導体基板表面に垂直
な軸に対する傾き角が３０°以下の方向から上記活性領
域内に注入して、上記活性領域のソース側領域内に、上
記活性領域内の上記素子分離端部の下方に位置する領域
から上記ゲート電極端部の下方に位置する領域に亘る第
２の不純物拡散層を形成する第４の工程と、上記ゲート
電極をマスクとして用いて上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入
し、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第５の工程とを備え、上記第４の工程では、上
記第２の不純物拡散層を、上記活性領域内のソース拡散
層の下方に位置する領域において、中央部よりも両端部
の方が上記半導体基板奥方への侵入深さが大きいプロフ
ァイルを有するように形成する。
【００３６】上記第４の工程では、上記傾き角が３０°
の方向から上記第２導電型不純物のイオンを注入するこ
とができる。
の方向から上記第２導電型不純物のイオンを注入するこ
とができる。
【００３７】本発明の第２の半導体装置の製造方法は、
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを、上記ゲート電極
に対向する側に傾いた方向と上記ゲート電極側に傾いた
方向とを含む２方向から、かつ、半導体基板表面に垂直
な軸に対する傾き角が２５°以下の方向から上記活性領
域内に注入して、上記活性領域のソース側領域内に、上
記活性領域内の上記素子分離端部の下方に位置する領域
から上記ゲート電極端部の下方に位置する領域に亘る第
２の不純物拡散層を形成する第４の工程と、上記ゲート
電極をマスクとして用いて上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入
し、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第５の工程とを備え、上記第４の工程では、上
記第２の不純物拡散層を、上記活性領域内のソース拡散
層の下方に位置する領域において、両端部よりも中央部
の方が上記半導体基板奥方への侵入深さが大きいプロフ
ァイルを有するように形成する。
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを、上記ゲート電極
に対向する側に傾いた方向と上記ゲート電極側に傾いた
方向とを含む２方向から、かつ、半導体基板表面に垂直
な軸に対する傾き角が２５°以下の方向から上記活性領
域内に注入して、上記活性領域のソース側領域内に、上
記活性領域内の上記素子分離端部の下方に位置する領域
から上記ゲート電極端部の下方に位置する領域に亘る第
２の不純物拡散層を形成する第４の工程と、上記ゲート
電極をマスクとして用いて上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入
し、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第５の工程とを備え、上記第４の工程では、上
記第２の不純物拡散層を、上記活性領域内のソース拡散
層の下方に位置する領域において、両端部よりも中央部
の方が上記半導体基板奥方への侵入深さが大きいプロフ
ァイルを有するように形成する。
【００３８】上記第４の工程では、上記傾き角が２０°
の方向から上記第２導電型不純物のイオンを注入するこ
とができる。
の方向から上記第２導電型不純物のイオンを注入するこ
とができる。
【００３９】上記第１又は第２の半導体装置の製造方法
により、形成されるＤＭＩＳＦＥＴの第２の不純物拡散
層が高温ドライブイン処理を行うことなく、第１導電型
不純物イオンの注入とその活性化のみで形成されるの
で、ＤＭＩＳＦＥＴのゲート電極から不純物がチャネル
領域まで拡散するのが回避される。したがって、しきい
値の変動やばらつきの小さい，かつゲート絶縁膜の信頼
性の高いＤＭＩＳＦＥＴが形成されることになる。
により、形成されるＤＭＩＳＦＥＴの第２の不純物拡散
層が高温ドライブイン処理を行うことなく、第１導電型
不純物イオンの注入とその活性化のみで形成されるの
で、ＤＭＩＳＦＥＴのゲート電極から不純物がチャネル
領域まで拡散するのが回避される。したがって、しきい
値の変動やばらつきの小さい，かつゲート絶縁膜の信頼
性の高いＤＭＩＳＦＥＴが形成されることになる。
【００４０】上記第３の工程では、上記絶縁膜及び導電
膜を順次堆積した後、上記導電膜の上にゲート電極形成
領域を覆う第１のレジスト膜を形成し、該第１のレジス
ト膜の開口部下方の上記導電膜を選択的に除去するよう
に行い、上記第４の工程では、上記第１のレジスト膜の
上に、上記活性領域のソース側の領域が開口された第２
のレジスト膜を形成して、上記第１及び第２のレジスト
膜を上記マスク部材として用いることができる。
膜を順次堆積した後、上記導電膜の上にゲート電極形成
領域を覆う第１のレジスト膜を形成し、該第１のレジス
ト膜の開口部下方の上記導電膜を選択的に除去するよう
に行い、上記第４の工程では、上記第１のレジスト膜の
上に、上記活性領域のソース側の領域が開口された第２
のレジスト膜を形成して、上記第１及び第２のレジスト
膜を上記マスク部材として用いることができる。
【００４１】この方法により、ＤＭＩＳＦＥＴのゲート
電極を形成するために用いたレジスト膜を利用して、第
２の不純物拡散層形成のための第２導電型不純物に対す
るゲート電極の上面側の不純物イオンの阻止機能を大き
くすることが可能となる。
電極を形成するために用いたレジスト膜を利用して、第
２の不純物拡散層形成のための第２導電型不純物に対す
るゲート電極の上面側の不純物イオンの阻止機能を大き
くすることが可能となる。
【００４２】上記第４の工程の前に、上記ゲート電極上
に上記第２導電型不純物イオンの通過阻止機能を有する
保護膜を形成する工程をさらに設けることができる。
に上記第２導電型不純物イオンの通過阻止機能を有する
保護膜を形成する工程をさらに設けることができる。
【００４３】これらの方法により、ＤＭＩＳＦＥＴのゲ
ート電極領域における不純物イオンの阻止機能が高くな
る。
ート電極領域における不純物イオンの阻止機能が高くな
る。
【００４４】本発明の第３の半導体装置の製造方法は、
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材を用いて第２導電型不純物のイオ
ンを上記活性領域内に注入し、上記活性領域内の上記素
子分離の下方に位置する領域から上記ゲート電極の下方
に位置する領域に亘る第２の不純物拡散層を形成する第
４の工程と、上記ゲート電極をマスクとして用いて上記
ゲート電極の両側方に位置する活性領域内に第１導電型
不純物のイオンを注入し、上記第１の不純物拡散層によ
り取り囲まれるＤＭＩＳＦＥＴのドレイン拡散層と、上
記第２の不純物拡散層により取り囲まれるＤＭＩＳＦＥ
Ｔのソース拡散層とを形成する第５の工程とを備え、上
記第３の工程では、上記ゲート電極を上記第４の工程に
おける上記第２導電型不純物のイオンの通過が可能な厚
みを有するように形成し、上記第４の工程では、上記第
２導電型不純物を上記ゲート電極を通過させるように注
入し、上記第２の不純物拡散層を、上記活性領域内の上
記ゲート電極の下方に位置する領域で基板奥方への深さ
が浅くなるプロファイルを有するように形成する。
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材を用いて第２導電型不純物のイオ
ンを上記活性領域内に注入し、上記活性領域内の上記素
子分離の下方に位置する領域から上記ゲート電極の下方
に位置する領域に亘る第２の不純物拡散層を形成する第
４の工程と、上記ゲート電極をマスクとして用いて上記
ゲート電極の両側方に位置する活性領域内に第１導電型
不純物のイオンを注入し、上記第１の不純物拡散層によ
り取り囲まれるＤＭＩＳＦＥＴのドレイン拡散層と、上
記第２の不純物拡散層により取り囲まれるＤＭＩＳＦＥ
Ｔのソース拡散層とを形成する第５の工程とを備え、上
記第３の工程では、上記ゲート電極を上記第４の工程に
おける上記第２導電型不純物のイオンの通過が可能な厚
みを有するように形成し、上記第４の工程では、上記第
２導電型不純物を上記ゲート電極を通過させるように注
入し、上記第２の不純物拡散層を、上記活性領域内の上
記ゲート電極の下方に位置する領域で基板奥方への深さ
が浅くなるプロファイルを有するように形成する。
【００４５】この方法により、高温のドライブイン処理
を行うことなく、第２導電型不純物をゲート電極の下方
領域まで侵入させることができる。特に、第２の不純物
拡散層のうちチャネル領域となる部分では不純物濃度が
低くなるので、しきい値を小さくできる一方、ソース拡
散層の下方においては第２の不純物拡散層の深さを大き
く、かつ不純物濃度を濃くすることが可能となるので、
寄生バイポーラトランジスタの作動を抑制することがで
きる。
を行うことなく、第２導電型不純物をゲート電極の下方
領域まで侵入させることができる。特に、第２の不純物
拡散層のうちチャネル領域となる部分では不純物濃度が
低くなるので、しきい値を小さくできる一方、ソース拡
散層の下方においては第２の不純物拡散層の深さを大き
く、かつ不純物濃度を濃くすることが可能となるので、
寄生バイポーラトランジスタの作動を抑制することがで
きる。
【００４６】本発明の第４の半導体装置の製造方法は、
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材を用いて第２導電型不純物のイオ
ンを上記活性領域内に注入し、上記活性領域内の上記素
子分離の下方に位置する領域から上記ゲート電極の下方
に位置する領域に亘る第２の不純物拡散層を形成する第
４の工程と、上記ゲート電極をマスクとして用いて上記
ゲート電極の両側方に位置する活性領域内に第１導電型
不純物のイオンを注入し、上記第１の不純物拡散層によ
り取り囲まれるＤＭＩＳＦＥＴのドレイン拡散層と、上
記第２の不純物拡散層により取り囲まれるＤＭＩＳＦＥ
Ｔのソース拡散層とを形成する第５の工程とを備え、上
記第４の工程の後に、上記第４の工程で用いるマスクと
共通のマスクを用いて、第２導電型不純物のイオンを上
記活性領域内に注入し、少なくとも上記第２の不純物拡
散層の奥方の一部を含みかつ上記活性領域の表面から離
れている領域に、高濃度の第２導電型不純物を含む第３
の不純物拡散層を形成する工程をさらに備えている。
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法であって、上記半導体基板に活性領域を区画する素
子分離を形成する第１の工程と、上記活性領域内に第１
導電型不純物又は第２導電型不純物を導入して、第１の
不純物拡散層を形成する第２の工程と、上記活性領域の
上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを形
成する第３の工程と、上記活性領域のソース側の領域が
開口されたマスク部材を用いて第２導電型不純物のイオ
ンを上記活性領域内に注入し、上記活性領域内の上記素
子分離の下方に位置する領域から上記ゲート電極の下方
に位置する領域に亘る第２の不純物拡散層を形成する第
４の工程と、上記ゲート電極をマスクとして用いて上記
ゲート電極の両側方に位置する活性領域内に第１導電型
不純物のイオンを注入し、上記第１の不純物拡散層によ
り取り囲まれるＤＭＩＳＦＥＴのドレイン拡散層と、上
記第２の不純物拡散層により取り囲まれるＤＭＩＳＦＥ
Ｔのソース拡散層とを形成する第５の工程とを備え、上
記第４の工程の後に、上記第４の工程で用いるマスクと
共通のマスクを用いて、第２導電型不純物のイオンを上
記活性領域内に注入し、少なくとも上記第２の不純物拡
散層の奥方の一部を含みかつ上記活性領域の表面から離
れている領域に、高濃度の第２導電型不純物を含む第３
の不純物拡散層を形成する工程をさらに備えている。
【００４７】この方法により、第２の不純物拡散層の一
部に接続される高濃度の第３の不純物拡散層が形成され
るので、第２の不純物拡散層，ソース拡散層及び第１の
不純物拡散層の間で生じる寄生バイポーラトランジスタ
のベース抵抗が小さくなって、寄生バイポーラトランジ
スタの作動が抑制される。したがって、ソース・ドレイ
ン間耐圧性の大きいＤＭＩＳＦＥＴが形成されることに
なる。しかも、先に第２の不純物拡散層を形成するため
の大傾角のイオン注入を行っているので、半導体基板が
ある程度アモルファス化されており、その状態で第３の
不純物拡散層を形成するためのイオン注入を行うので、
０゜に近い角度でイオン注入を行ってもチャネリングを
確実に防止できる。したがって、形状が規則的な第３の
不純物拡散層を形成することができ、しきい値のばらつ
きを抑制することができる。
部に接続される高濃度の第３の不純物拡散層が形成され
るので、第２の不純物拡散層，ソース拡散層及び第１の
不純物拡散層の間で生じる寄生バイポーラトランジスタ
のベース抵抗が小さくなって、寄生バイポーラトランジ
スタの作動が抑制される。したがって、ソース・ドレイ
ン間耐圧性の大きいＤＭＩＳＦＥＴが形成されることに
なる。しかも、先に第２の不純物拡散層を形成するため
の大傾角のイオン注入を行っているので、半導体基板が
ある程度アモルファス化されており、その状態で第３の
不純物拡散層を形成するためのイオン注入を行うので、
０゜に近い角度でイオン注入を行ってもチャネリングを
確実に防止できる。したがって、形状が規則的な第３の
不純物拡散層を形成することができ、しきい値のばらつ
きを抑制することができる。
【００４８】上記第２の工程では、上記活性領域内に第
２導電型不純物を注入し、上記第２の不純物拡散層と共
にＤＭＩＳＦＥＴのボディー拡散層として機能する第１
の不純物拡散層を形成することができる。
２導電型不純物を注入し、上記第２の不純物拡散層と共
にＤＭＩＳＦＥＴのボディー拡散層として機能する第１
の不純物拡散層を形成することができる。
【００４９】この方法により、ＤＭＩＳＦＥＴの第１導
電型のドレイン拡散層の寄生容量が小さくなるので、動
作速度の高いＤＭＩＳＦＥＴが形成される。また、第２
の不純物拡散層の不純物濃度を第１の不純物拡散層の不
純物濃度よりも高くすれば、高い耐圧特性を有するＤＭ
ＩＳＦＥＴを得ることができる。
電型のドレイン拡散層の寄生容量が小さくなるので、動
作速度の高いＤＭＩＳＦＥＴが形成される。また、第２
の不純物拡散層の不純物濃度を第１の不純物拡散層の不
純物濃度よりも高くすれば、高い耐圧特性を有するＤＭ
ＩＳＦＥＴを得ることができる。
【００５０】上記第１の工程では、半導体基板上に、上
記素子分離で囲まれ第１，第２導電型チャネル構造を有
する第１，第２のＭＩＳＦＥＴをそれぞれ形成するため
の第２，第３の活性領域をさらに形成し、上記第３の工
程の前に、上記第２，第３の活性領域内に上記第１，第
２のＭＩＳＦＥＴのしきい値制御用不純物を個別に注入
する工程をさらに設け、上記第３の工程では、上記第２
及び第３の活性領域の上にもゲート絶縁膜とゲート電極
とを形成し、上記第５の工程では、上記第１のＭＩＳＦ
ＥＴのソース・ドレイン拡散層をも形成し、上記第２の
ＭＩＳＦＥＴのソース・ドレイン拡散層を形成する工程
をさらに設けることができる。
記素子分離で囲まれ第１，第２導電型チャネル構造を有
する第１，第２のＭＩＳＦＥＴをそれぞれ形成するため
の第２，第３の活性領域をさらに形成し、上記第３の工
程の前に、上記第２，第３の活性領域内に上記第１，第
２のＭＩＳＦＥＴのしきい値制御用不純物を個別に注入
する工程をさらに設け、上記第３の工程では、上記第２
及び第３の活性領域の上にもゲート絶縁膜とゲート電極
とを形成し、上記第５の工程では、上記第１のＭＩＳＦ
ＥＴのソース・ドレイン拡散層をも形成し、上記第２の
ＭＩＳＦＥＴのソース・ドレイン拡散層を形成する工程
をさらに設けることができる。
【００５１】この方法により、ＣＭＩＳＦＥＴにおい
て、ゲート電極が形成される前にしきい値制御用不純物
イオンの注入が行われるので、ＣＭＩＳＦＥＴのゲート
電極を通過させてしきい値制御用不純物イオンを注入す
る場合のような飛距離のばらつきに起因するＣＭＩＳＦ
ＥＴのしきい値の変動やばらつきが防止されることにな
る。
て、ゲート電極が形成される前にしきい値制御用不純物
イオンの注入が行われるので、ＣＭＩＳＦＥＴのゲート
電極を通過させてしきい値制御用不純物イオンを注入す
る場合のような飛距離のばらつきに起因するＣＭＩＳＦ
ＥＴのしきい値の変動やばらつきが防止されることにな
る。
【００５２】本発明の第５の半導体装置の製造方法は、
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法を前提とし、上記半導体基板に活性領域を区画する
素子分離を形成する第１の工程と、上記活性領域内に第
１導電型不純物又は第２導電型不純物を導入して、第１
の不純物拡散層を形成する第２の工程と、上記活性領域
の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを
形成する第３の工程と、上記活性領域のソース側領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを半導体基板表面に
垂直な方向に対する傾き角が３０°以下の方向から上記
活性領域内に注入して、上記活性領域のソース側領域内
に、上記活性領域内の上記素子分離端部の下方に位置す
る領域から上記ゲート電極端部の下方に位置する領域に
亘る第２の不純物拡散層を形成する第４の工程と、上記
ゲート電極の両側面上に絶縁体サイドウォールを形成す
る第５の工程と、上記ゲート電極及び絶縁体サイドウォ
ールをマスクとして用い、上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入し
て、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第６の工程とを備えている。
半導体基板内の素子分離で囲まれる活性領域内に少なく
とも１つのＤＭＩＳＦＥＴを搭載した半導体装置の製造
方法を前提とし、上記半導体基板に活性領域を区画する
素子分離を形成する第１の工程と、上記活性領域内に第
１導電型不純物又は第２導電型不純物を導入して、第１
の不純物拡散層を形成する第２の工程と、上記活性領域
の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲート電極とを
形成する第３の工程と、上記活性領域のソース側領域が
開口されたマスク部材と上記ゲート電極とをマスクとし
て用い、第２導電型不純物のイオンを半導体基板表面に
垂直な方向に対する傾き角が３０°以下の方向から上記
活性領域内に注入して、上記活性領域のソース側領域内
に、上記活性領域内の上記素子分離端部の下方に位置す
る領域から上記ゲート電極端部の下方に位置する領域に
亘る第２の不純物拡散層を形成する第４の工程と、上記
ゲート電極の両側面上に絶縁体サイドウォールを形成す
る第５の工程と、上記ゲート電極及び絶縁体サイドウォ
ールをマスクとして用い、上記ゲート電極の両側方に位
置する活性領域内に第１導電型不純物のイオンを注入し
て、上記第１の不純物拡散層により取り囲まれるＤＭＩ
ＳＦＥＴのドレイン拡散層と、上記第２の不純物拡散層
により取り囲まれるＤＭＩＳＦＥＴのソース拡散層とを
形成する第６の工程とを備えている。
【００５３】この方法により、高温のドライブイン処理
により第２の不純物拡散層内の第２導電型不純物をゲー
ト電極の下方領域の中央付近まで侵入させなくても、第
２の不純物拡散層のチャネル領域となる部分の長さがサ
イドウォールの厚みによって定まるので、しきい値の制
御が容易となる。しかも、小傾角のイオン注入で第２の
不純物拡散層を形成するので、注入エネルギーの調整に
よって、第２の不純物拡散層のうちチャネル領域となる
表面付近の不純物濃度を薄くしてしきい値を低くしなが
ら、基板奥方の領域の不純物濃度を濃くして寄生バイポ
ーラトランジスタの作動を抑制することが可能となる。
により第２の不純物拡散層内の第２導電型不純物をゲー
ト電極の下方領域の中央付近まで侵入させなくても、第
２の不純物拡散層のチャネル領域となる部分の長さがサ
イドウォールの厚みによって定まるので、しきい値の制
御が容易となる。しかも、小傾角のイオン注入で第２の
不純物拡散層を形成するので、注入エネルギーの調整に
よって、第２の不純物拡散層のうちチャネル領域となる
表面付近の不純物濃度を薄くしてしきい値を低くしなが
ら、基板奥方の領域の不純物濃度を濃くして寄生バイポ
ーラトランジスタの作動を抑制することが可能となる。
【００５４】上記第１の工程では、半導体基板上に、上
記素子分離で囲まれ第１，第２導電型チャネル構造を有
する第１，第２のＭＩＳＦＥＴをそれぞれ形成するため
の第２，第３の活性領域をさらに形成し、上記第３の工
程の前に、上記第２，第３の活性領域内に第１，第２の
ＭＩＳＦＥＴのしきい値制御用不純物を個別に注入する
工程をさらに設け、上記第３の工程では、上記第２及び
第３の活性領域の上にもゲート絶縁膜とゲート電極とを
形成し、上記第５の工程では、上記第１，第２のＭＩＳ
ＦＥＴのゲート電極の両側面上にも絶縁体サイドウォー
ルを形成し、上記第６の工程では、上記第１のＭＩＳＦ
ＥＴのソース・ドレイン拡散層をも形成し、上記第２の
ＭＩＳＦＥＴのソース・ドレイン拡散層を形成する工程
をさらに設けることができる。
記素子分離で囲まれ第１，第２導電型チャネル構造を有
する第１，第２のＭＩＳＦＥＴをそれぞれ形成するため
の第２，第３の活性領域をさらに形成し、上記第３の工
程の前に、上記第２，第３の活性領域内に第１，第２の
ＭＩＳＦＥＴのしきい値制御用不純物を個別に注入する
工程をさらに設け、上記第３の工程では、上記第２及び
第３の活性領域の上にもゲート絶縁膜とゲート電極とを
形成し、上記第５の工程では、上記第１，第２のＭＩＳ
ＦＥＴのゲート電極の両側面上にも絶縁体サイドウォー
ルを形成し、上記第６の工程では、上記第１のＭＩＳＦ
ＥＴのソース・ドレイン拡散層をも形成し、上記第２の
ＭＩＳＦＥＴのソース・ドレイン拡散層を形成する工程
をさらに設けることができる。
【００５５】この方法により、ＣＭＩＳＦＥＴにおい
て、ゲート電極が形成される前にしきい値制御用不純物
イオンの注入が行われるので、ゲート電極を通過させて
しきい値制御用不純物イオンを注入する場合のような飛
距離のばらつきに起因するＣＭＩＳＦＥＴのしきい値の
変動やばらつきが防止されることになる。
て、ゲート電極が形成される前にしきい値制御用不純物
イオンの注入が行われるので、ゲート電極を通過させて
しきい値制御用不純物イオンを注入する場合のような飛
距離のばらつきに起因するＣＭＩＳＦＥＴのしきい値の
変動やばらつきが防止されることになる。
【００５６】上記第３の工程の後上記第５の工程の前
に、上記第２及び第３の活性領域のうち少なくともいず
れか一方に、上記ゲート電極をマスクとして低濃度の第
１導電型不純物のイオンを注入して低濃度ソース・ドレ
イン拡散層を形成する工程をさらに設けることができ
る。
に、上記第２及び第３の活性領域のうち少なくともいず
れか一方に、上記ゲート電極をマスクとして低濃度の第
１導電型不純物のイオンを注入して低濃度ソース・ドレ
イン拡散層を形成する工程をさらに設けることができ
る。
【００５７】この方法により、ＤＭＩＳＦＥＴの製造工
程をいわゆるＬＤＤ構造を有するＣＭＩＳＦＥＴの製造
工程に適合させながら、微細化に適したＭＩＳＦＥＴを
形成することができる。
程をいわゆるＬＤＤ構造を有するＣＭＩＳＦＥＴの製造
工程に適合させながら、微細化に適したＭＩＳＦＥＴを
形成することができる。
【００５８】
【発明の実施の形態】（第１の実施形態）
まず、第１の実施形態について説明する。図１（ａ）〜
１（ｃ）及び図２（ａ）〜２（ｃ）は、第１の実施形態
における半導体装置の製造工程を示す断面図である。
１（ｃ）及び図２（ａ）〜２（ｃ）は、第１の実施形態
における半導体装置の製造工程を示す断面図である。
【００５９】図１（ａ）に示すように、比抵抗が例えば
１０〜２０Ω・ｃｍの（１００）面を主面とするシリコ
ン単結晶からなるＰ型半導体基板１に例えばレジストマ
スクを形成し、これを用いて、Ｐ型半導体基板１のＤＭ
ＯＳＦＥＴ形成領域、ＰＭＯＳＦＥＴ形成領域に、例え
ば燐イオンを注入エネルギーが１２０ｋｅＶ，ドーズ量
が８×１０12ｃｍ-2程度の条件で注入し、さらに別のレ
ジストマスクを形成して、ＮＭＯＳＦＥＴ形成領域に、
ボロンイオンを注入エネルギーが３０ｋｅＶ、ドーズ量
が１×１０13ｃｍ-2程度の条件で注入した後、１１００
℃，１００分程度の熱処理を行う。これにより、ＤＭＯ
ＳＦＥＴの第１の不純物拡散層であるＮ- 型ドレイン拡
散層２、ＮＭＯＳＦＥＴのＰ- 型ウェル拡散層３、ＰＭ
ＯＳＦＥＴのＮ- 型ウェル拡散層４が形成される。
１０〜２０Ω・ｃｍの（１００）面を主面とするシリコ
ン単結晶からなるＰ型半導体基板１に例えばレジストマ
スクを形成し、これを用いて、Ｐ型半導体基板１のＤＭ
ＯＳＦＥＴ形成領域、ＰＭＯＳＦＥＴ形成領域に、例え
ば燐イオンを注入エネルギーが１２０ｋｅＶ，ドーズ量
が８×１０12ｃｍ-2程度の条件で注入し、さらに別のレ
ジストマスクを形成して、ＮＭＯＳＦＥＴ形成領域に、
ボロンイオンを注入エネルギーが３０ｋｅＶ、ドーズ量
が１×１０13ｃｍ-2程度の条件で注入した後、１１００
℃，１００分程度の熱処理を行う。これにより、ＤＭＯ
ＳＦＥＴの第１の不純物拡散層であるＮ- 型ドレイン拡
散層２、ＮＭＯＳＦＥＴのＰ- 型ウェル拡散層３、ＰＭ
ＯＳＦＥＴのＮ- 型ウェル拡散層４が形成される。
【００６０】次に、図１（ｂ）に示すように、例えば９
００℃程度の温度下で酸化を行ない、厚みが２０ｎｍ程
度の酸化膜を形成した後、例えば７６０℃の減圧ＣＶＤ
法で窒化膜を１６０ｎｍ程度の厚みで形成する。次に、
例えばレジスト膜をマスクとして用いて、ＤＭＯＳＦＥ
Ｔ形成領域、ＮＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領
域以外の窒化膜を例えばドライエッチングによって除去
し、その後、例えば１０００℃の選択酸化法によって、
シリコン酸化膜からなる素子分離５を５００ｎｍ程度の
厚みで形成する。
００℃程度の温度下で酸化を行ない、厚みが２０ｎｍ程
度の酸化膜を形成した後、例えば７６０℃の減圧ＣＶＤ
法で窒化膜を１６０ｎｍ程度の厚みで形成する。次に、
例えばレジスト膜をマスクとして用いて、ＤＭＯＳＦＥ
Ｔ形成領域、ＮＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領
域以外の窒化膜を例えばドライエッチングによって除去
し、その後、例えば１０００℃の選択酸化法によって、
シリコン酸化膜からなる素子分離５を５００ｎｍ程度の
厚みで形成する。
【００６１】次に、図１（ｃ）に示すように、例えばレ
ジスト膜をマスクとして用い、ＰＭＯＳＦＥＴ形成領域
にしきい値（以下、単にＶｔとする）の制御のためのＢ
Ｆ2イオンを５０ｋｅＶ、２×１０12ｃｍ-2程度の条件
で注入し、Ｐ- 型Ｖｔ制御拡散層６を形成し、例えば９
００℃で酸化を行ない厚みが１５ｎｍ程度のゲート酸化
膜７を形成した後、例えば６３０℃の減圧ＣＶＤで多結
晶シリコン膜８を３００ｎｍ程度の厚みで形成する。次
に、例えば９００℃，３０分程度のＰＯＣｌ3気相拡散
により、多結晶シリコン膜８をＮ+ 化した後、ＤＭＯＳ
ＦＥＴ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極
形成領域に例えばゲート電極形成用レジスト膜９をフォ
トリソグラフィー工程により形成する。
ジスト膜をマスクとして用い、ＰＭＯＳＦＥＴ形成領域
にしきい値（以下、単にＶｔとする）の制御のためのＢ
Ｆ2イオンを５０ｋｅＶ、２×１０12ｃｍ-2程度の条件
で注入し、Ｐ- 型Ｖｔ制御拡散層６を形成し、例えば９
００℃で酸化を行ない厚みが１５ｎｍ程度のゲート酸化
膜７を形成した後、例えば６３０℃の減圧ＣＶＤで多結
晶シリコン膜８を３００ｎｍ程度の厚みで形成する。次
に、例えば９００℃，３０分程度のＰＯＣｌ3気相拡散
により、多結晶シリコン膜８をＮ+ 化した後、ＤＭＯＳ
ＦＥＴ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極
形成領域に例えばゲート電極形成用レジスト膜９をフォ
トリソグラフィー工程により形成する。
【００６２】次に、図２（ａ）に示すように、例えばゲ
ート電極形成用レジスト膜９をマスクとして用い、多結
晶シリコン膜８をドライエッチングによりパターニング
して、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ
+ 型ゲート電極８ｃを形成する。次に、例えばＤＭＯＳ
ＦＥＴのソース形成領域を開口したレジスト膜１２とＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマスクとして、
ＤＭＯＳＦＥＴのボディー拡散層形成領域に、平面的に
見て互いに１８０゜の角度をなす２方向から２ステップ
のボロンイオンの注入を行う。その際、例えば１２０ｋ
ｅＶ、４×１０13ｃｍ-2程度の条件で、例えば注入角度
がＰ型半導体基板１の表面に垂直な軸に対して３０゜の
角度で、つまりＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ
の下方領域のうちソース側の略半分程度の領域にボロン
イオンが侵入するように１回目のボロンイオンの注入を
行う。さらに、半導体基板１を１８０度回転させて、Ｄ
ＭＯＳＦＥＴ形成領域の素子分離５の端部付近の下方に
ボロンイオンが侵入するよう３０゜の傾き角で２回目の
ボロンイオンの注入を行う。
ート電極形成用レジスト膜９をマスクとして用い、多結
晶シリコン膜８をドライエッチングによりパターニング
して、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ
+ 型ゲート電極８ｃを形成する。次に、例えばＤＭＯＳ
ＦＥＴのソース形成領域を開口したレジスト膜１２とＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマスクとして、
ＤＭＯＳＦＥＴのボディー拡散層形成領域に、平面的に
見て互いに１８０゜の角度をなす２方向から２ステップ
のボロンイオンの注入を行う。その際、例えば１２０ｋ
ｅＶ、４×１０13ｃｍ-2程度の条件で、例えば注入角度
がＰ型半導体基板１の表面に垂直な軸に対して３０゜の
角度で、つまりＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ
の下方領域のうちソース側の略半分程度の領域にボロン
イオンが侵入するように１回目のボロンイオンの注入を
行う。さらに、半導体基板１を１８０度回転させて、Ｄ
ＭＯＳＦＥＴ形成領域の素子分離５の端部付近の下方に
ボロンイオンが侵入するよう３０゜の傾き角で２回目の
ボロンイオンの注入を行う。
【００６３】次に、図２（ｂ）に示すように、レジスト
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物拡
散層であるＰ- 型ボディー拡散層１４を形成する。
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物拡
散層であるＰ- 型ボディー拡散層１４を形成する。
【００６４】次に、図２（ｃ）に示すように、例えばレ
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 を４０ｋｅＶ、３
×１０15ｃｍ-2程度の条件で注入し、例えば８５０℃，
６０分程度の熱処理を行なうことにより、ＤＭＯＳＦＥ
ＴのＮ+ 型ソース拡散層１５及びチャネル領域Ｒchan、
Ｎ+ 型ドレイン拡散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソ
ース拡散層１７、Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳ
ＦＥＴのＰ+ 型ソース拡散層１９、Ｐ+ 型ドレイン拡散
層２０を形成する。
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 を４０ｋｅＶ、３
×１０15ｃｍ-2程度の条件で注入し、例えば８５０℃，
６０分程度の熱処理を行なうことにより、ＤＭＯＳＦＥ
ＴのＮ+ 型ソース拡散層１５及びチャネル領域Ｒchan、
Ｎ+ 型ドレイン拡散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソ
ース拡散層１７、Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳ
ＦＥＴのＰ+ 型ソース拡散層１９、Ｐ+ 型ドレイン拡散
層２０を形成する。
【００６５】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【００６６】以上のように、本実施形態によれば、ＤＭ
ＯＳＦＥＴのＰ― 型ボディー拡散層１４及びチャネル
領域Ｒchanを形成するために、レジスト膜１２とＤＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ａをマスクとしてボロン
を注入する場合、注入角度がＰ型半導体基板１の表面に
垂直な軸に対して３０゜の角度で、かつＤＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ａのレジスト膜１２で覆われてい
ないソース領域側の側面にボロンイオンが進入するよう
な角度でボロンイオンの注入を行なっている。そして、
その後、低温の活性化熱処理を行なうことにより、ＤＭ
ＯＳＦＥＴのＰ- 型ボディー拡散層１４及びＤＭＯＳＦ
ＥＴのチャネル領域Ｒchanを形成している。
ＯＳＦＥＴのＰ― 型ボディー拡散層１４及びチャネル
領域Ｒchanを形成するために、レジスト膜１２とＤＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ａをマスクとしてボロン
を注入する場合、注入角度がＰ型半導体基板１の表面に
垂直な軸に対して３０゜の角度で、かつＤＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ａのレジスト膜１２で覆われてい
ないソース領域側の側面にボロンイオンが進入するよう
な角度でボロンイオンの注入を行なっている。そして、
その後、低温の活性化熱処理を行なうことにより、ＤＭ
ＯＳＦＥＴのＰ- 型ボディー拡散層１４及びＤＭＯＳＦ
ＥＴのチャネル領域Ｒchanを形成している。
【００６７】以上のような構造のＤＭＯＳＦＥＴ，ＮＭ
ＯＳＦＥＴ及びＰＭＯＳＦＥＴを搭載した半導体装置を
形成することによって、以下の効果を得ることができ
る。
ＯＳＦＥＴ及びＰＭＯＳＦＥＴを搭載した半導体装置を
形成することによって、以下の効果を得ることができ
る。
【００６８】ＤＭＯＳＦＥＴ型トランジスタのＰ- 型ボ
ディー拡散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒ
chanを形成するに当たり、上述のように、大傾角の注入
角度でＰ- 型ボディー拡散層１４へのイオン注入を行な
っている。従って、従来の方法では、ＤＭＯＳＦＥＴの
ゲート電極下にチャネル領域を形成するにあたり、ボデ
ィー拡散層をＰ型半導体基板１中で横方向に十分拡散さ
せるために行なっていた高温ドライブインを行なわなく
ても済む。すなわち、イオン注入を大傾角の注入角度に
することで、Ｐ型半導体基板中の横方向への飛程距離を
十分に取ることができるので、イオン注入のみでもＰ-
型ボディー拡散層１４を半導体基板中で横方向に十分広
げることができ、ゲート電極下にチャネル領域Ｒchanを
形成することが容易となるからである。
ディー拡散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒ
chanを形成するに当たり、上述のように、大傾角の注入
角度でＰ- 型ボディー拡散層１４へのイオン注入を行な
っている。従って、従来の方法では、ＤＭＯＳＦＥＴの
ゲート電極下にチャネル領域を形成するにあたり、ボデ
ィー拡散層をＰ型半導体基板１中で横方向に十分拡散さ
せるために行なっていた高温ドライブインを行なわなく
ても済む。すなわち、イオン注入を大傾角の注入角度に
することで、Ｐ型半導体基板中の横方向への飛程距離を
十分に取ることができるので、イオン注入のみでもＰ-
型ボディー拡散層１４を半導体基板中で横方向に十分広
げることができ、ゲート電極下にチャネル領域Ｒchanを
形成することが容易となるからである。
【００６９】以上のことから、上記問題点（１）〜
（３）を以下のように解消することができる。
（３）を以下のように解消することができる。
【００７０】−問題点（１）に対し−
ＣＭＯＳプロセスにＤＭＯＳＦＥＴの形成を組み込むに
当たって、ＤＭＯＳＦＥＴ、ＮＭＯＳＦＥＴ、ＰＭＯＳ
ＦＥＴのゲート電極を形成した後に、高温ドライブイン
処理が不要となるので、ＰＭＯＳＦＥＴ，ＮＭＯＳＦＥ
Ｔのゲート電極を形成する前に、例えばゲート酸化膜を
形成する前に、ＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴのＶｔ
制御用イオン注入を行うことができる。従って、ゲート
電極形成後にゲート電極を通過させてＮＭＯＳＦＥＴ、
ＰＭＯＳＦＥＴのＶｔ制御用イオン注入を行う必要がな
いので、膜質、膜厚制御の難しいゲート電極のイオンの
飛距離のばらつき等に起因するＶｔ制御への影響はまっ
たく解消しうる。よって、ＣＭＯＳデバイス上にＤＭＯ
ＳＦＥＴを搭載してもＶｔばらつきの少ないＮＭＯＳＦ
ＥＴ、ＰＭＯＳＦＥＴを形成しうる。
当たって、ＤＭＯＳＦＥＴ、ＮＭＯＳＦＥＴ、ＰＭＯＳ
ＦＥＴのゲート電極を形成した後に、高温ドライブイン
処理が不要となるので、ＰＭＯＳＦＥＴ，ＮＭＯＳＦＥ
Ｔのゲート電極を形成する前に、例えばゲート酸化膜を
形成する前に、ＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴのＶｔ
制御用イオン注入を行うことができる。従って、ゲート
電極形成後にゲート電極を通過させてＮＭＯＳＦＥＴ、
ＰＭＯＳＦＥＴのＶｔ制御用イオン注入を行う必要がな
いので、膜質、膜厚制御の難しいゲート電極のイオンの
飛距離のばらつき等に起因するＶｔ制御への影響はまっ
たく解消しうる。よって、ＣＭＯＳデバイス上にＤＭＯ
ＳＦＥＴを搭載してもＶｔばらつきの少ないＮＭＯＳＦ
ＥＴ、ＰＭＯＳＦＥＴを形成しうる。
【００７１】−問題点（２）に対し−
ＣＭＯＳプロセス中にＤＭＯＳＦＥＴの形成を組み込む
に当たって、各ＦＥＴのゲート電極を形成した後に高温
ドライブイン処理のための熱処理が不要となるので、ゲ
ート電極内に高濃度にドーピングされた不純物が熱処理
によって各ＦＥＴのゲート酸化膜中に拡散することがな
い。従って、信頼性の高いゲート酸化膜を実現すること
ができる。
に当たって、各ＦＥＴのゲート電極を形成した後に高温
ドライブイン処理のための熱処理が不要となるので、ゲ
ート電極内に高濃度にドーピングされた不純物が熱処理
によって各ＦＥＴのゲート酸化膜中に拡散することがな
い。従って、信頼性の高いゲート酸化膜を実現すること
ができる。
【００７２】（第２の実施形態）
図３（ａ）〜（ｃ）は、本発明の第２の実施形態におけ
る半導体装置の製造工程を示す断面図である。但し、図
３（ａ）に示す工程以前の工程については、上述の第１
の実施形態で説明した図１（ａ）〜（ｃ）及び図２
（ａ）に示す工程と同一である。すなわち、図３（ａ）
に示す工程の前に、レジスト膜１２を形成し、レジスト
膜１２及びＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとを
マスクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領
域に、平面的に見て互いに１８０゜の角度をなす２方向
から２ステップのボロンイオンの注入を行う。その際、
例えば１２０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、
例えば注入角度がＰ型半導体基板１の表面に垂直な軸に
対して３０゜の角度で、かつＤＭＯＳＦＥＴのＮ+ 型ゲ
ート電極８ａの下方領域のうちソース側の略半分程度の
領域にボロンイオンが侵入するように１回目のボロンイ
オンの注入を行う。さらに、半導体基板１を１８０度回
転させて、ＤＭＯＳＦＥＴ形成領域の素子分離５の端部
付近の下方にボロンイオンが侵入するよう３０゜の傾き
角で２回目のボロンイオンの注入を行う。
る半導体装置の製造工程を示す断面図である。但し、図
３（ａ）に示す工程以前の工程については、上述の第１
の実施形態で説明した図１（ａ）〜（ｃ）及び図２
（ａ）に示す工程と同一である。すなわち、図３（ａ）
に示す工程の前に、レジスト膜１２を形成し、レジスト
膜１２及びＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとを
マスクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領
域に、平面的に見て互いに１８０゜の角度をなす２方向
から２ステップのボロンイオンの注入を行う。その際、
例えば１２０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、
例えば注入角度がＰ型半導体基板１の表面に垂直な軸に
対して３０゜の角度で、かつＤＭＯＳＦＥＴのＮ+ 型ゲ
ート電極８ａの下方領域のうちソース側の略半分程度の
領域にボロンイオンが侵入するように１回目のボロンイ
オンの注入を行う。さらに、半導体基板１を１８０度回
転させて、ＤＭＯＳＦＥＴ形成領域の素子分離５の端部
付近の下方にボロンイオンが侵入するよう３０゜の傾き
角で２回目のボロンイオンの注入を行う。
【００７３】次に、図３（ａ）に示すように、再度レジ
スト膜１２とＤＭＯＳＦＥＴのＮ+型ゲート電極８ａと
をマスクとして、ＤＭＯＳＦＥＴのボディー拡散層形成
領域に、図２（ａ）に示す工程におけるボロンイオンの
注入の加速エネルギーを高加速エネルギーとなる１５０
ｋｅＶ、１×１０14ｃｍ-2程度の条件で、図２（ａ）に
示すボロンイオンの注入よりも小さい注入角度で、例え
ばＰ型半導体基板１の表面に垂直な軸に対して０゜とな
るような角度でボロンイオンの注入を行なう。
スト膜１２とＤＭＯＳＦＥＴのＮ+型ゲート電極８ａと
をマスクとして、ＤＭＯＳＦＥＴのボディー拡散層形成
領域に、図２（ａ）に示す工程におけるボロンイオンの
注入の加速エネルギーを高加速エネルギーとなる１５０
ｋｅＶ、１×１０14ｃｍ-2程度の条件で、図２（ａ）に
示すボロンイオンの注入よりも小さい注入角度で、例え
ばＰ型半導体基板１の表面に垂直な軸に対して０゜とな
るような角度でボロンイオンの注入を行なう。
【００７４】なお、Ｐ+ 型ボディー埋め込み拡散層３２
形成のためのイオン注入を行う前に、先にＰ- ボディー
拡散層１４を形成するための斜め方向からのイオン注入
を行なっているので、半導体基板内の結晶がある程度ア
モルファス化されている。そして、その状態で垂直方向
からのイオン注入が行われるので、イオン注入の際のチ
ャネリングを確実に防止することができる。したがっ
て、Ｐ+ 型ボディー埋め込み拡散層３２の形状が不規則
になることはない。
形成のためのイオン注入を行う前に、先にＰ- ボディー
拡散層１４を形成するための斜め方向からのイオン注入
を行なっているので、半導体基板内の結晶がある程度ア
モルファス化されている。そして、その状態で垂直方向
からのイオン注入が行われるので、イオン注入の際のチ
ャネリングを確実に防止することができる。したがっ
て、Ｐ+ 型ボディー埋め込み拡散層３２の形状が不規則
になることはない。
【００７５】次に、図３（ｂ）に示すように、レジスト
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー
拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及び
第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡散
層３２を形成する。この場合、Ｐ+ 型ボディー埋め込み
拡散層３２の横方向の端部は、ＤＭＯＳＦＥＴのＮ+ 型
ゲート電極８ａのソース側のエッジ近傍に存在してい
る。また、Ｐ+ 型ボディー埋め込み拡散層３２の深さは
Ｐ- 型ボディー拡散層１４より深く半導体基板１内に入
り込んでいて、Ｐ― 型ボディー拡散層１４のＤＭＯＳ
ＦＥＴのＮ+ 型ゲート電極８ａ直下の表面濃度にほとん
ど影響を与えないようになされている。従って、ＤＭＯ
ＳＦＥＴのＶｔは、Ｐ+ 型ボディー埋め込み拡散層３２
の影響を受けることなく、Ｐ- 型ボディー拡散層１４の
みで決定される。
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー
拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及び
第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡散
層３２を形成する。この場合、Ｐ+ 型ボディー埋め込み
拡散層３２の横方向の端部は、ＤＭＯＳＦＥＴのＮ+ 型
ゲート電極８ａのソース側のエッジ近傍に存在してい
る。また、Ｐ+ 型ボディー埋め込み拡散層３２の深さは
Ｐ- 型ボディー拡散層１４より深く半導体基板１内に入
り込んでいて、Ｐ― 型ボディー拡散層１４のＤＭＯＳ
ＦＥＴのＮ+ 型ゲート電極８ａ直下の表面濃度にほとん
ど影響を与えないようになされている。従って、ＤＭＯ
ＳＦＥＴのＶｔは、Ｐ+ 型ボディー埋め込み拡散層３２
の影響を受けることなく、Ｐ- 型ボディー拡散層１４の
みで決定される。
【００７６】次に、図３（ｃ）に示すように、例えばレ
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 イオンを４０ｋｅ
Ｖ、３×１０15ｃｍ-2程度の条件で注入し、例えば８５
０℃，６０分程度の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 イオンを４０ｋｅ
Ｖ、３×１０15ｃｍ-2程度の条件で注入し、例えば８５
０℃，６０分程度の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
【００７７】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【００７８】本実施形態においても、図示は省略した
が、上記図２（ａ）に示す工程に相当する工程で、注入
角度がＰ型半導体基板１の法線に対して３０゜の角度
で、かつＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａのレジ
スト膜１２で覆われていないソース領域側の側面にボロ
ンイオンが進入するような角度でボロンイオンの注入を
行なって、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散層１４
及びチャネル領域Ｒchanを形成しているので、上記第１
の実施形態における効果と同様の効果を得ることができ
る。
が、上記図２（ａ）に示す工程に相当する工程で、注入
角度がＰ型半導体基板１の法線に対して３０゜の角度
で、かつＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａのレジ
スト膜１２で覆われていないソース領域側の側面にボロ
ンイオンが進入するような角度でボロンイオンの注入を
行なって、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散層１４
及びチャネル領域Ｒchanを形成しているので、上記第１
の実施形態における効果と同様の効果を得ることができ
る。
【００７９】そして、その後、低温の活性化熱処理を行
なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散
層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及びＰ+
型ボディー埋め込み拡散層３２を形成している。
なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散
層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及びＰ+
型ボディー埋め込み拡散層３２を形成している。
【００８０】このように、ＤＭＯＳＦＥＴのＰ- 型ボデ
ィー拡散層１４の下部に、より高濃度のＰ型不純物を含
む第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡
散層３２が形成されているので、ボディー拡散層全体の
抵抗を低くすることができる。従って、ＤＭＯＳＦＥＴ
を高性能化するためにＰ- 型ボディー拡散層１４の表面
濃度を下げ、スレッショルド電圧を低くしても、高濃度
のＰ+ 型ボディー埋め込み拡散層３２があるので、ボデ
ィー拡散層１４全体の抵抗は低く抑えられる。そして、
ボディー拡散層１４全体の抵抗が低くなることから、Ｄ
ＭＯＳＦＥＴの基板電流によるボディー端子の電位上昇
によるスレッショルド電圧の変動が抑制される。特に、
ボディー拡散層１４をベースとし、Ｎ+ 型ソース拡散層
１５をエミッタとし、Ｎ- 型ドレイン拡散層２をコレク
タとする寄生バイポーラＮＰＮ型トランジスタが生じて
も、そのベースに相当する部位の不純物濃度が高濃度で
あるために低抵抗となるので、当該トランジスタの作動
を抑制することが可能となる。つまり、ソース・ドレイ
ン間耐圧性が向上することになる。
ィー拡散層１４の下部に、より高濃度のＰ型不純物を含
む第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡
散層３２が形成されているので、ボディー拡散層全体の
抵抗を低くすることができる。従って、ＤＭＯＳＦＥＴ
を高性能化するためにＰ- 型ボディー拡散層１４の表面
濃度を下げ、スレッショルド電圧を低くしても、高濃度
のＰ+ 型ボディー埋め込み拡散層３２があるので、ボデ
ィー拡散層１４全体の抵抗は低く抑えられる。そして、
ボディー拡散層１４全体の抵抗が低くなることから、Ｄ
ＭＯＳＦＥＴの基板電流によるボディー端子の電位上昇
によるスレッショルド電圧の変動が抑制される。特に、
ボディー拡散層１４をベースとし、Ｎ+ 型ソース拡散層
１５をエミッタとし、Ｎ- 型ドレイン拡散層２をコレク
タとする寄生バイポーラＮＰＮ型トランジスタが生じて
も、そのベースに相当する部位の不純物濃度が高濃度で
あるために低抵抗となるので、当該トランジスタの作動
を抑制することが可能となる。つまり、ソース・ドレイ
ン間耐圧性が向上することになる。
【００８１】加えて、本実施形態では、上記３０゜の大
傾角によるイオン注入を行ってＰ-型ボディー拡散層１
４及びチャネル領域Ｒchanを形成した後に、Ｐ+ 型ボデ
ィー埋め込み拡散層３２を形成するために、再度レジス
ト膜１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマ
スクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領域
に、ボロンイオンの注入より高加速エネルギーで、かつ
注入角度がＰ型半導体基板１の法線に対して０゜の角度
で、ボロンイオンの注入を行なっている。したがって、
最初の大傾角のイオン注入によってある程度半導体基板
内がアモルファス化されているので、その後、垂直方向
からＰ+ 型ボディー埋め込み拡散層３２を形成するため
のイオン注入を行っても、チャネリングが生じ難く、そ
の後の不純物の拡散処理によってランダムな不純物の分
布を招くことがない。すなわち、耐圧特性や電気的特性
のばらつきを招くことはない。それに対し、大傾角のイ
オン注入を行う前に、Ｐ+ 型ボディー埋め込み拡散層３
２を形成するための垂直方向からのイオン注入を行う場
合には、チャネリングによって半導体基板内で不純物が
不規則に分布するようになり、その不規則に分布した不
純物がさらに半導体基板内で拡散するので、耐圧等の電
気的特性のばらつきが大きくなるという不具合を生じる
虞れがある。
傾角によるイオン注入を行ってＰ-型ボディー拡散層１
４及びチャネル領域Ｒchanを形成した後に、Ｐ+ 型ボデ
ィー埋め込み拡散層３２を形成するために、再度レジス
ト膜１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマ
スクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領域
に、ボロンイオンの注入より高加速エネルギーで、かつ
注入角度がＰ型半導体基板１の法線に対して０゜の角度
で、ボロンイオンの注入を行なっている。したがって、
最初の大傾角のイオン注入によってある程度半導体基板
内がアモルファス化されているので、その後、垂直方向
からＰ+ 型ボディー埋め込み拡散層３２を形成するため
のイオン注入を行っても、チャネリングが生じ難く、そ
の後の不純物の拡散処理によってランダムな不純物の分
布を招くことがない。すなわち、耐圧特性や電気的特性
のばらつきを招くことはない。それに対し、大傾角のイ
オン注入を行う前に、Ｐ+ 型ボディー埋め込み拡散層３
２を形成するための垂直方向からのイオン注入を行う場
合には、チャネリングによって半導体基板内で不純物が
不規則に分布するようになり、その不規則に分布した不
純物がさらに半導体基板内で拡散するので、耐圧等の電
気的特性のばらつきが大きくなるという不具合を生じる
虞れがある。
【００８２】なお、Ｐ- 型ボディー拡散層１４とＰ+ 型
ボディー埋め込み拡散層３２とを形成するためのイオン
注入は同一のマスクを用いて行っているので、イオンの
注入工程を１回追加するだけでよく、この効果を得るの
にコストの増大は僅かで済む。
ボディー埋め込み拡散層３２とを形成するためのイオン
注入は同一のマスクを用いて行っているので、イオンの
注入工程を１回追加するだけでよく、この効果を得るの
にコストの増大は僅かで済む。
【００８３】（第３の実施形態）
次に、第３の実施形態について説明する。図４（ａ），
（ｂ）及び図５（ａ），（ｂ）は、第３の実施形態にお
ける半導体装置の製造工程を示す断面図である。但し、
図４（ｃ）に示す工程以前の工程は、上述の第１の実施
形態において説明した図１（ａ）〜（ｃ）に示す工程と
ほぼ同じである。ただし、本実施形態では、図４（ａ）
に示す工程の前に、ゲート電極形成用レジスト膜９を除
去することなくさらにその上に新たなレジスト膜１２を
形成し、各レジスト膜９，１２及びＤＭＯＳＦＥＴのＮ
+ 型ゲート電極８ａとをマスクとして、ＤＭＯＳＦＥＴ
のボディー拡散層形成領域に、平面的に見て互いに１８
０゜の角度をなす２方向から２ステップのボロンイオン
の注入を行う。その際、例えば１２０ｋｅＶ、４×１０
13ｃｍ-2程度の条件で、例えば注入角度がＰ型半導体基
板１の表面に垂直な軸に対して３０゜の角度で、かつＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａの下方領域のうち
ソース側の略半分程度の領域にボロンイオンが侵入する
ように１回目のボロンイオンの注入を行う。さらに、半
導体基板１を１８０度回転させて、ＤＭＯＳＦＥＴ形成
領域の素子分離５の端部付近の下方にボロンイオンが侵
入するよう３０゜の傾き角で２回目のボロンイオンの注
入を行う。
（ｂ）及び図５（ａ），（ｂ）は、第３の実施形態にお
ける半導体装置の製造工程を示す断面図である。但し、
図４（ｃ）に示す工程以前の工程は、上述の第１の実施
形態において説明した図１（ａ）〜（ｃ）に示す工程と
ほぼ同じである。ただし、本実施形態では、図４（ａ）
に示す工程の前に、ゲート電極形成用レジスト膜９を除
去することなくさらにその上に新たなレジスト膜１２を
形成し、各レジスト膜９，１２及びＤＭＯＳＦＥＴのＮ
+ 型ゲート電極８ａとをマスクとして、ＤＭＯＳＦＥＴ
のボディー拡散層形成領域に、平面的に見て互いに１８
０゜の角度をなす２方向から２ステップのボロンイオン
の注入を行う。その際、例えば１２０ｋｅＶ、４×１０
13ｃｍ-2程度の条件で、例えば注入角度がＰ型半導体基
板１の表面に垂直な軸に対して３０゜の角度で、かつＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａの下方領域のうち
ソース側の略半分程度の領域にボロンイオンが侵入する
ように１回目のボロンイオンの注入を行う。さらに、半
導体基板１を１８０度回転させて、ＤＭＯＳＦＥＴ形成
領域の素子分離５の端部付近の下方にボロンイオンが侵
入するよう３０゜の傾き角で２回目のボロンイオンの注
入を行う。
【００８４】次に、図４（ｂ）に示すように、再度各レ
ジスト膜９，１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極
８ａとをマスクとして、ＤＭＯＳＦＥＴのボディー拡散
層形成領域に、例えばボロンを図１０に示す工程におけ
るボロンイオンの注入よりも高加速エネルギーとなる１
５０ｋｅＶ、１×１０14ｃｍ-2程度の条件で、かつ図１
０に示す工程よりも注入角度の小さい条件、例えば注入
角度がＰ型半導体基板１の表面に垂直な軸に対して０゜
の角度でボロンイオンの注入を行なう。
ジスト膜９，１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極
８ａとをマスクとして、ＤＭＯＳＦＥＴのボディー拡散
層形成領域に、例えばボロンを図１０に示す工程におけ
るボロンイオンの注入よりも高加速エネルギーとなる１
５０ｋｅＶ、１×１０14ｃｍ-2程度の条件で、かつ図１
０に示す工程よりも注入角度の小さい条件、例えば注入
角度がＰ型半導体基板１の表面に垂直な軸に対して０゜
の角度でボロンイオンの注入を行なう。
【００８５】次に、図５（ａ）に示すように、各レジス
ト膜９，１２を除去し、例えば８５０℃，３０分程度の
熱処理を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボ
ディー拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒch
an及びＰ+ 型ボディー埋め込み拡散層３２を形成する。
この場合、Ｐ+ 型ボディー埋め込み拡散層３２の横方向
の端部は、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａのソ
ース側エッジの近傍に存在している。また、Ｐ+ 型ボデ
ィー埋め込み拡散層３２の深さはＰ- 型ボディー拡散層
１４より深く半導体基板１内に入り込んでいて、Ｐ- 型
ボディー拡散層１４のＤＭＯＳＦＥＴのＮ+ 型ゲート電
極８ａ直下の表面濃度にほとんど影響を与えないように
なされている。従って、ＤＭＯＳＦＥＴのＶｔは、Ｐ+
型ボディー埋め込み拡散層３２の影響を受けることな
く、Ｐ- 型ボディー拡散層１４のみで決定される。
ト膜９，１２を除去し、例えば８５０℃，３０分程度の
熱処理を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボ
ディー拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒch
an及びＰ+ 型ボディー埋め込み拡散層３２を形成する。
この場合、Ｐ+ 型ボディー埋め込み拡散層３２の横方向
の端部は、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａのソ
ース側エッジの近傍に存在している。また、Ｐ+ 型ボデ
ィー埋め込み拡散層３２の深さはＰ- 型ボディー拡散層
１４より深く半導体基板１内に入り込んでいて、Ｐ- 型
ボディー拡散層１４のＤＭＯＳＦＥＴのＮ+ 型ゲート電
極８ａ直下の表面濃度にほとんど影響を与えないように
なされている。従って、ＤＭＯＳＦＥＴのＶｔは、Ｐ+
型ボディー埋め込み拡散層３２の影響を受けることな
く、Ｐ- 型ボディー拡散層１４のみで決定される。
【００８６】次に、図５（ｂ）に示すように、例えばレ
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ、ＮＭＯＳＦ
ＥＴ形成領域に例えば砒素イオンを４０ｋｅＶ、４×１
０15ｃｍ-2程度の条件で注入し、さらに、ＰＭＯＳＦＥ
Ｔ形成領域に例えばＢＦ2 イオンを４０ｋｅＶ、３×１
０15ｃｍ-2程度の条件で注入し、例えば８５０℃，６０
分程度の熱処理を行なうことにより、ＤＭＯＳＦＥＴの
Ｎ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡散層１６、
ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、Ｎ+ 型ドレ
イン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソース拡散層
１９、Ｐ+ 型ドレイン拡散層２０を形成する。
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ、ＮＭＯＳＦ
ＥＴ形成領域に例えば砒素イオンを４０ｋｅＶ、４×１
０15ｃｍ-2程度の条件で注入し、さらに、ＰＭＯＳＦＥ
Ｔ形成領域に例えばＢＦ2 イオンを４０ｋｅＶ、３×１
０15ｃｍ-2程度の条件で注入し、例えば８５０℃，６０
分程度の熱処理を行なうことにより、ＤＭＯＳＦＥＴの
Ｎ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡散層１６、
ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、Ｎ+ 型ドレ
イン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソース拡散層
１９、Ｐ+ 型ドレイン拡散層２０を形成する。
【００８７】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【００８８】本実施形態では、ＤＭＯＳＦＥＴのＰ- 型
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
ために、ボロンイオンを注入する際の傾き角度や加速エ
ネルギー等は上記第２実施形態と同じであり、その後、
Ｐ+ 型ボディー拡散埋め込み層３２を形成することも上
記第２実施形態と同じであるので、上記第２実施形態と
同じ効果を基本的に発揮することができる。
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
ために、ボロンイオンを注入する際の傾き角度や加速エ
ネルギー等は上記第２実施形態と同じであり、その後、
Ｐ+ 型ボディー拡散埋め込み層３２を形成することも上
記第２実施形態と同じであるので、上記第２実施形態と
同じ効果を基本的に発揮することができる。
【００８９】それに加え、本実施形態では、ＤＭＯＳＦ
ＥＴのＰ- 型ボディー拡散層１４及びＰ+ 型ボディー埋
め込み拡散層３２を形成するにあたり、レジスト膜１２
とＤＭＯＳＦＥＴＮ+ 型ゲート電極８ａだけでなく、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａを形成するのに使
用したゲート電極形成用レジスト膜９ｂをマスクとし
て、使用している。従って、レジスト膜１２とＤＭＯＳ
ＦＥＴのＮ+ 型ゲート電極８ａとのマスク合わせずれが
生じた場合でも、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８
ａの上でゲート電極形成用レジスト膜９によってボロン
イオンが阻止される。したがって、レジスト膜１２の存
在しない場合のごとくボロンイオンがＤＭＯＳＦＥＴの
Ｎ+ 型ゲート電極８ａの上面からゲート電極下方まで突
き抜けることがない。よって、Ｎ+ 型ゲート電極８ａの
下方領域において、注入されたボロンイオンはＮ+ 型ゲ
ート電極８ａのソース側端部からほぼ同一距離だけ横方
向に入った部分まで侵入するので、ゲート長つまりＮ+
型ソース拡散層１５とＮ- 型ドレイン拡散層との間のチ
ャネル領域Ｒchanの長さのばらつきを抑制できるという
利点がある。
ＥＴのＰ- 型ボディー拡散層１４及びＰ+ 型ボディー埋
め込み拡散層３２を形成するにあたり、レジスト膜１２
とＤＭＯＳＦＥＴＮ+ 型ゲート電極８ａだけでなく、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａを形成するのに使
用したゲート電極形成用レジスト膜９ｂをマスクとし
て、使用している。従って、レジスト膜１２とＤＭＯＳ
ＦＥＴのＮ+ 型ゲート電極８ａとのマスク合わせずれが
生じた場合でも、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８
ａの上でゲート電極形成用レジスト膜９によってボロン
イオンが阻止される。したがって、レジスト膜１２の存
在しない場合のごとくボロンイオンがＤＭＯＳＦＥＴの
Ｎ+ 型ゲート電極８ａの上面からゲート電極下方まで突
き抜けることがない。よって、Ｎ+ 型ゲート電極８ａの
下方領域において、注入されたボロンイオンはＮ+ 型ゲ
ート電極８ａのソース側端部からほぼ同一距離だけ横方
向に入った部分まで侵入するので、ゲート長つまりＮ+
型ソース拡散層１５とＮ- 型ドレイン拡散層との間のチ
ャネル領域Ｒchanの長さのばらつきを抑制できるという
利点がある。
【００９０】（第４の実施形態）
次に、第４の実施形態について説明する。図６（ａ）〜
ｃ）及び図７（ａ）〜（ｃ）は、第４の実施形態に係る
半導体装置の製造工程を示す断面図である。
ｃ）及び図７（ａ）〜（ｃ）は、第４の実施形態に係る
半導体装置の製造工程を示す断面図である。
【００９１】図６（ａ）〜（ｃ）に示す工程は、上記第
１の実施形態において説明した図１（ａ）〜（ｃ）及び
図２（ａ）〜（ｃ）に示す工程と基本的にはほとんど同
じである。ただし、本実施形態においては、ＤＭＯＳＦ
ＥＴのＮ+ 型ドレイン層１６やＰ- 型ボディー拡散層１
４を取り囲む第１の不純物拡散層にＰ型不純物を導入
し、極低濃度のＰ- 型ボディー拡散層３０を形成してい
る。その結果、ボディー拡散層は、２つのＰ- 型ボディ
ー拡散層３０，１４によって構成されることになる。こ
こで、Ｐ- 型ボディー拡散層３０には１０16ｃｍ-3オー
ダーの濃度の不純物が含まれており、Ｐ- 型ボディー拡
散層１４には１０17ｃｍ-3オーダーの濃度の不純物が含
まれている。
１の実施形態において説明した図１（ａ）〜（ｃ）及び
図２（ａ）〜（ｃ）に示す工程と基本的にはほとんど同
じである。ただし、本実施形態においては、ＤＭＯＳＦ
ＥＴのＮ+ 型ドレイン層１６やＰ- 型ボディー拡散層１
４を取り囲む第１の不純物拡散層にＰ型不純物を導入
し、極低濃度のＰ- 型ボディー拡散層３０を形成してい
る。その結果、ボディー拡散層は、２つのＰ- 型ボディ
ー拡散層３０，１４によって構成されることになる。こ
こで、Ｐ- 型ボディー拡散層３０には１０16ｃｍ-3オー
ダーの濃度の不純物が含まれており、Ｐ- 型ボディー拡
散層１４には１０17ｃｍ-3オーダーの濃度の不純物が含
まれている。
【００９２】このように、極低濃度のＰ- 型ボディー拡
散層３０の中に低濃度ではあるがそれよりは濃度が高い
Ｐ- 型ボディー拡散層を形成することにより、ＤＭＯＳ
ＦＥＴの耐圧特性が向上する。また、Ｎ+ 型ドレイン拡
散層１６の周囲がＰ- 型層となるので、Ｎ+ 型ドレイン
拡散層１６の寄生容量が低減され、ＤＭＯＳＦＥＴの動
作速度が向上する。
散層３０の中に低濃度ではあるがそれよりは濃度が高い
Ｐ- 型ボディー拡散層を形成することにより、ＤＭＯＳ
ＦＥＴの耐圧特性が向上する。また、Ｎ+ 型ドレイン拡
散層１６の周囲がＰ- 型層となるので、Ｎ+ 型ドレイン
拡散層１６の寄生容量が低減され、ＤＭＯＳＦＥＴの動
作速度が向上する。
【００９３】（第５の実施形態）
次に、第５の実施形態について説明する。図８（ａ）〜
１（ｃ）及び図９（ａ）〜２（ｃ）は、第５の実施形態
における半導体装置の製造工程を示す断面図である。
１（ｃ）及び図９（ａ）〜２（ｃ）は、第５の実施形態
における半導体装置の製造工程を示す断面図である。
【００９４】図８（ａ）〜（ｃ）に示す各工程は、上記
第１の実施形態における図１（ａ）〜（ｃ）に示す各工
程と基本的に同じである。すなわち、Ｐ型半導体基板１
に、ＤＭＯＳＦＥＴの第１の不純物拡散層であるＮ- 型
ドレイン拡散層２、ＮＭＯＳＦＥＴのＰ- 型ウェル拡散
層３、ＰＭＯＳＦＥＴのＮ- 型ウェル拡散層４をそれぞ
れ形成した後、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥ
Ｔ形成領域、ＰＭＯＳ形成領域を区画する素子分離５を
形成する。さらに、ＰＭＯＳＦＥＴ形成領域にＰ- 型Ｖ
ｔ制御拡散層６を形成し、各領域のＰ型半導体基板１の
表面上にゲート酸化膜７を形成した後、基板の全面上に
多結晶シリコン膜８を形成し、その上にＤＭＯＳＦＥ
Ｔ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極形成
領域を覆うゲート電極形成用レジスト膜９を形成する。
ただし、本実施形態では、多結晶シリコン膜８の厚み
は、２００ｎｍ程度であり、第１の実施形態における３
００ｎｍよりも薄くしておく。
第１の実施形態における図１（ａ）〜（ｃ）に示す各工
程と基本的に同じである。すなわち、Ｐ型半導体基板１
に、ＤＭＯＳＦＥＴの第１の不純物拡散層であるＮ- 型
ドレイン拡散層２、ＮＭＯＳＦＥＴのＰ- 型ウェル拡散
層３、ＰＭＯＳＦＥＴのＮ- 型ウェル拡散層４をそれぞ
れ形成した後、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥ
Ｔ形成領域、ＰＭＯＳ形成領域を区画する素子分離５を
形成する。さらに、ＰＭＯＳＦＥＴ形成領域にＰ- 型Ｖ
ｔ制御拡散層６を形成し、各領域のＰ型半導体基板１の
表面上にゲート酸化膜７を形成した後、基板の全面上に
多結晶シリコン膜８を形成し、その上にＤＭＯＳＦＥ
Ｔ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極形成
領域を覆うゲート電極形成用レジスト膜９を形成する。
ただし、本実施形態では、多結晶シリコン膜８の厚み
は、２００ｎｍ程度であり、第１の実施形態における３
００ｎｍよりも薄くしておく。
【００９５】次に、図９（ａ）に示すように、例えばゲ
ート電極形成用レジスト膜９をマスクとして用い、多結
晶シリコン膜８をドライエッチングによりパターニング
して、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ
+ 型ゲート電極８ｃを形成する。次に、例えばＤＭＯＳ
ＦＥＴのソース形成領域を開口したレジスト膜１２とＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマスクとし
て、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、１ス
テップのボロンイオンの注入を行う。その際、例えば１
４０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、例えば注
入角度がＰ型半導体基板１の表面に垂直な軸に対して７
゜の角度で、つまりＤＭＯＳＦＥＴのＮ+ 型ゲート電極
８ａの下方領域のうちソース側の略半分程度の領域にボ
ロンイオンが侵入するようにボロンイオンの注入を行
う。このとき、ボロンイオンが厚さが薄い多結晶シリコ
ン膜（２００ｎｍ）で構成されるＮ+ 型ゲート電極８ａ
を突き抜けて注入される。
ート電極形成用レジスト膜９をマスクとして用い、多結
晶シリコン膜８をドライエッチングによりパターニング
して、ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯ
ＳＦＥＴのＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ
+ 型ゲート電極８ｃを形成する。次に、例えばＤＭＯＳ
ＦＥＴのソース形成領域を開口したレジスト膜１２とＤ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマスクとし
て、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、１ス
テップのボロンイオンの注入を行う。その際、例えば１
４０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、例えば注
入角度がＰ型半導体基板１の表面に垂直な軸に対して７
゜の角度で、つまりＤＭＯＳＦＥＴのＮ+ 型ゲート電極
８ａの下方領域のうちソース側の略半分程度の領域にボ
ロンイオンが侵入するようにボロンイオンの注入を行
う。このとき、ボロンイオンが厚さが薄い多結晶シリコ
ン膜（２００ｎｍ）で構成されるＮ+ 型ゲート電極８ａ
を突き抜けて注入される。
【００９６】次に、図９（ｂ）に示すように、レジスト
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物拡
散層であるＰ- 型ボディー拡散層１４を形成する。
膜１２を除去し、例えば８５０℃，３０分程度の熱処理
を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物拡
散層であるＰ- 型ボディー拡散層１４を形成する。
【００９７】次に、図９（ｃ）に示すように、例えばレ
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 を４０ｋｅＶ、３
×１０15ｃｍ-2程度の条件で注入し、例えば８５０℃，
６０分程度の低温の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５及びチャネル領域Ｒ
chan、Ｎ+ 型ドレイン拡散層１６、ＮＭＯＳＦＥＴのＮ
+ 型ソース拡散層１７、Ｎ+ 型ドレイン拡散層１８、Ｐ
ＭＯＳＦＥＴのＰ+ 型ソース拡散層１９、Ｐ+ 型ドレイ
ン拡散層２０を形成する。
ジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 を４０ｋｅＶ、３
×１０15ｃｍ-2程度の条件で注入し、例えば８５０℃，
６０分程度の低温の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５及びチャネル領域Ｒ
chan、Ｎ+ 型ドレイン拡散層１６、ＮＭＯＳＦＥＴのＮ
+ 型ソース拡散層１７、Ｎ+ 型ドレイン拡散層１８、Ｐ
ＭＯＳＦＥＴのＰ+ 型ソース拡散層１９、Ｐ+ 型ドレイ
ン拡散層２０を形成する。
【００９８】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【００９９】本実施形態では、ＤＭＯＳＦＥＴのＰ- 型
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
ために、レジスト膜１２をマスクとしてボロンイオンを
注入すると、チャネル領域を除くＰ- 型ボディー拡散層
１４は上記第１の実施形態と同様に形成されるが、チャ
ネル領域Ｒchanがドレイン側に向かって浅く延びた形状
になる。すなわち、ボロンイオンの注入を行う前にＮ+
型ゲート電極８ａを薄く形成しておいて、ボロンイオン
の注入を行う際には不純物イオンがＮ+ 型ゲート電極８
ａを突き抜けるようにしているからである。
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
ために、レジスト膜１２をマスクとしてボロンイオンを
注入すると、チャネル領域を除くＰ- 型ボディー拡散層
１４は上記第１の実施形態と同様に形成されるが、チャ
ネル領域Ｒchanがドレイン側に向かって浅く延びた形状
になる。すなわち、ボロンイオンの注入を行う前にＮ+
型ゲート電極８ａを薄く形成しておいて、ボロンイオン
の注入を行う際には不純物イオンがＮ+ 型ゲート電極８
ａを突き抜けるようにしているからである。
【０１００】以上のような構造を有するＤＭＯＳＦＥ
Ｔ，ＮＭＯＳＦＥＴ及びＰＭＳＦＥＴを搭載した本実施
形態の半導体装置は、従来の方法のごとくゲート電極下
方の端部付近に打ち込まれた不純物を高温のドライブイ
ンによって、ゲート電極の直下領域に沿って横方向に拡
散させる必要がないので、第１の実施形態と同様に、従
来の問題点（１），（２）を解決することができる。そ
れに加えて、さらに以下のような顕著な効果を発揮する
ことができる。
Ｔ，ＮＭＯＳＦＥＴ及びＰＭＳＦＥＴを搭載した本実施
形態の半導体装置は、従来の方法のごとくゲート電極下
方の端部付近に打ち込まれた不純物を高温のドライブイ
ンによって、ゲート電極の直下領域に沿って横方向に拡
散させる必要がないので、第１の実施形態と同様に、従
来の問題点（１），（２）を解決することができる。そ
れに加えて、さらに以下のような顕著な効果を発揮する
ことができる。
【０１０１】ＤＭＯＳＦＥＴ型トランジスタのＤＭＯＳ
ＦＥＴのチャネル領域Ｒchanは、上述のように、Ｎ+ 型
ゲート電極８ａを通して注入された不純物イオンにより
形成される。したがって、イオン注入時のドーズ量を多
くかつ注入エネルギーを大きくしても、Ｐ- 型ボディー
拡散層１４のチャネル領域Ｒchanにおける不純物濃度は
薄く抑制されるのでしきい値を小さくできる。一方、イ
オン注入時のドーズ量を多くかつ注入エネルギーを大き
くすることで、Ｐ- 型ボディー拡散層１４のＮ+ 型ソー
ス拡散層１５下方における深さは大きくなりかつ不純物
濃度は濃くなるので、寄生バイポーラトランジスタの作
動を抑制することができる利点がある。
ＦＥＴのチャネル領域Ｒchanは、上述のように、Ｎ+ 型
ゲート電極８ａを通して注入された不純物イオンにより
形成される。したがって、イオン注入時のドーズ量を多
くかつ注入エネルギーを大きくしても、Ｐ- 型ボディー
拡散層１４のチャネル領域Ｒchanにおける不純物濃度は
薄く抑制されるのでしきい値を小さくできる。一方、イ
オン注入時のドーズ量を多くかつ注入エネルギーを大き
くすることで、Ｐ- 型ボディー拡散層１４のＮ+ 型ソー
ス拡散層１５下方における深さは大きくなりかつ不純物
濃度は濃くなるので、寄生バイポーラトランジスタの作
動を抑制することができる利点がある。
【０１０２】なお、ＤＭＯＳＦＥＴの場合には、Ｐ- 型
ボディー拡散層１４の深さが多少変わっても、しきい値
Ｖｔに与える影響は極めて小さいので、上記問題点
（１）で述べた埋め込みチャネル構造を有するＰＭＯＳ
ＦＥＴの如きしきい値の変動はほとんど問題とならな
い。
ボディー拡散層１４の深さが多少変わっても、しきい値
Ｖｔに与える影響は極めて小さいので、上記問題点
（１）で述べた埋め込みチャネル構造を有するＰＭＯＳ
ＦＥＴの如きしきい値の変動はほとんど問題とならな
い。
【０１０３】（第６の実施形態）
次に、第６の実施形態について説明する。図１０（ａ）
〜（ｃ）は、第６の実施形態における半導体装置の製造
工程を示す断面図である。
〜（ｃ）は、第６の実施形態における半導体装置の製造
工程を示す断面図である。
【０１０４】本実施形態では、図１０（ａ）に示す工程
の前に、上記第５の実施形態における図８（ａ）〜
（ｃ）及び図９（ａ）に示す工程と同じ工程を行う。す
なわち、Ｐ型半導体基板１に、ＤＭＯＳＦＥＴの第１の
不純物拡散層であるＮ- 型ドレイン拡散層２、ＮＭＯＳ
ＦＥＴのＰ- 型ウェル拡散層３、ＰＭＯＳＦＥＴのＮ-
型ウェル拡散層４をそれぞれ形成した後、ＤＭＯＳＦＥ
Ｔ形成領域、ＮＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領
域を区画する素子分離５を形成する。さらに、ＰＭＯＳ
ＦＥＴ形成領域にＰ- 型Ｖｔ制御拡散層６を形成し、各
領域のＰ型半導体基板１の表面上にゲート酸化膜７を形
成した後、厚み２００ｎｍ程度の多結晶シリコン膜から
なるＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳ
ＦＥＴのＮ+型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+
型ゲート電極８ｃを形成する。次に、図１０（ａ）に示
すＤＭＯＳＦＥＴのソース形成領域を開口したレジスト
膜１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマ
スクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領域
に、１ステップのボロンイオンの注入を行う。このと
き、本実施形態においても、イオンの注入条件は上記第
５の実施形態と同じである。そして、上記第５の実施形
態と同様に、Ｎ+ 型ゲート電極８ａの下方領域のうちソ
ース側のほぼ半分程度の領域には、ボロンイオンが厚さ
が薄い多結晶シリコン膜（２００ｎｍ）で構成されるＮ
+ 型ゲート電極８ａを突き抜けて注入される。したがっ
て、Ｎ+ 型ゲート電極８ａの下方領域のうちソース側の
ほぼ半分程度の領域に浅い注入が行われる。
の前に、上記第５の実施形態における図８（ａ）〜
（ｃ）及び図９（ａ）に示す工程と同じ工程を行う。す
なわち、Ｐ型半導体基板１に、ＤＭＯＳＦＥＴの第１の
不純物拡散層であるＮ- 型ドレイン拡散層２、ＮＭＯＳ
ＦＥＴのＰ- 型ウェル拡散層３、ＰＭＯＳＦＥＴのＮ-
型ウェル拡散層４をそれぞれ形成した後、ＤＭＯＳＦＥ
Ｔ形成領域、ＮＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領
域を区画する素子分離５を形成する。さらに、ＰＭＯＳ
ＦＥＴ形成領域にＰ- 型Ｖｔ制御拡散層６を形成し、各
領域のＰ型半導体基板１の表面上にゲート酸化膜７を形
成した後、厚み２００ｎｍ程度の多結晶シリコン膜から
なるＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳ
ＦＥＴのＮ+型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+
型ゲート電極８ｃを形成する。次に、図１０（ａ）に示
すＤＭＯＳＦＥＴのソース形成領域を開口したレジスト
膜１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマ
スクとして、ＤＭＯＳＦＥＴのボディー拡散層形成領域
に、１ステップのボロンイオンの注入を行う。このと
き、本実施形態においても、イオンの注入条件は上記第
５の実施形態と同じである。そして、上記第５の実施形
態と同様に、Ｎ+ 型ゲート電極８ａの下方領域のうちソ
ース側のほぼ半分程度の領域には、ボロンイオンが厚さ
が薄い多結晶シリコン膜（２００ｎｍ）で構成されるＮ
+ 型ゲート電極８ａを突き抜けて注入される。したがっ
て、Ｎ+ 型ゲート電極８ａの下方領域のうちソース側の
ほぼ半分程度の領域に浅い注入が行われる。
【０１０５】以上の工程を行った後、図１０（ａ）に示
すように、上記工程に用いたのと同じレジスト膜１２と
ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマスクとし
て、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、例え
ばボロンイオンを高加速エネルギーとなる１５０ｋｅＶ
で、注入量が１×１０14ｃｍ-2程度の条件で、かつ注入
角度の小さい条件、例えばＰ型半導体基板１の表面に垂
直な軸に対して０゜となるような角度でボロンイオンの
注入を行なう。
すように、上記工程に用いたのと同じレジスト膜１２と
ＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａとをマスクとし
て、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、例え
ばボロンイオンを高加速エネルギーとなる１５０ｋｅＶ
で、注入量が１×１０14ｃｍ-2程度の条件で、かつ注入
角度の小さい条件、例えばＰ型半導体基板１の表面に垂
直な軸に対して０゜となるような角度でボロンイオンの
注入を行なう。
【０１０６】次に、図１０（ｂ）に示すように、レジス
ト膜１２を除去し、例えば８５０℃，３０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディ
ー拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及
び第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡
散層３２を形成する。この場合、Ｐ+ 型ボディー埋め込
み拡散層３２の横方向の端部は、ＤＭＯＳＦＥＴのＮ+
型ゲート電極８ａの略中央付近に存在している。また、
Ｐ+ 型ボディー埋め込み拡散層３２の深さはＰ- 型ボデ
ィー拡散層１４より深く半導体基板１内に入り込んでい
て、Ｐ― 型ボディー拡散層１４のＤＭＯＳＦＥＴのＮ+
型ゲート電極８ａ直下の表面濃度にほとんど影響を与
えないようになされている。従って、ＤＭＯＳＦＥＴの
Ｖｔは、Ｐ+ 型ボディー埋め込み拡散層３２の影響を受
けることなく、Ｐ- 型ボディー拡散層１４のみで決定さ
れる。
ト膜１２を除去し、例えば８５０℃，３０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴのＰ- 型ボディ
ー拡散層１４、ＤＭＯＳＦＥＴのチャネル領域Ｒchan及
び第３の不純物拡散層であるＰ+ 型ボディー埋め込み拡
散層３２を形成する。この場合、Ｐ+ 型ボディー埋め込
み拡散層３２の横方向の端部は、ＤＭＯＳＦＥＴのＮ+
型ゲート電極８ａの略中央付近に存在している。また、
Ｐ+ 型ボディー埋め込み拡散層３２の深さはＰ- 型ボデ
ィー拡散層１４より深く半導体基板１内に入り込んでい
て、Ｐ― 型ボディー拡散層１４のＤＭＯＳＦＥＴのＮ+
型ゲート電極８ａ直下の表面濃度にほとんど影響を与
えないようになされている。従って、ＤＭＯＳＦＥＴの
Ｖｔは、Ｐ+ 型ボディー埋め込み拡散層３２の影響を受
けることなく、Ｐ- 型ボディー拡散層１４のみで決定さ
れる。
【０１０７】なお、Ｐ+ 型ボディー埋め込み拡散層３２
形成のためのイオン注入を行う前に、先にＰ- ボディー
拡散層１４を形成するためのイオン注入を行なっている
ので、半導体基板内の結晶がある程度アモルファス化さ
れている。そして、その状態で垂直方向からのイオン注
入が行われるので、イオン注入の際のチャネリングを確
実に防止することができる。したがって、Ｐ+ 型ボディ
ー埋め込み拡散層３２の形状が不規則になることはな
い。
形成のためのイオン注入を行う前に、先にＰ- ボディー
拡散層１４を形成するためのイオン注入を行なっている
ので、半導体基板内の結晶がある程度アモルファス化さ
れている。そして、その状態で垂直方向からのイオン注
入が行われるので、イオン注入の際のチャネリングを確
実に防止することができる。したがって、Ｐ+ 型ボディ
ー埋め込み拡散層３２の形状が不規則になることはな
い。
【０１０８】次に、図１０（ｃ）に示すように、例えば
レジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、
ＮＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 イオンを４０ｋｅ
Ｖ、３×１０15ｃｍ-2程度の条件で注入し、例えば８５
０℃，６０分程度の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
レジスト膜をマスクとして、ＤＭＯＳＦＥＴ形成領域、
ＮＭＯＳＦＥＴ形成領域に例えば砒素イオンを４０ｋｅ
Ｖ、４×１０15ｃｍ-2程度の条件で注入し、さらに、Ｐ
ＭＯＳＦＥＴ形成領域に例えばＢＦ2 イオンを４０ｋｅ
Ｖ、３×１０15ｃｍ-2程度の条件で注入し、例えば８５
０℃，６０分程度の熱処理を行なうことにより、ＤＭＯ
ＳＦＥＴのＮ+ 型ソース拡散層１５、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
【０１０９】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【０１１０】本実施形態でも、上記第５の実施形態と同
様に、チャネル領域Ｒchanがドレイン側に向かって浅く
延びた形状になるので、上記第５の実施形態と同じ効果
を発揮することができる。それに加えて、寄生バイポー
ラトランジスタの作動の抑制によりソース・ドレイン間
耐圧性の向上を図ることができる。
様に、チャネル領域Ｒchanがドレイン側に向かって浅く
延びた形状になるので、上記第５の実施形態と同じ効果
を発揮することができる。それに加えて、寄生バイポー
ラトランジスタの作動の抑制によりソース・ドレイン間
耐圧性の向上を図ることができる。
【０１１１】なお、Ｐ- 型ボディー拡散層１４とＰ+ 型
ボディー埋め込み拡散層３２とを形成するためのイオン
注入は同一のマスクを用いて行っているので、イオンの
注入工程を１回追加するだけでよく、この効果を得るの
にコストの増大は僅かで済む。
ボディー埋め込み拡散層３２とを形成するためのイオン
注入は同一のマスクを用いて行っているので、イオンの
注入工程を１回追加するだけでよく、この効果を得るの
にコストの増大は僅かで済む。
【０１１２】（第７の実施形態）
次に、第７の実施形態について説明する。図１１（ａ）
〜（ｃ）は、第７の実施形態における半導体装置の製造
工程を示す断面図である。
〜（ｃ）は、第７の実施形態における半導体装置の製造
工程を示す断面図である。
【０１１３】本実施形態では、図１１（ａ）に示す工程
の前に、上記第１の実施形態における図１（ａ）〜
（ｃ）に示す工程と同じ工程を行う。すなわち、Ｐ型半
導体基板１に、ＤＭＯＳＦＥＴの第１の不純物拡散層で
あるＮ- 型ドレイン拡散層２、ＮＭＯＳＦＥＴのＰ- 型
ウェル拡散層３、ＰＭＯＳＦＥＴのＮ- 型ウェル拡散層
４をそれぞれ形成した後、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領域を区画する素
子分離５を形成する。さらに、ＰＭＯＳＦＥＴ形成領域
にＰ- 型Ｖｔ制御拡散層６を形成し、各領域のＰ型半導
体基板１の表面上にゲート酸化膜７を形成した後、厚み
３００ｎｍ程度の多結晶シリコン膜からなるＤＭＯＳＦ
ＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴのＮ+ 型
ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲート電極８
ｃを形成する。ただし、本実施形態では、ゲート電極８
ａ〜８ｃを上記各実施形態よりも狭くしておく。
の前に、上記第１の実施形態における図１（ａ）〜
（ｃ）に示す工程と同じ工程を行う。すなわち、Ｐ型半
導体基板１に、ＤＭＯＳＦＥＴの第１の不純物拡散層で
あるＮ- 型ドレイン拡散層２、ＮＭＯＳＦＥＴのＰ- 型
ウェル拡散層３、ＰＭＯＳＦＥＴのＮ- 型ウェル拡散層
４をそれぞれ形成した後、ＤＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳＦＥＴ形成領域、ＰＭＯＳ形成領域を区画する素
子分離５を形成する。さらに、ＰＭＯＳＦＥＴ形成領域
にＰ- 型Ｖｔ制御拡散層６を形成し、各領域のＰ型半導
体基板１の表面上にゲート酸化膜７を形成した後、厚み
３００ｎｍ程度の多結晶シリコン膜からなるＤＭＯＳＦ
ＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴのＮ+ 型
ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲート電極８
ｃを形成する。ただし、本実施形態では、ゲート電極８
ａ〜８ｃを上記各実施形態よりも狭くしておく。
【０１１４】次に、図１１（ａ）に示すように、例えば
ＤＭＯＳＦＥＴのソース形成領域を開口したレジスト膜
１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマスク
として、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、
平面的に見て互いに１８０゜の角度をなす２方向から２
ステップのボロンイオンの注入を行う。その際、例えば
１２０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、例えば
注入角度がＰ型半導体基板１の表面に垂直な軸に対して
１０゜の角度で、つまりＤＭＯＳＦＥＴのＮ+型ゲート
電極８ａのソース側端部の下方領域のみにボロンイオン
が侵入するように１回目のボロンイオンの注入を行う。
さらに、半導体基板１を１８０度回転させて、ＤＭＯＳ
ＦＥＴ形成領域の素子分離５の端部付近の下方にボロン
イオンが侵入するよう１０゜の傾き角で２回目のボロン
イオンの注入を行う。
ＤＭＯＳＦＥＴのソース形成領域を開口したレジスト膜
１２とＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａをマスク
として、ＤＭＯＳＦＥＴのボディー拡散層形成領域に、
平面的に見て互いに１８０゜の角度をなす２方向から２
ステップのボロンイオンの注入を行う。その際、例えば
１２０ｋｅＶ、４×１０13ｃｍ-2程度の条件で、例えば
注入角度がＰ型半導体基板１の表面に垂直な軸に対して
１０゜の角度で、つまりＤＭＯＳＦＥＴのＮ+型ゲート
電極８ａのソース側端部の下方領域のみにボロンイオン
が侵入するように１回目のボロンイオンの注入を行う。
さらに、半導体基板１を１８０度回転させて、ＤＭＯＳ
ＦＥＴ形成領域の素子分離５の端部付近の下方にボロン
イオンが侵入するよう１０゜の傾き角で２回目のボロン
イオンの注入を行う。
【０１１５】次に、図１１（ｂ）に示すように、レジス
ト膜１２を除去し、例えば８５０℃，３０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物
拡散層であるＰ- 型ボディー拡散層１４を形成する。
ト膜１２を除去し、例えば８５０℃，３０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴの第２の不純物
拡散層であるＰ- 型ボディー拡散層１４を形成する。
【０１１６】次に、図１１（ｃ）に示すように、例えば
減圧ＣＶＤ法によりシリコン基板の全面上にシリコン酸
化膜を２００ｎｍ程度の厚みで堆積した後、異方性ドラ
イエッチングによりシリコン酸化膜のエッチバックを行
って、各ゲート電極８ａ〜８ｃの両側面上にサイドウォ
ール２２を形成する。
減圧ＣＶＤ法によりシリコン基板の全面上にシリコン酸
化膜を２００ｎｍ程度の厚みで堆積した後、異方性ドラ
イエッチングによりシリコン酸化膜のエッチバックを行
って、各ゲート電極８ａ〜８ｃの両側面上にサイドウォ
ール２２を形成する。
【０１１７】次に、図１１（ｄ）に示すように、例えば
レジスト膜（図示せず）及びサイドウォール２２をマス
クとして、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥＴ形
成領域に例えば砒素イオンを４０ｋｅＶ、４×１０15ｃ
ｍ-2程度の条件で注入し、さらに、ＰＭＯＳＦＥＴ形成
領域に例えばＢＦ2 を４０ｋｅＶ、３×１０15ｃｍ-2程
度の条件で注入し、例えば８５０℃，６０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴのＮ+ 型ソース
拡散層１５及びチャネル領域Ｒchan、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
レジスト膜（図示せず）及びサイドウォール２２をマス
クとして、ＤＭＯＳＦＥＴ形成領域、ＮＭＯＳＦＥＴ形
成領域に例えば砒素イオンを４０ｋｅＶ、４×１０15ｃ
ｍ-2程度の条件で注入し、さらに、ＰＭＯＳＦＥＴ形成
領域に例えばＢＦ2 を４０ｋｅＶ、３×１０15ｃｍ-2程
度の条件で注入し、例えば８５０℃，６０分程度の熱処
理を行なうことにより、ＤＭＯＳＦＥＴのＮ+ 型ソース
拡散層１５及びチャネル領域Ｒchan、Ｎ+ 型ドレイン拡
散層１６、ＮＭＯＳＦＥＴのＮ+ 型ソース拡散層１７、
Ｎ+ 型ドレイン拡散層１８、ＰＭＯＳＦＥＴのＰ+ 型ソ
ース拡散層１９、Ｐ+ 型ドレイン拡散層２０を形成す
る。
【０１１８】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【０１１９】本実施形態では、ＤＭＯＳＦＥＴのＰ- 型
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
に際し、図１１（ａ）に示すように、１０゜という上記
各実施形態における傾き角３０゜よりも大幅に小さい傾
き角で、かつＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａの
レジスト膜１２で覆われていないソース領域側の側面に
ボロンイオンが侵入するような角度でボロンイオンの注
入を行っている。そして、その後、低温の活性化熱処理
を行うことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー拡
散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒchanを形
成している。さらに、その後、ＤＭＯＳＦＥＴのＮ+ 型
ソース拡散層１５を形成する前に、ＤＭＯＳＦＥＴのＮ
+ 型ゲート電極８ａの側面上にサイドウォール２２を形
成し、このサイドウォール２２とＮ+ 型ゲート電極８ａ
とレジスト膜とをマスクとすることにより、ＤＭＯＳＦ
ＥＴのＰ- 型ボディー拡散層を形成する際のボロン注入
領域よりも砒素注入領域をソース領域側にずらして注入
し、Ｎ+ 型ソース拡散層１５を形成している。
ボディー拡散層１４及びチャネル領域Ｒchanを形成する
に際し、図１１（ａ）に示すように、１０゜という上記
各実施形態における傾き角３０゜よりも大幅に小さい傾
き角で、かつＤＭＯＳＦＥＴのＮ+ 型ゲート電極８ａの
レジスト膜１２で覆われていないソース領域側の側面に
ボロンイオンが侵入するような角度でボロンイオンの注
入を行っている。そして、その後、低温の活性化熱処理
を行うことにより、ＤＭＯＳＦＥＴのＰ- 型ボディー拡
散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒchanを形
成している。さらに、その後、ＤＭＯＳＦＥＴのＮ+ 型
ソース拡散層１５を形成する前に、ＤＭＯＳＦＥＴのＮ
+ 型ゲート電極８ａの側面上にサイドウォール２２を形
成し、このサイドウォール２２とＮ+ 型ゲート電極８ａ
とレジスト膜とをマスクとすることにより、ＤＭＯＳＦ
ＥＴのＰ- 型ボディー拡散層を形成する際のボロン注入
領域よりも砒素注入領域をソース領域側にずらして注入
し、Ｎ+ 型ソース拡散層１５を形成している。
【０１２０】このような構造のＤＭＯＳＦＥＴ，ＮＭＯ
ＳＦＥＴ及びＰＭＯＳＦＥＴを搭載した半導体装置を形
成することにより、以下の効果を発揮することができ
る。
ＳＦＥＴ及びＰＭＯＳＦＥＴを搭載した半導体装置を形
成することにより、以下の効果を発揮することができ
る。
【０１２１】ＤＭＯＳＦＥＴ型トランジスタのＰ- 型ボ
ディー拡散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒ
chanを形成するに際し、上述のように、小さな傾き角で
ボディー拡散層へのイオン注入を行った後、Ｎ+ 型ゲー
ト電極８ａの側面上にサイドウォール２２を形成し、こ
のサイドウォールをマスクとしてＮ+ 型ソース拡散層１
５を形成している。したがって、イオン注入と低温の活
性化処理だけで不純物をゲート電極下方の領域まで侵入
させ、かつＮ+ 型ソース拡散層１５とＮ- ドレイン拡散
層２との間に十分な長さのチャネル領域Ｒchanを形成す
ることが容易となる。すなわち、従来行っていたような
ボディー拡散層を横方向に拡大させるための高温ドライ
ブインを行わなくても、しきい値の制御が容易となり、
上記第１の実施形態と同じ効果を発揮することができる
ことが分かる。
ディー拡散層１４及びＤＭＯＳＦＥＴのチャネル領域Ｒ
chanを形成するに際し、上述のように、小さな傾き角で
ボディー拡散層へのイオン注入を行った後、Ｎ+ 型ゲー
ト電極８ａの側面上にサイドウォール２２を形成し、こ
のサイドウォールをマスクとしてＮ+ 型ソース拡散層１
５を形成している。したがって、イオン注入と低温の活
性化処理だけで不純物をゲート電極下方の領域まで侵入
させ、かつＮ+ 型ソース拡散層１５とＮ- ドレイン拡散
層２との間に十分な長さのチャネル領域Ｒchanを形成す
ることが容易となる。すなわち、従来行っていたような
ボディー拡散層を横方向に拡大させるための高温ドライ
ブインを行わなくても、しきい値の制御が容易となり、
上記第１の実施形態と同じ効果を発揮することができる
ことが分かる。
【０１２２】さらに、本実施形態では、図１１（ａ）に
示す工程で、ボロンイオンの注入を小傾角（１０゜）で
行っているので、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散
層１４の深さが、上記第１〜第４の実施形態における深
さよりも深くなる。このことは、Ｐ- 型ボディー拡散層
１４の抵抗が低くなることを意味し、ＤＭＯＳＦＥＴを
高性能化するためにＰ- 型ボディー拡散層１４の表面濃
度を下げ、スレッショルド電圧を低くしても、第１の実
施形態に比べて、Ｐ- ボディー拡散層の抵抗を低くでき
ることになる。したがって、ＤＭＯＳＦＥＴの基板電流
によるボディー端子の電位上昇によるスレッショルド電
圧の変動が抑制される。特に、Ｐ- 型ボディー拡散層１
４をベースとし、Ｎ+ 型ソース拡散層１５をエミッタと
し、Ｎ+型ドレイン拡散層２をコレクタとするＮＰＮ型
寄生バイポーラトランジスタが生じても、そのベースに
相当する部位の不純物濃度が高濃度であるために低抵抗
となるので、当該寄生バイポーラトランジスタの作動を
抑制することが可能となる。つまり、ソース・ドレイン
間耐圧性が向上することになる。また、ＤＭＯＳＦＥＴ
をＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴと同時に形成する場
合、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのゲート電極には
一般的にサイドウォールが付設されるので、本実施形態
の製造方法を採用することで、工程数の増大を招くこと
なく、ＤＭＯＳＦＥＴのソース・ドレイン間耐圧性の高
い半導体装置を形成することができる。
示す工程で、ボロンイオンの注入を小傾角（１０゜）で
行っているので、ＤＭＯＳＦＥＴのＰ- 型ボディー拡散
層１４の深さが、上記第１〜第４の実施形態における深
さよりも深くなる。このことは、Ｐ- 型ボディー拡散層
１４の抵抗が低くなることを意味し、ＤＭＯＳＦＥＴを
高性能化するためにＰ- 型ボディー拡散層１４の表面濃
度を下げ、スレッショルド電圧を低くしても、第１の実
施形態に比べて、Ｐ- ボディー拡散層の抵抗を低くでき
ることになる。したがって、ＤＭＯＳＦＥＴの基板電流
によるボディー端子の電位上昇によるスレッショルド電
圧の変動が抑制される。特に、Ｐ- 型ボディー拡散層１
４をベースとし、Ｎ+ 型ソース拡散層１５をエミッタと
し、Ｎ+型ドレイン拡散層２をコレクタとするＮＰＮ型
寄生バイポーラトランジスタが生じても、そのベースに
相当する部位の不純物濃度が高濃度であるために低抵抗
となるので、当該寄生バイポーラトランジスタの作動を
抑制することが可能となる。つまり、ソース・ドレイン
間耐圧性が向上することになる。また、ＤＭＯＳＦＥＴ
をＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴと同時に形成する場
合、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのゲート電極には
一般的にサイドウォールが付設されるので、本実施形態
の製造方法を採用することで、工程数の増大を招くこと
なく、ＤＭＯＳＦＥＴのソース・ドレイン間耐圧性の高
い半導体装置を形成することができる。
【０１２３】（第１〜第７の実施形態の変形例）
第１〜第７の実施形態において、ＤＭＯＳＦＥＴのソー
ス及びドレインコンタクト拡散層は、Ｎ+ 型ソース拡散
層１５、Ｎ+ 型ドレイン拡散層１６のそれぞれ１層であ
るが、ＬＤＤ構造すなわちＮ- 型ソース拡散層、Ｎ+ 型
ソース拡散層及びＮ- 型ドレイン拡散層、Ｎ+ 型ドレイ
ン拡散層の２重構造としてもよい。
ス及びドレインコンタクト拡散層は、Ｎ+ 型ソース拡散
層１５、Ｎ+ 型ドレイン拡散層１６のそれぞれ１層であ
るが、ＬＤＤ構造すなわちＮ- 型ソース拡散層、Ｎ+ 型
ソース拡散層及びＮ- 型ドレイン拡散層、Ｎ+ 型ドレイ
ン拡散層の２重構造としてもよい。
【０１２４】また、第１〜第６の実施形態において、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲー
ト電極８ｃの側壁に、絶縁膜のサイドウォールを形成し
ていないが、これを形成してもよい。この場合、サイド
ウォール形成は、Ｐ- 型ボディー拡散層１４を形成する
ためのイオン注入の前でも後でもよい。
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲー
ト電極８ｃの側壁に、絶縁膜のサイドウォールを形成し
ていないが、これを形成してもよい。この場合、サイド
ウォール形成は、Ｐ- 型ボディー拡散層１４を形成する
ためのイオン注入の前でも後でもよい。
【０１２５】また、このサイドウォールをソース及びド
レインコンタクト拡散層形成のためのイオン注入マスク
として使用してもよい。
レインコンタクト拡散層形成のためのイオン注入マスク
として使用してもよい。
【０１２６】また、第１〜第７の実施形態において、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲー
ト電極８ｃは、多結晶シリコンの単層膜であるが、金属
膜、半導体膜、シリサイド膜の単層膜で構成してもよ
い。あるいは、第５，第６の実施形態を除いて、多結晶
シリコン膜上に、金属膜、半導体膜、シリサイド膜等の
導電膜やシリコン酸化膜等の絶縁膜を形成するようにし
てもよい。特に、これらの保護膜を形成することで、イ
オン注入時における不純物イオンの通過阻止機能を強化
することができる利点がある。
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａ、ＮＭＯＳＦＥＴ
のＮ+ 型ゲート電極８ｂ、ＰＭＯＳＦＥＴのＮ+ 型ゲー
ト電極８ｃは、多結晶シリコンの単層膜であるが、金属
膜、半導体膜、シリサイド膜の単層膜で構成してもよ
い。あるいは、第５，第６の実施形態を除いて、多結晶
シリコン膜上に、金属膜、半導体膜、シリサイド膜等の
導電膜やシリコン酸化膜等の絶縁膜を形成するようにし
てもよい。特に、これらの保護膜を形成することで、イ
オン注入時における不純物イオンの通過阻止機能を強化
することができる利点がある。
【０１２７】また、第１〜第７の実施形態において、Ｐ
ＭＯＳＦＥＴのゲート電極は、Ｎ+型であるが、Ｐ+ 型
としてもよい。
ＭＯＳＦＥＴのゲート電極は、Ｎ+型であるが、Ｐ+ 型
としてもよい。
【０１２８】また、第１，第２，第３の実施形態におい
て、ＤＭＯＳＦＥＴの低濃度ドレイン層をＮ- 型ドレイ
ン拡散層２としているが、これはＮ― 型エピタキシャ
ル成長層であってもよく、素子分離５を形成する前に形
成してもよい。。同様に、第４の実施形態におけるＰ-
型ボディー拡散層３０をＰ- 型エピタキシャル成長層と
してもよい。
て、ＤＭＯＳＦＥＴの低濃度ドレイン層をＮ- 型ドレイ
ン拡散層２としているが、これはＮ― 型エピタキシャ
ル成長層であってもよく、素子分離５を形成する前に形
成してもよい。。同様に、第４の実施形態におけるＰ-
型ボディー拡散層３０をＰ- 型エピタキシャル成長層と
してもよい。
【０１２９】また、第１〜第７の実施形態において、Ｎ
ＭＯＳＦＥＴのＶｔ制御拡散層は、形成していないが、
ゲート酸化膜を形成する前に形成してもよい。
ＭＯＳＦＥＴのＶｔ制御拡散層は、形成していないが、
ゲート酸化膜を形成する前に形成してもよい。
【０１３０】また、第１〜第７の実施形態において、不
純物イオンの注入を２ステップで行っているが、半導体
装置中で互いに直交する方向に配置されたゲート電極を
有するＭＩＳＦＥＴが搭載されている場合が多いので、
その場合には、平面内で９０゜ごとに注入方向を変える
４ステップのイオン注入を行うことができる。
純物イオンの注入を２ステップで行っているが、半導体
装置中で互いに直交する方向に配置されたゲート電極を
有するＭＩＳＦＥＴが搭載されている場合が多いので、
その場合には、平面内で９０゜ごとに注入方向を変える
４ステップのイオン注入を行うことができる。
【０１３１】また、第１，第２，第３の実施形態におい
て、ＤＭＯＳＦＥＴのＮ+ 型ソース拡散層１５を形成し
た後に、ＤＭＯＳＦＥＴのボディー拡散層であるＰ- 型
ボディー拡散層１４やＰ+ 型ボディー埋め込み拡散層３
２をイオン注入により形成してもよい。
て、ＤＭＯＳＦＥＴのＮ+ 型ソース拡散層１５を形成し
た後に、ＤＭＯＳＦＥＴのボディー拡散層であるＰ- 型
ボディー拡散層１４やＰ+ 型ボディー埋め込み拡散層３
２をイオン注入により形成してもよい。
【０１３２】また、第３の実施形態において、ゲート電
極形成用レジスト膜９をボディー拡散層注入のマスクの
一部としているが、これは、レジスト膜でなくても、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａと同一寸法に加工
された膜であればよい。
極形成用レジスト膜９をボディー拡散層注入のマスクの
一部としているが、これは、レジスト膜でなくても、Ｄ
ＭＯＳＦＥＴのＮ+ 型ゲート電極８ａと同一寸法に加工
された膜であればよい。
【０１３３】（Ｐ- 型ボディー拡散層のプロファイルに
ついて）次に、Ｐ- 型ボディー拡散層１４を形成する場
合における不純物イオンの注入角度とＰ- 型ボディー拡
散層１４のプロファイルとの関係について、図１２
（ａ）〜（ｃ）及び図１３（ａ），（ｂ）を参照しなが
ら説明する。
ついて）次に、Ｐ- 型ボディー拡散層１４を形成する場
合における不純物イオンの注入角度とＰ- 型ボディー拡
散層１４のプロファイルとの関係について、図１２
（ａ）〜（ｃ）及び図１３（ａ），（ｂ）を参照しなが
ら説明する。
【０１３４】図１２（ａ）に示すように、上記各実施形
態のごとく、比較的厚く開口部の狭いレジスト膜１２を
マスクとして、半導体基板の表面に垂直な軸に対して大
きく傾いた方向（３０゜）から２ステップのイオン注入
を行った場合には、Ｐ- 型ボディー拡散層１４は、下方
に向かって中央付近で凹部が形成されるようなプロファ
イルを有する。この場合、特にＤＭＯＳＦＥＴのＮ+ 型
ゲート電極８ａの下方領域において不純物イオンが横方
向に深く侵入する。したがって、高温のドライブイン拡
散処理を行わなくても、チャネル領域の長さを十分確保
することができる。
態のごとく、比較的厚く開口部の狭いレジスト膜１２を
マスクとして、半導体基板の表面に垂直な軸に対して大
きく傾いた方向（３０゜）から２ステップのイオン注入
を行った場合には、Ｐ- 型ボディー拡散層１４は、下方
に向かって中央付近で凹部が形成されるようなプロファ
イルを有する。この場合、特にＤＭＯＳＦＥＴのＮ+ 型
ゲート電極８ａの下方領域において不純物イオンが横方
向に深く侵入する。したがって、高温のドライブイン拡
散処理を行わなくても、チャネル領域の長さを十分確保
することができる。
【０１３５】一方、図１２（ｂ）に示すように、比較的
薄く開口部の広いレジスト膜１２をマスクとして、大傾
角ではあるが比較的小さな傾き角（２０゜程度）で２ス
テップのイオン注入を行った場合には、Ｐ- 型ボディー
拡散層１４は、中央付近に凸部が形成されるようなプロ
ファイルを有する。このような方法でも、Ｎ+ 型ゲート
電極８ａの下方領域に不純物イオンを横方向に侵入させ
ることは可能である。
薄く開口部の広いレジスト膜１２をマスクとして、大傾
角ではあるが比較的小さな傾き角（２０゜程度）で２ス
テップのイオン注入を行った場合には、Ｐ- 型ボディー
拡散層１４は、中央付近に凸部が形成されるようなプロ
ファイルを有する。このような方法でも、Ｎ+ 型ゲート
電極８ａの下方領域に不純物イオンを横方向に侵入させ
ることは可能である。
【０１３６】図１２（ｃ）に示すように、ソース形成領
域において素子分離５側に傾いた１方向からのイオン注
入を行った場合には、Ｐ- 型ボディー拡散層１４は、下
方に向かって最も突出した部分がＮ+ 型ゲート電極８ａ
側にオフセットしているようなプロファイルを有する。
この場合にも、本発明の効果は発揮しうる。ただし、例
えば第１〜第３実施形態におけるＮ+ 型ソース拡散層１
５がＮ- 型ドレイン拡散層２と接触しない程度に、つま
り、この部分でＮ- ドレイン拡散層とＮ+ 型ソース拡散
層とが導通してしまわないように、Ｐ- 型ボディー拡散
層１４内の不純物イオンが素子分離５側で半導体基板の
奥方に入り込んでいる必要はある。
域において素子分離５側に傾いた１方向からのイオン注
入を行った場合には、Ｐ- 型ボディー拡散層１４は、下
方に向かって最も突出した部分がＮ+ 型ゲート電極８ａ
側にオフセットしているようなプロファイルを有する。
この場合にも、本発明の効果は発揮しうる。ただし、例
えば第１〜第３実施形態におけるＮ+ 型ソース拡散層１
５がＮ- 型ドレイン拡散層２と接触しない程度に、つま
り、この部分でＮ- ドレイン拡散層とＮ+ 型ソース拡散
層とが導通してしまわないように、Ｐ- 型ボディー拡散
層１４内の不純物イオンが素子分離５側で半導体基板の
奥方に入り込んでいる必要はある。
【０１３７】図１３（ａ）に示すように、ゲート電極８
ａの厚みを薄くして、ゲート電極８ａのレジスト膜１２
で覆われていない部分を通過させて不純物イオンの注入
を行った場合（ここでは、第６，第７の実施形態と異な
り、イオン注入方向の傾き角を２５゜程度にしてい
る）、ゲート電極８ａの下方に深さの小さい部分（チャ
ネル領域となる部分）を有するプロファイルが得られ
る。Ｐ- 型ボディー拡散層１４の浅い部分の先端部はレ
ジスト膜１２で規定されている。このような方法では、
注入エネルギー及びドーズ量を大きくすることで、Ｐ-
ボディー拡散層１４の深さを大きく、かつ基板奥方にお
ける不純物濃度を高くする一方、チャネル領域となる基
板の表面付近における不純物濃度を薄くすることができ
る。つまり、しきい値を低下させ、かつ寄生トランジス
タの作動を抑制することができる。
ａの厚みを薄くして、ゲート電極８ａのレジスト膜１２
で覆われていない部分を通過させて不純物イオンの注入
を行った場合（ここでは、第６，第７の実施形態と異な
り、イオン注入方向の傾き角を２５゜程度にしてい
る）、ゲート電極８ａの下方に深さの小さい部分（チャ
ネル領域となる部分）を有するプロファイルが得られ
る。Ｐ- 型ボディー拡散層１４の浅い部分の先端部はレ
ジスト膜１２で規定されている。このような方法では、
注入エネルギー及びドーズ量を大きくすることで、Ｐ-
ボディー拡散層１４の深さを大きく、かつ基板奥方にお
ける不純物濃度を高くする一方、チャネル領域となる基
板の表面付近における不純物濃度を薄くすることができ
る。つまり、しきい値を低下させ、かつ寄生トランジス
タの作動を抑制することができる。
【０１３８】図１３（ｂ）に示すように、後の工程でゲ
ート電極８ａの側面上にサイドウォールを形成すること
を前提として、小傾角のイオン注入を行う場合、プロフ
ァイルは、基板奥方に向かって単純な凸型になる。この
場合、不純物イオンはゲート電極８ａの下方において横
方向にそれほど深く侵入しないが、Ｐ- 型ボディー拡散
層１４の深さが大きくなり、抵抗が低減することで、寄
生バイポーラトランジスタの差動を抑制できる利点があ
る。また、その後、ゲート電極の側面上に絶縁体サイド
ウォールを形成し、ソース拡散層を形成する際には絶縁
体サイドウォール及びゲート電極をマスクとして用いて
イオン注入を行うことで、ソース拡散層の端部とＰ- 型
ボディー拡散層１４の端部とを任意の距離（サイドウォ
ール形成用のシリコン酸化膜の膜厚に略等しい）だけオ
フセットさせることができるので、チャネル領域の長さ
は十分確保することができる。したがって、このプロフ
ァイルを有するトランジスタも優れた特性を発揮するこ
とができる。
ート電極８ａの側面上にサイドウォールを形成すること
を前提として、小傾角のイオン注入を行う場合、プロフ
ァイルは、基板奥方に向かって単純な凸型になる。この
場合、不純物イオンはゲート電極８ａの下方において横
方向にそれほど深く侵入しないが、Ｐ- 型ボディー拡散
層１４の深さが大きくなり、抵抗が低減することで、寄
生バイポーラトランジスタの差動を抑制できる利点があ
る。また、その後、ゲート電極の側面上に絶縁体サイド
ウォールを形成し、ソース拡散層を形成する際には絶縁
体サイドウォール及びゲート電極をマスクとして用いて
イオン注入を行うことで、ソース拡散層の端部とＰ- 型
ボディー拡散層１４の端部とを任意の距離（サイドウォ
ール形成用のシリコン酸化膜の膜厚に略等しい）だけオ
フセットさせることができるので、チャネル領域の長さ
は十分確保することができる。したがって、このプロフ
ァイルを有するトランジスタも優れた特性を発揮するこ
とができる。
【０１３９】なお、従来の方法のごとく、イオン注入方
向を半導体基板の表面に垂直な軸に対してほとんど傾い
ていない方向（＜１０゜）から不純物イオンの注入を行
い、その後、高温ドライブイン処理を行う場合には、Ｐ
- 型ボディー拡散層は、下方に向かって突出した部分の
底面が全体的にほぼフラットになるようなプロファイル
を有する。
向を半導体基板の表面に垂直な軸に対してほとんど傾い
ていない方向（＜１０゜）から不純物イオンの注入を行
い、その後、高温ドライブイン処理を行う場合には、Ｐ
- 型ボディー拡散層は、下方に向かって突出した部分の
底面が全体的にほぼフラットになるようなプロファイル
を有する。
【０１４０】なお、不純物イオンは、注入されたままで
はアクセプタやドナーとして機能しないので、活性化の
ための加熱処理は必要である。この加熱処理によって、
多少不純物イオンが拡散するが、その拡散距離は、従来
の高温ドライブイン処理における拡散距離よりも極めて
小さい。すなわち、本発明の方法では、不純物イオンを
遠くまで拡散させる必要はないので、８５０℃，３０分
間程度の比較的低温で長時間の熱処理を行うか、比較的
高温で極めて短時間の熱処理を行えば済む。それに対
し、従来の方法では、１０００℃，３０分間程度の高温
かつ長時間の熱処理を行う必要がある。この点が、本発
明と従来の方法との大きな条件の相違点である。
はアクセプタやドナーとして機能しないので、活性化の
ための加熱処理は必要である。この加熱処理によって、
多少不純物イオンが拡散するが、その拡散距離は、従来
の高温ドライブイン処理における拡散距離よりも極めて
小さい。すなわち、本発明の方法では、不純物イオンを
遠くまで拡散させる必要はないので、８５０℃，３０分
間程度の比較的低温で長時間の熱処理を行うか、比較的
高温で極めて短時間の熱処理を行えば済む。それに対
し、従来の方法では、１０００℃，３０分間程度の高温
かつ長時間の熱処理を行う必要がある。この点が、本発
明と従来の方法との大きな条件の相違点である。
【０１４１】
【発明の効果】本発明の半導体装置又はその製造方法に
よれば、ＤＭＩＳＦＥＴのしきい値の変動，ばらつき
と、ゲート絶縁膜の信頼性の低下とを有効に防止する、
あるいは、しきい値の低下と寄生バイポーラトランジス
タの作動の抑制とを図るなどの効果を発揮することがで
きる。
よれば、ＤＭＩＳＦＥＴのしきい値の変動，ばらつき
と、ゲート絶縁膜の信頼性の低下とを有効に防止する、
あるいは、しきい値の低下と寄生バイポーラトランジス
タの作動の抑制とを図るなどの効果を発揮することがで
きる。
【図１】第１の実施形態に係る半導体装置の製造工程の
うち前半の各工程を示す断面図である。
うち前半の各工程を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造工程の
うちの後半の各工程を示す断面図である。
うちの後半の各工程を示す断面図である。
【図３】第２の実施形態に係る半導体装置の製造工程の
うち後半の各工程を示す断面図である。
うち後半の各工程を示す断面図である。
【図４】第３の実施形態に係る半導体装置の製造工程の
うちＰ- 型ボディー拡散層とＰ+ 型ボディー埋め込み拡
散層とを形成するためのイオン注入工程を示す断面図で
ある。
うちＰ- 型ボディー拡散層とＰ+ 型ボディー埋め込み拡
散層とを形成するためのイオン注入工程を示す断面図で
ある。
【図５】第３の実施形態に係る半導体装置の製造工程の
うちゲート電極及びソース・ドレイン拡散層を形成する
工程を示す断面図である。
うちゲート電極及びソース・ドレイン拡散層を形成する
工程を示す断面図である。
【図６】第４の実施形態に係る半導体装置の製造工程の
うち前半の各工程を示す断面図である。
うち前半の各工程を示す断面図である。
【図７】第４の実施形態に係る半導体装置の製造工程の
うち後半の各工程を示す断面図である。
うち後半の各工程を示す断面図である。
【図８】第５の実施形態に係る半導体装置の製造工程の
うち前半の各工程を示す断面図である。
うち前半の各工程を示す断面図である。
【図９】第５の実施形態に係る半導体装置の製造工程の
うち後半の各工程を示す断面図である。
うち後半の各工程を示す断面図である。
【図１０】第６の実施形態に係る半導体装置の製造工程
のうち後半の各工程を示す断面図である。
のうち後半の各工程を示す断面図である。
【図１１】第７の実施形態に係る半導体装置の製造工程
のうち後半の各工程を示す断面図である。
のうち後半の各工程を示す断面図である。
【図１２】第１の実施形態に係る半導体装置の製造工程
中の第２の不純物拡散層の形成工程における不純物イオ
ンの注入形式と形成される第２の不純物拡散層の形状と
の関係を示す説明図である。
中の第２の不純物拡散層の形成工程における不純物イオ
ンの注入形式と形成される第２の不純物拡散層の形状と
の関係を示す説明図である。
【図１３】第６及び第７の実施形態に係る半導体装置の
製造工程中の第２の不純物拡散層の形成工程における不
純物イオンの注入形式と形成される第２の不純物拡散層
の形状との関係を示す説明図である。
製造工程中の第２の不純物拡散層の形成工程における不
純物イオンの注入形式と形成される第２の不純物拡散層
の形状との関係を示す説明図である。
【図１４】従来に係る半導体装置の製造工程のうち前半
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１５】従来に係る半導体装置の製造工程のうち後半
の各工程を示す断面図である。
の各工程を示す断面図である。
１ Ｐ型半導体基板
２ Ｎ- 型ドレイン拡散層
３ Ｐ- 型ウェル拡散層
４ Ｎ- 型ウェル拡散層
５ 素子分離
６ Ｐ- 型Ｖｔ制御拡散層
７ ゲート酸化膜（ゲート絶縁膜）
８ 多結晶シリコン膜
８ａ〜８ｃ Ｎ+ 型ゲート電極
９ ゲート電極形成用レジスト膜
１２ レジスト膜
１４ Ｐ- 型ボディー拡散層
１５ Ｎ+ 型ソース拡散層
１６ Ｎ+ 型ドレイン拡散層
１７ Ｎ+ 型ソース拡散層
１８ Ｎ+ 型ドレイン拡散層
１９ Ｐ+ 型ソース拡散層
２０ Ｐ+ 型ドレイン拡散層
３０ Ｐ- 型ボディー拡散層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−61159（ＪＰ，Ａ)
特開 平４−144173（ＪＰ，Ａ)
特開 平４−151875（ＪＰ，Ａ)
特開 昭63−202071（ＪＰ，Ａ)
特開 昭58−12349（ＪＰ，Ａ)
特開 平４−369261（ＪＰ，Ａ)
特開 昭62−217664（ＪＰ，Ａ)
特開 平２−201963（ＪＰ，Ａ)
特開 平１−270359（ＪＰ，Ａ)
特開 平２−291173（ＪＰ，Ａ)
特開 平６−310717（ＪＰ，Ａ)
特開 平５−267651（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
H01L 27/088
H01L 21/8234
Claims (25)
- 【請求項１】 半導体基板内の素子分離で囲まれる活性
領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した半
導体装置において、 上記ＤＭＩＳＦＥＴは、 上記活性領域内に低濃度の第１導電型不純物又は第２導
電型不純物を導入して形成された第１の不純物拡散層
と、 上記活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記活性領域内の上記ゲート電極の一方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成され
たソース拡散層と、 上記活性領域内の上記ゲート電極の他方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、上記第１の不純物拡散層に取り囲まれるドレイン拡
散層と、 上記活性領域内において、上記ソース拡散層を取り囲み
かつ上記ゲート電極の下方領域の一部に達する領域にし
きい値制御用の第２導電型不純物を導入して形成され、
上記ドレイン拡散層とは上記第１の不純物拡散層を挟ん
で離れている第２の不純物拡散層とを備え、 上記第２の不純物拡散層は、上記活性領域内のソース拡
散層の下方に位置する領域において、中央部よりも両端
部の方が上記半導体基板奥方への侵入深さが大きいプロ
ファイルを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板内の素子分離で囲まれる活性
領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した半
導体装置において、 上記ＤＭＩＳＦＥＴは、 上記活性領域内に低濃度の第１導電型不純物又は第２導
電型不純物を導入して形成された第１の不純物拡散層
と、 上記活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記活性領域内の上記ゲート電極の一方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成され
たソース拡散層と、 上記活性領域内の上記ゲート電極の他方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、上記第１の不純物拡散層に取り囲まれるドレイン拡
散層と、 上記活性領域内において、上記ソース拡散層を取り囲み
かつ上記ゲート電極の下方領域の一部に達する領域にし
きい値制御用の第２導電型不純物を導入して形成され、
上記ドレイン拡散層とは上記第１の不純物拡散層を挟ん
で離れている第２の不純物拡散層とを備え、 上記第２の不純物拡散層は、上記活性領域内の上記ゲー
ト電極下方に位置する領域において、上記活性領域内の
ソース拡散層の下方に位置する領域よりも上記半導体基
板奥方への侵入深さが小さいプロファイルを有し、か
つ、上記第２導電型不純物イオンが上記ゲート電極を突
き抜けるように注入されることにより、上記ゲート電極
下方に位置する領域が上記ドレイン拡散層に向かって浅
く延びた形状であることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記ＤＭＩＳＦＥＴは、 上記第２の不純物拡散層の奥方の一部を含みかつ上記活
性領域の表面近傍を含まない領域に高濃度の第２導電型
不純物を導入して形成された第３の不純物拡散層をさら
に備えていることを特徴とする半導体装置。 - 【請求項４】 請求項１又は２記載の半導体装置におい
て、 上記第１の不純物拡散層は第２導電型不純物を導入して
形成されており、 少なくとも上記第１及び第２不純物拡散層が、ボディー
拡散層として機能することを特徴とする半導体装置。 - 【請求項５】 請求項１又は２記載の半導体装置におい
て、 上記ゲート電極の上に形成され、上記第２導電型の不純
物イオンの通過阻止機能を有する保護膜をさらに備えて
いることを特徴とする半導体装置。 - 【請求項６】 請求項１又は２記載の半導体装置におい
て、 上記半導体基板内の上記素子分離で囲まれる第２，第３
の活性領域にそれぞれ形成された第１，第２導電型チャ
ネル構造を有する第１，第２のＭＩＳＦＥＴをさらに備
え、 上記第１のＭＩＳＦＥＴは、 上記第２の活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記第２の活性領域内の上記ゲート電極の両側方に位置
する領域に第１導電型不純物を導入して形成されたソー
ス・ドレイン拡散層と により構成され、 上記第２のＭＩＳＦＥＴは、 上記第３の活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記第３の活性領域内の上記ゲート電極の両側方に位置
する領域に第２導電型不純物を導入して形成されたソー
ス・ドレイン拡散層と により構成されていることを特徴とする半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、 上記第１，第２のＭＩＳＦＥＴのゲート絶縁膜及びゲー
ト電極は、上記ＤＭＩＳＦＥＴのゲート絶縁膜及びゲー
ト電極と同じ材料で構成されかつ同じ厚みを有している
ことを特徴とする半導体装置。 - 【請求項８】 半導体基板内の素子分離で囲まれる活性
領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した半
導体装置において、 上記ＤＭＩＳＦＥＴは、 上記活性領域内に低濃度の第１導電型不純物又は第２導
電型不純物を導入して形成された第１の不純物拡散層
と、 上記活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記ゲート電極の両側面上に形成された絶縁体サイドウ
ォールと、 上記活性領域内の上記ゲート電極の一方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、かつそのゲート電極側端部の位置が上記絶縁体サイ
ドウォールで規定されるソース拡散層と、 上記活性領域内の上記ゲート電極の他方の側方に位置す
る領域に高濃度の第１導電型不純物を導入して形成さ
れ、上記第１の不純物拡散層に取り囲まれるドレイン拡
散層と、 上記活性領域内の上記ソース拡散層を取り囲みかつ上記
ゲート電極の下方領域の一部に達する領域にしきい値制
御用の第２導電型不純物を導入して形成され、かつその
ゲート電極側端部が上記ゲート電極のソース側端部で規
定される第２の不純物拡散層とを備え、 上記第２の不純物拡散層は、上記活性領域内のソース拡
散層の下方に位置する領域において、両端部よりも中央
部の方が上記半導体基板奥方への侵入深さが大きい奥方
に向かって凸型のプロファイルを有することを特徴とす
る半導体装置。 - 【請求項９】 請求項８記載の半導体装置において、 上記ＤＭＩＳＦＥＴは、 上記第２の不純物拡散層の奥方の一部を含みかつ上記活
性領域の表面近傍を含まない領域に高濃度の第２導電型
不純物を導入して形成された第３の不純物拡散層をさら
に備えていることを特徴とする半導体装置。 - 【請求項１０】 請求項８記載の半導体装置において、 上記半導体基板内の上記素子分離で囲まれる第２，第３
の活性領域にそれぞれ形成された第１，第２導電型チャ
ネル構造を有する第１，第２のＭＩＳＦＥＴをさらに備
え、 上記第１のＭＩＳＦＥＴは、 上記第２の活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記ゲート電極の両側面上に形成された絶縁体サイドウ
ォールと、 上記第２の活性領域内の上記ゲート電極の両側方に位置
する領域に第１導電型不純物を導入して形成され、ゲー
ト電極側端部が上記絶縁体サイドウォールで規定される
ソース・ドレイン拡散層とにより構成され、 上記第２のＭＩＳＦＥＴは、 上記第３の活性領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記ゲート電極の両側面上に形成された絶縁体サイドウ
ォールと、 上記第３の活性領域内の上記ゲート電極の両側方に位置
する領域に第２導電型不純物を導入して形成され、ゲー
ト電極側端部が上記絶縁体サイドウォールで規定される
ソース・ドレイン拡散層とにより構成されていることを
特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 上記第１，第２のＭＩＳＦＥＴのゲート絶縁膜及びゲー
ト電極は、上記ＤＭＩＳＦＥＴのゲート絶縁膜及びゲー
ト電極と同じ材料で構成されかつ同じ厚みを有している
ことを特徴とする半導体装置。 - 【請求項１２】 請求項１０記載の半導体装置におい
て、 上記第２及び第３の活性領域のうち少なくともいずれか
一方の活性領域内には、上記ゲート電極の下方に位置す
る領域と上記ソース・ドレイン拡散層との間に、当該Ｍ
ＩＳＦＥＴのソース・ドレイン拡散層に導入されている
不純物と同じ導電型で低濃度の不純物を導入して形成さ
れた低濃度ソース・ドレイン拡散層が設けられているこ
とを特徴とする半導体装置。 - 【請求項１３】 半導体基板内の素子分離で囲まれる活
性領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した
半導体装置の製造方法であって、 上記半導体基板に活性領域を区画する素子分離を形成す
る第１の工程と、 上記活性領域内に第１導電型不純物又は第２導電型不純
物を導入して、第１の不純物拡散層を形成する第２の工
程と、 上記活性領域の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲ
ート電極とを形成する第３の工程と、 上記活性領域のソース側の領域が開口されたマスク部材
と上記ゲート電極とをマスクとして用い、第２導電型不
純物のイオンを、上記ゲート電極に対向する側に傾いた
方向と上記ゲート電極側に傾いた方向とを含む２方向か
ら、かつ、半導体基板表面に垂直な軸に対する傾き角が
１０°以上かつ４５°以内の方向から上記活性領域内に
注入して、上記活性領域のソース側領域内に、上記活性
領域内の上記素子分離端部の下方に位置する領域から上
記ゲート電極端部の下方に位置する領域に亘る第２の不
純物拡散層を形成する第４の工程と、 上記ゲート電極をマスクとして用いて上記ゲート電極の
両側方に位置する活性領域内に第１導電型不純物のイオ
ンを注入し、上記第１の不純物拡散層により取り囲まれ
るＤＭＩＳＦＥＴのドレイン拡散層と、上記第２の不純
物拡散層により取り囲まれるＤＭＩＳＦＥＴのソース拡
散層とを形成する第５の工程とを備え、 上記第４の工程では、上記第２の不純物拡散層を、上記
活性領域内のソース拡散層の下方に位置する領域におい
て、中央部よりも両端部の方が上記半導体基板奥方への
侵入深さが大きいプロファイルを有するように形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、 上記第４の工程では、上記傾き角が３０°の方向から上
記第２導電型不純物のイオンを注入することを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 半導体基板内の素子分離で囲まれる活
性領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した
半導体装置の製造方法であって、 上記半導体基板に活性領域を区画する素子分離を形成す
る第１の工程と、 上記活性領域内に第１導電型不純物又は第２導電型不純
物を導入して、第１の不純物拡散層を形成する第２の工
程と、 上記活性領域の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲ
ート電極とを形成する第３の工程と、 上記活性領域のソース側の領域が開口されたマスク部材
と上記ゲート電極とをマスクとして用い、第２導電型不
純物のイオンを、上記ゲート電極に対向する側に傾いた
方向と上記ゲート電極側に傾いた方向とを含む２方向か
ら、かつ、半導体基板表面に垂直な軸に対する傾き角が
２５°以下の方向から上記活性領域内に注入して、上記
活性領域のソース側領域内に、上記活性領域内の上記素
子分離端部の下方に位置する領域から上記ゲート電極端
部の下方に位置する領域に亘る第２の不純物拡散層を形
成する第４の工程と、 上記ゲート電極をマスクとして用いて上記ゲート電極の
両側方に位置する活性領域内に第１導電型不純物のイオ
ンを注入し、上記第１の不純物拡散層により取り囲まれ
るＤＭＩＳＦＥＴのドレイン拡散層と、上記第２の不純
物拡散層により取り囲まれるＤＭＩＳＦＥＴのソース拡
散層とを形成する第５の工程とを備え、 上記第４の工程では、上記第２の不純物拡散層を、上記
活性領域内のソース拡散層の下方に位置する領域におい
て、両端部よりも中央部の方が上記半導体基板奥方への
侵入深さが大きいプロファイルを有するように形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１５記載の半導体装置の製造方
法において、 上記第４の工程では、上記傾き角が２０°の方向から上
記第２導電型不純物のイオンを注入することを特徴とす
る半導体装置の製造方法。 - 【請求項１７】 請求項１３又は１５記載の半導体装置
の製造方法において、 上記第３の工程では、上記絶縁膜及び導電膜を順次堆積
した後、上記導電膜の上にゲート電極形成領域を覆う第
１のレジスト膜を形成し、該第１のレジスト膜の開口部
下方の上記導電膜を選択的に除去するように行い、 上記第４の工程では、上記第１のレジスト膜の上に、上
記活性領域のソース側の領域が開口された第２のレジス
ト膜を形成して、上記第１及び第２のレジスト膜を上記
マスク部材として用いることを特徴とする半導体装置の
製造方法。 - 【請求項１８】 請求項１３又は１５記載の半導体装置
の製造方法において、 上記第４の工程の前に、上記ゲート電極上に上記第２導
電型不純物イオンの通過阻止機能を有する保護膜を形成
する工程をさらに備えていることを特徴とする半導体装
置の製造方法。 - 【請求項１９】 半導体基板内の素子分離で囲まれる活
性領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した
半導体装置の製造方法であって、 上記半導体基板に活性領域を区画する素子分離を形成す
る第１の工程と、 上記活性領域内に第１導電型不純物又は第２導電型不純
物を導入して、第１の不純物拡散層を形成する第２の工
程と、 上記活性領域の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲ
ート電極とを形成する第３の工程と、 上記活性領域のソース側の領域が開口されたマスク部材
を用いて第２導電型不純物のイオンを上記活性領域内に
注入し、上記活性領域内の上記素子分離の下方に位置す
る領域から上記ゲート電極の下方に位置する領域に亘る
第２の不純物拡散層を形成する第４の工程と、 上記ゲート電極をマスクとして用いて上記ゲート電極の
両側方に位置する活性領域内に第１導電型不純物のイオ
ンを注入し、上記第１の不純物拡散層により取り囲まれ
るＤＭＩＳＦＥＴのドレイン拡散層と、上記第２の不純
物拡散層により取り囲まれるＤＭＩＳＦＥＴのソース拡
散層とを形成する第５の工程とを備え、 上記第３の工程では、上記ゲート電極を上記第４の工程
における上記第２導電型不純物のイオンの通過が可能な
厚みを有するように形成し、 上記第４の工程では、上記第２導電型不純物を上記ゲー
ト電極を通過させるように注入し、上記第２の不純物拡
散層を、上記活性領域内の上記ゲート電極の下方に位置
する領域で基板奥方への深さが浅くなるプロファイルを
有するように形成することを特徴とする半導体装置の製
造方法。 - 【請求項２０】 半導体基板内の素子分離で囲まれる活
性領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した
半導体装置の製造方法であって、 上記半導体基板に活性領域を区画する素子分離を形成す
る第１の工程と、 上記活性領域内に第１導電型不純物又は第２導電型不純
物を導入して、第１の不純物拡散層を形成する第２の工
程と、 上記活性領域の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲ
ート電極とを形成する第３の工程と、 上記活性領域のソース側の領域が開口されたマスク部材
を用いて第２導電型不純物のイオンを上記活性領域内に
注入し、上記活性領域内の上記素子分離の下方に位置す
る領域から上記ゲート電極の下方に位置する領域に亘る
第２の不純物拡散層を形成する第４の工程と、 上記ゲート電極をマスクとして用いて上記ゲート電極の
両側方に位置する活性領域内に第１導電型不純物のイオ
ンを注入し、上記第１の不純物拡散層により取り囲まれ
るＤＭＩＳＦＥＴのドレイン拡散層と、上記第２の不純
物拡散層により取り囲まれるＤＭＩＳＦＥＴのソース拡
散層とを形成する第５の工程とを備え、 上記第４の工程の後に、上記第４の工程で用いるマスク
と共通のマスクを用いて、第２導電型不純物のイオンを
上記活性領域内に注入し、少なくとも上記第２の不純物
拡散層の奥方の一部を含みかつ上記活性領域の表面から
離れている領域に、高濃度の第２導電型不純物を含む第
３の不純物拡散層を形成する工程をさらに備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項２１】 請求項１３，１５，１９又は２０記載
の半導体装置の製造方法において、 上記第２の工程では、上記活性領域内に第２導電型不純
物を注入し、上記第２の不純物拡散層と共にＤＭＩＳＦ
ＥＴのボディー拡散層として機能する第１の不純物拡散
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項２２】 請求項１３，１５，１９又は２０記載
の半導体装置の製造方法において、 上記第１の工程では、半導体基板上に、上記素子分離で
囲まれ第１，第２導電型チャネル構造を有する第１，第
２のＭＩＳＦＥＴを形成するための第２，第３の活性領
域とをさらに形成し、 上記第３の工程の前に、上記第２，第３の活性領域内に
上記第１，第２のＭＩＳＦＥＴのしきい値制御用不純物
を個別に注入する工程をさらに備え、 上記第３の工程では、上記第２及び第３の活性領域の上
にもゲート絶縁膜とゲート電極とを形成し、 上記第５の工程では、上記第１のＭＩＳＦＥＴのソース
・ドレイン拡散層をも形成し、 上記第２のＭＩＳＦＥＴのソース・ドレイン拡散層を形
成する工程をさらに備えていることを特徴とする半導体
装置の製造方法。 - 【請求項２３】 半導体基板内の素子分離で囲まれる活
性領域内に少なくとも１つのＤＭＩＳＦＥＴを搭載した
半導体装置の製造方法であって、 上記半導体基板に活性領域を区画する素子分離を形成す
る第１の工程と、 上記活性領域内に第１導電型不純物又は第２導電型不純
物を導入して、第１の不純物拡散層を形成する第２の工
程と、 上記活性領域の上にＤＭＩＳＦＥＴのゲート絶縁膜とゲ
ート電極とを形成する第３の工程と、 上記活性領域のソース側領域が開口されたマスク部材と
上記ゲート電極とをマスクとして用い、第２導電型不純
物のイオンを半導体基板表面に垂直な方向に対する傾き
角が３０°以下の方向から上記活性領域内に注入して、
上記活性領域のソース側領域内に、上記活性領域内の上
記素子分離端部の下方に位置する領域から上記ゲート電
極端部の下方に位置する領域に亘る第２の不純物拡散層
を形成する第４の工程と、 上記ゲート電極の両側面上に絶縁体サイドウォールを形
成する第５の工程と、 上記ゲート電極及び絶縁体サイドウォールをマスクとし
て用い、上記ゲート電極の両側方に位置する活性領域内
に第１導電型不純物のイオンを注入して、上記第１の不
純物拡散層により取り囲まれるＤＭＩＳＦＥＴのドレイ
ン拡散層と、上記第２の不純物拡散層により取り囲まれ
るＤＭＩＳＦＥＴのソース拡散層とを形成する第６の工
程とを備えていることを特徴とする半導体装置の製造方
法。 - 【請求項２４】 請求項２３記載の半導体装置の製造方
法において、 上記第１の工程では、半導体基板上に、上記素子分離で
囲まれ第１，第２導電型チャネル構造を有する第１，第
２のＭＩＳＦＥＴをそれぞれ形成するための第２，第３
の活性領域とをさらに形成し、 上記第３の工程の前に、上記第２，第３の活性領域内に
第１，第２のＭＩＳＦＥＴのしきい値制御用不純物を個
別に注入する工程をさらに備え、 上記第３の工程では、上記第２及び第３の活性領域の上
にもゲート絶縁膜とゲート電極とを形成し、 上記第５の工程では、上記第１，第２のＭＩＳＦＥＴの
ゲート電極の両側面上にも絶縁体サイドウォールを形成
し、 上記第６の工程では、上記第１のＭＩＳＦＥＴのソース
・ドレイン拡散層をも形成し、 上記第２のＭＩＳＦＥＴのソース・ドレイン拡散層を形
成する工程をさらに備えていることを特徴とする半導体
装置の製造方法。 - 【請求項２５】 請求項２４記載の半導体装置の製造方
法において、 上記第３の工程の後上記第５の工程の前に、上記第２及
び第３の活性領域のうち少なくともいずれか一方に、上
記ゲート電極をマスクとして低濃度の第１導電型不純物
のイオンを注入して低濃度ソース・ドレイン拡散層を形
成する工程をさらに備えていることを特徴とする半導体
装置の製造方法。
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1996
- 1996-08-19 JP JP21728496A patent/JP3372773B2/ja not_active Expired - Lifetime
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