JPH04290223A - 突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法 - Google Patents
突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法Info
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- JPH04290223A JPH04290223A JP3332755A JP33275591A JPH04290223A JP H04290223 A JPH04290223 A JP H04290223A JP 3332755 A JP3332755 A JP 3332755A JP 33275591 A JP33275591 A JP 33275591A JP H04290223 A JPH04290223 A JP H04290223A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関する。さらに詳しくは、ＭＯＳトランジスタの
ソース・ドレーン領域のような、ドーピングされた下地
領域に埋込コンタクトを有する半導体装置と、その製造
方法とに関する。
方法に関する。さらに詳しくは、ＭＯＳトランジスタの
ソース・ドレーン領域のような、ドーピングされた下地
領域に埋込コンタクトを有する半導体装置と、その製造
方法とに関する。
【０００２】
【従来の技術】集積回路においては、埋込コンタクトは
ありふれた部品である。埋込コンタクトとは、金属，ケ
イ化金属またはドーピングされた多結晶シリコン（ポリ
シリコン）などの導電材料からつくられる、ソース／ド
レーン領域またはウェル領域などのドーピングされた半
導体基板領域との細長いコンタクトを指す。埋込コンタ
クトの形成の典型的な手順としては、まず、ドーピング
されたウェルの表面または半導体材料のタブ上およびそ
の中、あるいは基板そのもののドーピングされた表面上
に、複数のフィールド酸化領域または分離領域を形成す
ることがあげられる。次に、二酸化シリコンなどの誘電
層が基板上に形成され、誘電材料を貫通してコンタクト
開口部が設けられる。基板とのコンタクトは、このホー
ルの少なくとも途中まで、またはそのホールを覆って延
在するドーピングされたポリシリコン層を形成して、ポ
リシリコンから基板内に不純物原子を拡散し基板内にド
ーピングされたコンタクト領域を形成することにより達
成される。
ありふれた部品である。埋込コンタクトとは、金属，ケ
イ化金属またはドーピングされた多結晶シリコン（ポリ
シリコン）などの導電材料からつくられる、ソース／ド
レーン領域またはウェル領域などのドーピングされた半
導体基板領域との細長いコンタクトを指す。埋込コンタ
クトの形成の典型的な手順としては、まず、ドーピング
されたウェルの表面または半導体材料のタブ上およびそ
の中、あるいは基板そのもののドーピングされた表面上
に、複数のフィールド酸化領域または分離領域を形成す
ることがあげられる。次に、二酸化シリコンなどの誘電
層が基板上に形成され、誘電材料を貫通してコンタクト
開口部が設けられる。基板とのコンタクトは、このホー
ルの少なくとも途中まで、またはそのホールを覆って延
在するドーピングされたポリシリコン層を形成して、ポ
リシリコンから基板内に不純物原子を拡散し基板内にド
ーピングされたコンタクト領域を形成することにより達
成される。
【０００３】
【発明が解決しようとする課題】しかしながら、超大規
模集積回路（ＶＬＳＩ）装置はますます小さくなり、装
置内の部品数は増えるので、埋込コンタクトのような、
分離領域の両側に配置されるコンタクトはますます密集
して配置しなければならない。１つの装置内に埋込コン
タクトを密集して配置すると、それぞれのコンタクトの
ドーピングされたコンタクト領域に伴う空乏領域が重な
ってしまう。空乏領域が重なると、コンタクト間で漏洩
電流が生ずる。この問題は、横方向突き抜け現象（ｌａ
ｔｅｒａｌ ｐｕｎｃｈ−ｔｈｒｏｕｇｈ ）と呼ばれ
、埋込コンタクトのドーピングがｎ型ドーパントにより
行われたときも、ｐ型ドーパントにより行われたときも
起こる。装置部品がますます小型になり、埋込コンタク
トが密集して配置されるようになると、横方向突き抜け
現象は特に問題となる。 縦方向突き抜け現象（ｖｅｒｔｉｃａｌ ｐｕｎｃｈ−
ｔｈｒｏｕｇｈ）も、埋込コンタクト領域から反対導電
型のウェルを通じて、埋込コンタクト領域と同じ導電型
の基板まで起こることがある。
模集積回路（ＶＬＳＩ）装置はますます小さくなり、装
置内の部品数は増えるので、埋込コンタクトのような、
分離領域の両側に配置されるコンタクトはますます密集
して配置しなければならない。１つの装置内に埋込コン
タクトを密集して配置すると、それぞれのコンタクトの
ドーピングされたコンタクト領域に伴う空乏領域が重な
ってしまう。空乏領域が重なると、コンタクト間で漏洩
電流が生ずる。この問題は、横方向突き抜け現象（ｌａ
ｔｅｒａｌ ｐｕｎｃｈ−ｔｈｒｏｕｇｈ ）と呼ばれ
、埋込コンタクトのドーピングがｎ型ドーパントにより
行われたときも、ｐ型ドーパントにより行われたときも
起こる。装置部品がますます小型になり、埋込コンタク
トが密集して配置されるようになると、横方向突き抜け
現象は特に問題となる。 縦方向突き抜け現象（ｖｅｒｔｉｃａｌ ｐｕｎｃｈ−
ｔｈｒｏｕｇｈ）も、埋込コンタクト領域から反対導電
型のウェルを通じて、埋込コンタクト領域と同じ導電型
の基板まで起こることがある。
【０００４】ソース領域やドレーン領域などのドーピン
グされた領域の周囲をさらにドーピングする層あるいは
領域は、一般的には未知ではない。たとえば、６トラン
ジスタのスタティック・ランダム・アクセス・メモリ（
ＳＲＡＭ）セルは、ｎ型ウェル領域の電界効果トランジ
スタと、ｐ型ドレーン領域のダイオードとにより形成さ
れる。しかし、６トランジスタＳＲＡＭセルの埋込コン
タクトは突き抜け現象に対する保護がなされていない。 また、金属酸化物半導体（ＭＯＳ）トランジスタのソー
スおよびドレーン領域を囲む高濃度にドーピングされた
領域を有する、カウンタ・ドーピングされたソースおよ
びドレーン領域が知られている。６トランジスタＳＲＡ
Ｍとカウンタ・ドーピングされたソース・ドレーンに用
いられる囲み部品は、個別のトランジスタ内にあるか、
あるいはその一部であり、電気的な突き抜け現象を防ぐ
ことのできる手段を提供できるほど正確にドーピングさ
れるわけではない。そのため、従来技術の装置は、互い
に密接している別々の装置に伴う埋込コンタクトに対す
る突き抜け現象を防ぐ機能を提供してはいない。
グされた領域の周囲をさらにドーピングする層あるいは
領域は、一般的には未知ではない。たとえば、６トラン
ジスタのスタティック・ランダム・アクセス・メモリ（
ＳＲＡＭ）セルは、ｎ型ウェル領域の電界効果トランジ
スタと、ｐ型ドレーン領域のダイオードとにより形成さ
れる。しかし、６トランジスタＳＲＡＭセルの埋込コン
タクトは突き抜け現象に対する保護がなされていない。 また、金属酸化物半導体（ＭＯＳ）トランジスタのソー
スおよびドレーン領域を囲む高濃度にドーピングされた
領域を有する、カウンタ・ドーピングされたソースおよ
びドレーン領域が知られている。６トランジスタＳＲＡ
Ｍとカウンタ・ドーピングされたソース・ドレーンに用
いられる囲み部品は、個別のトランジスタ内にあるか、
あるいはその一部であり、電気的な突き抜け現象を防ぐ
ことのできる手段を提供できるほど正確にドーピングさ
れるわけではない。そのため、従来技術の装置は、互い
に密接している別々の装置に伴う埋込コンタクトに対す
る突き抜け現象を防ぐ機能を提供してはいない。
【０００５】
【課題を解決するための手段】本発明を実施するにあた
り、突き抜け防止策を施した複数の埋込コンタクトを有
する半導体装置が提供される。本発明の１つの実施例に
より、主面を有する第１導電型の半導体基板が設けられ
る。分離領域が、主面の第１部分を覆い、誘電層が主面
の第２部分を覆う。複数のコンタクト開口部が、分離領
域に隣接して誘電層内に形成される。第１導電型のドー
ピングされた突き抜け防止領域は、コンタクト開口部下
方の基板内にある。第２導電型のドーピングされたコン
タクト領域が、各コンタクト開口部内の主面から、突き
抜け防止領域まで延在し、突き抜け防止領域を主面から
分離している。少なくとも１つの導電層が分離領域の一
部と、誘電層の一部とを覆い、少なくともコンタクト開
口部の部分まで延在し、基板内のドーピングされたコン
タクト領域に対して電気的接触を形成している。
り、突き抜け防止策を施した複数の埋込コンタクトを有
する半導体装置が提供される。本発明の１つの実施例に
より、主面を有する第１導電型の半導体基板が設けられ
る。分離領域が、主面の第１部分を覆い、誘電層が主面
の第２部分を覆う。複数のコンタクト開口部が、分離領
域に隣接して誘電層内に形成される。第１導電型のドー
ピングされた突き抜け防止領域は、コンタクト開口部下
方の基板内にある。第２導電型のドーピングされたコン
タクト領域が、各コンタクト開口部内の主面から、突き
抜け防止領域まで延在し、突き抜け防止領域を主面から
分離している。少なくとも１つの導電層が分離領域の一
部と、誘電層の一部とを覆い、少なくともコンタクト開
口部の部分まで延在し、基板内のドーピングされたコン
タクト領域に対して電気的接触を形成している。
【０００６】
【実施例】図を簡単にし、明白にするために、図に示さ
れる素子は必ずしも一定の比率で描かれているわけでは
ない点に留意されたい。たとえば、いくつかの素子の寸
法は、分かりやすくするために、互いに拡大して図示さ
れている。さらに、適切であると考えられる場合は、図
群の中で同じ参照番号が繰り返されて、対応する素子を
示している。
れる素子は必ずしも一定の比率で描かれているわけでは
ない点に留意されたい。たとえば、いくつかの素子の寸
法は、分かりやすくするために、互いに拡大して図示さ
れている。さらに、適切であると考えられる場合は、図
群の中で同じ参照番号が繰り返されて、対応する素子を
示している。
【０００７】ここで説明される実施例の説明では、ｎ型
コンタクトが、ｎ型基板内のｐ型ウェル領域に形成され
たｎ型ソース・ドレーン領域に対して設けられるものと
する。本発明は、ｐ型コンタクトが、ｐ型基板内のｎ型
ウェル領域内に形成されたｐ型ソース・ドレーン領域に
対して設けられるという、反対導電型の場合にも適用さ
れる。さらに、特定の応用例においては、ウェル領域が
存在せず、コンタクトが、バルク基板そのものの中に形
成された被ドーピング領域に対して直接作られることも
ある。また、特定の応用例においては、ウェル領域の代
わりに、単結晶半導体基板を覆う半導体材料の被ドーピ
ング・エピタキシャル層とすることも可能である。本発
明の方法は、ドーピング・レベルを局部的に増大させ、
漏洩電流を防ぐことである。この方法により、コンタク
ト領域とは異なる導電型であるが、ウェル領域や装置が
作成されるバルク基板と同じ導電型をもつ、ドーピング
されたコンタクト領域の下に別のドーピング領域あるい
は層を設ける。このように形成されたＰＮ接合は、突き
抜け防止手段として機能し、コンタクトを互いに絶縁す
る。
コンタクトが、ｎ型基板内のｐ型ウェル領域に形成され
たｎ型ソース・ドレーン領域に対して設けられるものと
する。本発明は、ｐ型コンタクトが、ｐ型基板内のｎ型
ウェル領域内に形成されたｐ型ソース・ドレーン領域に
対して設けられるという、反対導電型の場合にも適用さ
れる。さらに、特定の応用例においては、ウェル領域が
存在せず、コンタクトが、バルク基板そのものの中に形
成された被ドーピング領域に対して直接作られることも
ある。また、特定の応用例においては、ウェル領域の代
わりに、単結晶半導体基板を覆う半導体材料の被ドーピ
ング・エピタキシャル層とすることも可能である。本発
明の方法は、ドーピング・レベルを局部的に増大させ、
漏洩電流を防ぐことである。この方法により、コンタク
ト領域とは異なる導電型であるが、ウェル領域や装置が
作成されるバルク基板と同じ導電型をもつ、ドーピング
されたコンタクト領域の下に別のドーピング領域あるい
は層を設ける。このように形成されたＰＮ接合は、突き
抜け防止手段として機能し、コンタクトを互いに絶縁す
る。
【０００８】図１の平面図は、本発明により作成される
半導体装置の回路部分１０の１つの実施例である。図１
に示される部品は、埋込コンタクト１１，１２，１３、
フィールド分離領域１８および別々の導電層３３，３４
，３５である。導電層３４の一部が、ソース・ドレーン
領域４０，４２を有するＭＯＳトランジスタ１５のゲー
トを形成する。埋込コンタクト１１，１２，１３は、フ
ィールド酸化領域１８に隣接しており、導電層３５，３
３，３４を覆う手段を提供し、ソース・ドレーン領域４
４，４２，４６との電気的接触をそれぞれ行っている。 ソース・ドレーン領域４６，４４は、他のＭＯＳトラン
ジスタと関連しているが、これらは図を分かりやすくす
るために図１には示されていない。図１に示される特定
の実施例においては、装置部品は単結晶半導体基板１６
のウェル領域１４内に形成され、図示の構造はＳＲＡＭ
装置のメモリ・アレイの一部である。しかし、本発明は
、ＢｉＣＭＯＳ（バイポーラ相補型ＭＯＳ）ＳＲＡＭ装
置，ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）装置，マイクロプロセッサ装置などの、埋込コン
タクトを有するＭＯＳおよびＢｉＣＭＯＳ装置など、そ
の他の多くの装置に用いることも可能である。
半導体装置の回路部分１０の１つの実施例である。図１
に示される部品は、埋込コンタクト１１，１２，１３、
フィールド分離領域１８および別々の導電層３３，３４
，３５である。導電層３４の一部が、ソース・ドレーン
領域４０，４２を有するＭＯＳトランジスタ１５のゲー
トを形成する。埋込コンタクト１１，１２，１３は、フ
ィールド酸化領域１８に隣接しており、導電層３５，３
３，３４を覆う手段を提供し、ソース・ドレーン領域４
４，４２，４６との電気的接触をそれぞれ行っている。 ソース・ドレーン領域４６，４４は、他のＭＯＳトラン
ジスタと関連しているが、これらは図を分かりやすくす
るために図１には示されていない。図１に示される特定
の実施例においては、装置部品は単結晶半導体基板１６
のウェル領域１４内に形成され、図示の構造はＳＲＡＭ
装置のメモリ・アレイの一部である。しかし、本発明は
、ＢｉＣＭＯＳ（バイポーラ相補型ＭＯＳ）ＳＲＡＭ装
置，ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）装置，マイクロプロセッサ装置などの、埋込コン
タクトを有するＭＯＳおよびＢｉＣＭＯＳ装置など、そ
の他の多くの装置に用いることも可能である。
【０００９】直線２−２で切った断面図が図２に示され
、ここでは埋込コンタクト１１，１２を示している。 ドーピングされたコンタクト領域２９，３０が、フィー
ルド酸化領域１８に隣接して、ウェル領域１４に形成さ
れ、それぞれ、ドーピングされた突き抜け防止領域３６
，３７の上部を覆っている。ウェル領域１４内にあるチ
ャンネル・ストップ２０が、フィールド分離領域１８の
下にあり、領域１８と同形に延びている。図２の断面図
においては、チャンネル・ストップ２０は、ドーピング
されたコンタクト領域２９，３０間に延びている。パッ
ド酸化層２２が、フィールド分離領域１８の両側でウェ
ル領域１４の表面部分の上にある。導電層３３，３５は
フィールド分離領域１８の一部と、パッド酸化層２２の
一部との上にあり、パッド酸化層２２のコンタクト開口
部を通じてドーピングされたコンタクト領域２９，３０
と電気的に接触している。ポリシリコン導電層の場合は
、導電層３３，３５がドーピングされたコンタクト領域
２９，３０と同じ導電型であると、ソース・ドレーン領
域４２，４４に対するオーミック・コンタクトの形成は
、より簡単に達成される。
、ここでは埋込コンタクト１１，１２を示している。 ドーピングされたコンタクト領域２９，３０が、フィー
ルド酸化領域１８に隣接して、ウェル領域１４に形成さ
れ、それぞれ、ドーピングされた突き抜け防止領域３６
，３７の上部を覆っている。ウェル領域１４内にあるチ
ャンネル・ストップ２０が、フィールド分離領域１８の
下にあり、領域１８と同形に延びている。図２の断面図
においては、チャンネル・ストップ２０は、ドーピング
されたコンタクト領域２９，３０間に延びている。パッ
ド酸化層２２が、フィールド分離領域１８の両側でウェ
ル領域１４の表面部分の上にある。導電層３３，３５は
フィールド分離領域１８の一部と、パッド酸化層２２の
一部との上にあり、パッド酸化層２２のコンタクト開口
部を通じてドーピングされたコンタクト領域２９，３０
と電気的に接触している。ポリシリコン導電層の場合は
、導電層３３，３５がドーピングされたコンタクト領域
２９，３０と同じ導電型であると、ソース・ドレーン領
域４２，４４に対するオーミック・コンタクトの形成は
、より簡単に達成される。
【００１０】図２に示される本発明の構造が従来の技術
よりも明確に有利であるのは、隣接する埋込コンタクト
間の唯一の突き抜け防止策がチャンネル・ストップ２０
のようなチャンネル・ストップであることである。突き
抜け防止領域３６，３７を、コンタクト領域２９，３０
の下部を囲むウェルまたは基板内深く形成することによ
り、ＶＬＳＩ装置の厳しい設計要件を満たすため埋込コ
ンタクトを接近させても、埋込コンタクト間に電流漏洩
が起こらなくなる。
よりも明確に有利であるのは、隣接する埋込コンタクト
間の唯一の突き抜け防止策がチャンネル・ストップ２０
のようなチャンネル・ストップであることである。突き
抜け防止領域３６，３７を、コンタクト領域２９，３０
の下部を囲むウェルまたは基板内深く形成することによ
り、ＶＬＳＩ装置の厳しい設計要件を満たすため埋込コ
ンタクトを接近させても、埋込コンタクト間に電流漏洩
が起こらなくなる。
【００１１】図２に示されるように、導電層３３，３５
はパッド酸化層２２のコンタクト開口部全体を覆う。し
かし、少し位置がずれたり、あるいはパッド酸化層２２
内に大きなコンタクト開口部を形成して、たとえば第２
導電層によるコンタクトを設けることが望ましいときは
、導電層３３，３５は、コンタクト開口部内のウェル領
域の主面の一部のみを覆うこともある。
はパッド酸化層２２のコンタクト開口部全体を覆う。し
かし、少し位置がずれたり、あるいはパッド酸化層２２
内に大きなコンタクト開口部を形成して、たとえば第２
導電層によるコンタクトを設けることが望ましいときは
、導電層３３，３５は、コンタクト開口部内のウェル領
域の主面の一部のみを覆うこともある。
【００１２】図３は、図１の直線３−３で切った回路部
分１０の領域の断面である。図３に示されるのは、トラ
ンジスタ１５から埋込コンタクト１３を分離するフィー
ルド分離領域１８の部分である。図１からもわかるよう
に、導電層３４は一端でトランジスタ１５のゲートを形
成し、他端で、埋込コンタクト１３を通じソース・ドレ
ーン領域４６との接触を行う。突き抜け防止領域３８は
、ソース・ドレーン領域４２から埋込コンタクト１３を
絶縁する。チャンネル・ストップ２０の一部は、ドーピ
ングされたコンタクト領域３１とドレーン領域４２との
間に延びる。このため、埋込コンタクト１１，１２，１
３は、本発明により形成される突き抜け防止領域によっ
て、互いに分離され、また隣接トランジスタのソース・
ドレーン領域から絶縁される。当業者であれば、図１に
は集積回路構造の一部分だけが示されていること、また
突き抜け防止策を施した埋込コンタクトを有するその他
の多くの構造が可能であることが理解いただけるだろう
。
分１０の領域の断面である。図３に示されるのは、トラ
ンジスタ１５から埋込コンタクト１３を分離するフィー
ルド分離領域１８の部分である。図１からもわかるよう
に、導電層３４は一端でトランジスタ１５のゲートを形
成し、他端で、埋込コンタクト１３を通じソース・ドレ
ーン領域４６との接触を行う。突き抜け防止領域３８は
、ソース・ドレーン領域４２から埋込コンタクト１３を
絶縁する。チャンネル・ストップ２０の一部は、ドーピ
ングされたコンタクト領域３１とドレーン領域４２との
間に延びる。このため、埋込コンタクト１１，１２，１
３は、本発明により形成される突き抜け防止領域によっ
て、互いに分離され、また隣接トランジスタのソース・
ドレーン領域から絶縁される。当業者であれば、図１に
は集積回路構造の一部分だけが示されていること、また
突き抜け防止策を施した埋込コンタクトを有するその他
の多くの構造が可能であることが理解いただけるだろう
。
【００１３】回路部分１０を作成するために用いられる
工程の１つの実施例を図４，図５に示す。説明のために
、図２に示される部品、すなわち隣接する埋込コンタク
ト１１，１２の製造のみを解説する。当業者であれば、
同様の技術が図１に示されるすべての部品の作成に適用
されることが理解できるであろう。図４に示されるよう
に、コンタクト１１，１２はフィールド分離領域１８の
対向する側に形成される。領域１８は厚いＳｉＯ２ フ
ィールド酸化物であることが好ましい。フィールド分離
領域１８の形成に先立ち、基板１４内にチャンネル・ス
トップ２０を形成してもよい。好適な工程では、薄いパ
ッド酸化層２２が形成されて、後で行われる注入のため
のスクリーンとしての役割を果たし、さらに回路の他の
部分ではゲート酸化層としての機能を果たす。パッド酸
化層２２が形成された後、第１ポリシリコン層２３がパ
ッド酸化層２２上に被着される。次に、フォトレジスト
層２４が設けられ、標準のフォトリソグラフ技術を用い
てパターニングされ、２つのコンタクト開口部２６，２
８を形成する。これらの開口部は、ドーピングされた領
域３６，３７を規定する。
工程の１つの実施例を図４，図５に示す。説明のために
、図２に示される部品、すなわち隣接する埋込コンタク
ト１１，１２の製造のみを解説する。当業者であれば、
同様の技術が図１に示されるすべての部品の作成に適用
されることが理解できるであろう。図４に示されるよう
に、コンタクト１１，１２はフィールド分離領域１８の
対向する側に形成される。領域１８は厚いＳｉＯ２ フ
ィールド酸化物であることが好ましい。フィールド分離
領域１８の形成に先立ち、基板１４内にチャンネル・ス
トップ２０を形成してもよい。好適な工程では、薄いパ
ッド酸化層２２が形成されて、後で行われる注入のため
のスクリーンとしての役割を果たし、さらに回路の他の
部分ではゲート酸化層としての機能を果たす。パッド酸
化層２２が形成された後、第１ポリシリコン層２３がパ
ッド酸化層２２上に被着される。次に、フォトレジスト
層２４が設けられ、標準のフォトリソグラフ技術を用い
てパターニングされ、２つのコンタクト開口部２６，２
８を形成する。これらの開口部は、ドーピングされた領
域３６，３７を規定する。
【００１４】フォトレジスト・パターン２４ができると
、第１ポリシリコン層２３と、パッド酸化層２２とを通
してイオン注入が行われ、ウェル領域１４内に突き抜け
防止領域３６，３７が形成される。あるいは、コンタク
ト開口部２６，２８により露出されたパッド酸化層２２
の部分をエッチングして、ウェル領域１４の主面を露出
してもよい。コンタクト開口部がパッド酸化層２２にす
でに形成されているときは、不純物は拡散またはその他
の直接手段を介して導入することができる。本発明の好
適な実施工程においては、図４に示されるように、ウェ
ル領域１４と同じ導電型のドーパント不純物が導入され
て、突き抜け防止領域３６，３７が形成される。注入の
エネルギおよび量を調整して、埋込コンタクト１１，１
２の下に高濃度ドーピングを局部的に行うことができる
。たとえば、ｐ型突き抜け防止領域の場合は、１平方セ
ンチ当り約１ｘ１０１２ないし１ｘ１０１４イオンのホ
ウ素注入量を、約１６０ないし２６０ＫｅＶのエネルギ
で注入したものを用いて、すべての熱処理サイクルの終
了後に、約４５０ないし６５０ナノメータのピーク濃度
を有する領域を基板の主面の下に形成することができる
。 当業者であれば、上記の特定の量とエネルギの範囲によ
り、ここで解説する実施例の突き抜け防止策を実行する
のに適したドーパント濃度が実現できること、また装置
の接合深さ条件，ドーパント導電型および構造の配列が
異なると、異なる組合せの量とエネルギが用いられるこ
とが理解いただけよう。
、第１ポリシリコン層２３と、パッド酸化層２２とを通
してイオン注入が行われ、ウェル領域１４内に突き抜け
防止領域３６，３７が形成される。あるいは、コンタク
ト開口部２６，２８により露出されたパッド酸化層２２
の部分をエッチングして、ウェル領域１４の主面を露出
してもよい。コンタクト開口部がパッド酸化層２２にす
でに形成されているときは、不純物は拡散またはその他
の直接手段を介して導入することができる。本発明の好
適な実施工程においては、図４に示されるように、ウェ
ル領域１４と同じ導電型のドーパント不純物が導入され
て、突き抜け防止領域３６，３７が形成される。注入の
エネルギおよび量を調整して、埋込コンタクト１１，１
２の下に高濃度ドーピングを局部的に行うことができる
。たとえば、ｐ型突き抜け防止領域の場合は、１平方セ
ンチ当り約１ｘ１０１２ないし１ｘ１０１４イオンのホ
ウ素注入量を、約１６０ないし２６０ＫｅＶのエネルギ
で注入したものを用いて、すべての熱処理サイクルの終
了後に、約４５０ないし６５０ナノメータのピーク濃度
を有する領域を基板の主面の下に形成することができる
。 当業者であれば、上記の特定の量とエネルギの範囲によ
り、ここで解説する実施例の突き抜け防止策を実行する
のに適したドーパント濃度が実現できること、また装置
の接合深さ条件，ドーパント導電型および構造の配列が
異なると、異なる組合せの量とエネルギが用いられるこ
とが理解いただけよう。
【００１５】突き抜け防止領域３６，３７が形成された
後、図５に示されるように、導電材料の第２層を被着さ
せることにより導電層３２が形成され、第１ポリシリコ
ン層２３が覆われる。導電材料の第２層は、ｎ型ドーパ
ントでドーピングした化学蒸着（ＣＶＤ）されたポリシ
リコンであることが好ましいが、このドーピングは、蒸
着中に行われるか、蒸着中にＣＶＤシステムにドーパン
ト・ガスを導入することによりドーピングされるか、あ
るいは導電層３２が形成された後でドーパントを導入す
ることにより実行される。また、導電材料の第２層は、
タングステン，コバルト，チタン，モリブデン，タンタ
ルなどの耐熱金属でもよい。
後、図５に示されるように、導電材料の第２層を被着さ
せることにより導電層３２が形成され、第１ポリシリコ
ン層２３が覆われる。導電材料の第２層は、ｎ型ドーパ
ントでドーピングした化学蒸着（ＣＶＤ）されたポリシ
リコンであることが好ましいが、このドーピングは、蒸
着中に行われるか、蒸着中にＣＶＤシステムにドーパン
ト・ガスを導入することによりドーピングされるか、あ
るいは導電層３２が形成された後でドーパントを導入す
ることにより実行される。また、導電材料の第２層は、
タングステン，コバルト，チタン，モリブデン，タンタ
ルなどの耐熱金属でもよい。
【００１６】次に、好適な実施例においては、図５に示
されるように、導電層３２からパッド酸化層２２のコン
タクト開口部下のウェル領域１４にドーパント原子を拡
散することによりドーピングされたコンタクト領域２９
，３０が形成される。コンタクト領域２９，３０下の突
き抜け防止領域３６，３７内の最終的なドーパント濃度
傾斜と、ドーパント原子の空間的な分布とは、所定の注
入量およびエネルギと、工程に用いられた特定の熱処理
サイクルとにより決定される。コンタクト領域２９，３
０を形成するために用いられる熱処理中に、突き抜け防
止領域３６，３７を形成するために基板内に注入された
ホウ素原子は、コンタクト領域３６，３７下のウェル領
域１４内にさらに深く拡散する。ウェル領域１４におけ
る最終的なホウ素ドーパントの分布は、その後の熱処理
により決定される。しかしながら、突き抜け防止領域３
６，３７におけるホウ素ドーパント濃度は、ウェル領域
１４の濃度よりも大きく、そのためにコンタクト領域２
９，３０と突き抜け防止領域３６，３７との間にＰＮ接
合が形成される。
されるように、導電層３２からパッド酸化層２２のコン
タクト開口部下のウェル領域１４にドーパント原子を拡
散することによりドーピングされたコンタクト領域２９
，３０が形成される。コンタクト領域２９，３０下の突
き抜け防止領域３６，３７内の最終的なドーパント濃度
傾斜と、ドーパント原子の空間的な分布とは、所定の注
入量およびエネルギと、工程に用いられた特定の熱処理
サイクルとにより決定される。コンタクト領域２９，３
０を形成するために用いられる熱処理中に、突き抜け防
止領域３６，３７を形成するために基板内に注入された
ホウ素原子は、コンタクト領域３６，３７下のウェル領
域１４内にさらに深く拡散する。ウェル領域１４におけ
る最終的なホウ素ドーパントの分布は、その後の熱処理
により決定される。しかしながら、突き抜け防止領域３
６，３７におけるホウ素ドーパント濃度は、ウェル領域
１４の濃度よりも大きく、そのためにコンタクト領域２
９，３０と突き抜け防止領域３６，３７との間にＰＮ接
合が形成される。
【００１７】たとえば、上述のホウ素注入により突き抜
け防止領域３６，３７が形成され、導電層３２が約２５
ないし３５Ｗ／平方の面積抵抗（ｓｈｅｅｔ ｒｅｓｉ
ｓｔａｎｃｅ）まで燐によりｎドーピングされたポリシ
リコンである場合、ドーパント原子は、約９００ないし
１０００℃で約１ないし２時間の熱処理により、導電層
３２から基板内まで拡散される。コンタクト領域２９，
３０の形成後、図５に示されるようにフォトレジスト・
パターン２５が設けられ、導電層３２は異方エッチング
されて、図２に示されるパターニングされた導電層３３
，３５を形成する。ソース・ドレーン領域４２，４４は
、ｐチャンネル装置（図示せず）を保護するソース・ド
レーン・フォトレジスト・パターンを設け、燐またはヒ
素のようなｎ型ドーパントをウェル領域１４内に注入す
ることにより、従来の方法で形成されることが好ましい
。熱処理により、ホウ素ドーパントは基板内に拡散して
、基板の主面下に約２５０ないし３５０ナノメータのＰ
Ｎ接合を形成する。
け防止領域３６，３７が形成され、導電層３２が約２５
ないし３５Ｗ／平方の面積抵抗（ｓｈｅｅｔ ｒｅｓｉ
ｓｔａｎｃｅ）まで燐によりｎドーピングされたポリシ
リコンである場合、ドーパント原子は、約９００ないし
１０００℃で約１ないし２時間の熱処理により、導電層
３２から基板内まで拡散される。コンタクト領域２９，
３０の形成後、図５に示されるようにフォトレジスト・
パターン２５が設けられ、導電層３２は異方エッチング
されて、図２に示されるパターニングされた導電層３３
，３５を形成する。ソース・ドレーン領域４２，４４は
、ｐチャンネル装置（図示せず）を保護するソース・ド
レーン・フォトレジスト・パターンを設け、燐またはヒ
素のようなｎ型ドーパントをウェル領域１４内に注入す
ることにより、従来の方法で形成されることが好ましい
。熱処理により、ホウ素ドーパントは基板内に拡散して
、基板の主面下に約２５０ないし３５０ナノメータのＰ
Ｎ接合を形成する。
【００１８】本発明特有の利点として、突き抜け防止領
域が埋込コンタクトの直近で、しかもソース・ドレーン
領域よりも深いところに形成されるという点があげられ
る。従来の方法は、ソース・ドレーン領域が形成される
ウェル領域をドーピングし過ぎる傾向があり、そのため
にトランジスタの性能が低下する。よく用いられる別の
方法は、フィールド分離領域下のチャンネル・ストップ
のドーピングを増大させる方法である。しかし、この方
法は、近接して配置された埋込コンタクト間の電流漏洩
を防止するのに効果があることは証明されていない。突
き抜け防止領域３６，３７内の局部的に高いホウ素ドー
ピングによる電界は、フィールド分離領域下の２個のポ
リシリコン・ノード１１，１２から延びる空乏領域を切
取り、それによって横方向の突き抜け防止に役立つ。領
域３６，３７はまた、ウェル領域１４とは反対導電型の
埋込層または基板１６への突き抜けを阻止するのに役立
つ。本発明の方法は、ソース・ドレーン領域４０，４２
のようなアクティブな装置領域の浅いドーピング分布を
維持しつつ、マスクを追加せずに横方向および縦方向の
突き抜けを防止する。下記の、コンピュータによりシミ
ュレーションしたドーピング分布および実験結果は、ウ
ェル領域内深くコンタクト領域下に位置する３６，３７
のような領域が、隣接する埋込コンタクト間の横方向お
よび縦方向の電気的な突き抜けを阻止することを証明し
ている。
域が埋込コンタクトの直近で、しかもソース・ドレーン
領域よりも深いところに形成されるという点があげられ
る。従来の方法は、ソース・ドレーン領域が形成される
ウェル領域をドーピングし過ぎる傾向があり、そのため
にトランジスタの性能が低下する。よく用いられる別の
方法は、フィールド分離領域下のチャンネル・ストップ
のドーピングを増大させる方法である。しかし、この方
法は、近接して配置された埋込コンタクト間の電流漏洩
を防止するのに効果があることは証明されていない。突
き抜け防止領域３６，３７内の局部的に高いホウ素ドー
ピングによる電界は、フィールド分離領域下の２個のポ
リシリコン・ノード１１，１２から延びる空乏領域を切
取り、それによって横方向の突き抜け防止に役立つ。領
域３６，３７はまた、ウェル領域１４とは反対導電型の
埋込層または基板１６への突き抜けを阻止するのに役立
つ。本発明の方法は、ソース・ドレーン領域４０，４２
のようなアクティブな装置領域の浅いドーピング分布を
維持しつつ、マスクを追加せずに横方向および縦方向の
突き抜けを防止する。下記の、コンピュータによりシミ
ュレーションしたドーピング分布および実験結果は、ウ
ェル領域内深くコンタクト領域下に位置する３６，３７
のような領域が、隣接する埋込コンタクト間の横方向お
よび縦方向の電気的な突き抜けを阻止することを証明し
ている。
【００１９】図６に、埋込コンタクト構造を通じたドー
ピング分布のコンピュータ・シミュレーション・プロッ
トを示す。このプロットは、ウェル領域内への深さの関
数としてウェル領域におけるドーパント濃度を表す。シ
ミュレーション・プログラムは、注入と熱処理がすべて
完了した後に、ウェル領域のドーパント分布を評価する
ので、製造手順終了後の装置内の実際のドーパント分布
を表している。このプロットでは、ホウ素ドーパント濃
度曲線がＢとして示され、燐のドーパント濃度曲線をＰ
とする。ホウ素のピーク濃度はウェル領域表面（ｘ軸の
０．００として示される）よりも充分に下にあり、また
表面から約５００ナノメータの燐のピーク濃度よりも下
に位置することはこのプロットから明かである。
ピング分布のコンピュータ・シミュレーション・プロッ
トを示す。このプロットは、ウェル領域内への深さの関
数としてウェル領域におけるドーパント濃度を表す。シ
ミュレーション・プログラムは、注入と熱処理がすべて
完了した後に、ウェル領域のドーパント分布を評価する
ので、製造手順終了後の装置内の実際のドーパント分布
を表している。このプロットでは、ホウ素ドーパント濃
度曲線がＢとして示され、燐のドーパント濃度曲線をＰ
とする。ホウ素のピーク濃度はウェル領域表面（ｘ軸の
０．００として示される）よりも充分に下にあり、また
表面から約５００ナノメータの燐のピーク濃度よりも下
に位置することはこのプロットから明かである。
【００２０】図７は、隣接する埋込コンタクト間の、フ
ィールド分離領域１８下の漏洩電流をフィールド分離領
域両端の電圧として示したプロットである。プロットの
３本の曲線は、突き抜け防止領域３６，３７における異
なるドーピング濃度を表す。「対照−従来技術」と標識
される一番上の曲線は、突き抜け防止策のない従来の技
術により形成された装置の漏洩電流を表す。プロットか
らわかるように、従来技術による装置においては、フィ
ールド分離領域の両端の電圧が大変低い場合でもかなり
の漏洩電流がある。突き抜け防止領域３６，３８におけ
る異なるドーパント濃度における漏洩電流データを表す
２本の曲線は、領域を形成するための注入量で標識され
ている。約１２ボルトより低い電圧においては漏洩電流
はかなり減少していることがプロットより明白である。 さらに、領域を形成するために用いられる特定量に対す
る漏洩電流減少の感度は、１平方センチ当り１ｘ１０１
２から５ｘ１０１２イオンに量を増加したときの、約９
ボルトと１２ボルトとの間の漏洩電流の減少により示さ
れる。
ィールド分離領域１８下の漏洩電流をフィールド分離領
域両端の電圧として示したプロットである。プロットの
３本の曲線は、突き抜け防止領域３６，３７における異
なるドーピング濃度を表す。「対照−従来技術」と標識
される一番上の曲線は、突き抜け防止策のない従来の技
術により形成された装置の漏洩電流を表す。プロットか
らわかるように、従来技術による装置においては、フィ
ールド分離領域の両端の電圧が大変低い場合でもかなり
の漏洩電流がある。突き抜け防止領域３６，３８におけ
る異なるドーパント濃度における漏洩電流データを表す
２本の曲線は、領域を形成するための注入量で標識され
ている。約１２ボルトより低い電圧においては漏洩電流
はかなり減少していることがプロットより明白である。 さらに、領域を形成するために用いられる特定量に対す
る漏洩電流減少の感度は、１平方センチ当り１ｘ１０１
２から５ｘ１０１２イオンに量を増加したときの、約９
ボルトと１２ボルトとの間の漏洩電流の減少により示さ
れる。
【００２１】以上、本発明により、上記の利点を充分に
満たす、突き抜け防止策を施した埋込コンタクトを有す
る半導体装置が提供されることは明かである。本発明は
特定の実例を参照して説明し図示してきたが、本発明は
これらの実施例例に制限されるものではない。本発明の
精神から逸脱することなく変形や修正が可能であること
が当業者には明らかである。たとえば、集束分子線生長
法（ｆｏｃｕｓｅｄ ｍｏｌｅｃｕｌａｒｂｅａｍ ｄ
ｅｐｏｓｉｔｉｏｎ） などの他のドーピング技術を用
いることができる。さらに、図に示されたフィールド分
離領域の代わりにトレンチ分離構造を用いることもでき
る。また、窒化シリコン，酸化物／窒化物複合体，酸素
窒化物（ｏｘｙｎｉｔｒｉｄｅｓなどの他の誘電材料を
用いることもできる。それゆえ、添付の請求項とその相
当語句の範囲に入るすべての変形と修正とは本発明に含
まれるものとする。
満たす、突き抜け防止策を施した埋込コンタクトを有す
る半導体装置が提供されることは明かである。本発明は
特定の実例を参照して説明し図示してきたが、本発明は
これらの実施例例に制限されるものではない。本発明の
精神から逸脱することなく変形や修正が可能であること
が当業者には明らかである。たとえば、集束分子線生長
法（ｆｏｃｕｓｅｄ ｍｏｌｅｃｕｌａｒｂｅａｍ ｄ
ｅｐｏｓｉｔｉｏｎ） などの他のドーピング技術を用
いることができる。さらに、図に示されたフィールド分
離領域の代わりにトレンチ分離構造を用いることもでき
る。また、窒化シリコン，酸化物／窒化物複合体，酸素
窒化物（ｏｘｙｎｉｔｒｉｄｅｓなどの他の誘電材料を
用いることもできる。それゆえ、添付の請求項とその相
当語句の範囲に入るすべての変形と修正とは本発明に含
まれるものとする。
【図１】本発明により形成された複数の埋込コンタクト
を示す、半導体装置の回路部分の平面図である。
を示す、半導体装置の回路部分の平面図である。
【図２】図１を直線２−２で切った断面図で、本発明に
より形成される２個の隣接した埋込コンタクトを示す。
より形成される２個の隣接した埋込コンタクトを示す。
【図３】図１を直線３−３で切った断面図で、本発明に
より形成された埋込コンタクトと、フィールド分離領域
により埋込コンタクトから分離されたトランジスタとを
有する回路の部分を示す。
より形成された埋込コンタクトと、フィールド分離領域
により埋込コンタクトから分離されたトランジスタとを
有する回路の部分を示す。
【図４】本発明の処理段階の断面図である。
【図５】本発明の処理段階の断面図である。
【図６】本発明により形成された埋込コンタクトを通じ
たドーピング分布を示すコンピュータによるプロットで
ある。
たドーピング分布を示すコンピュータによるプロットで
ある。
【図７】本発明により形成された構造から得られた実験
データであり、異なる突き抜け防止ドーピング濃度に対
する漏洩電流とフィールド分離領域の両端の電圧を示す
。
データであり、異なる突き抜け防止ドーピング濃度に対
する漏洩電流とフィールド分離領域の両端の電圧を示す
。
１０ 半導体装置の回路部分
１１，１２，１３ 埋込コンタクト
１５ トランジスタ
１８ フィールド分離領域
３３，３４，３５ 導電層
Claims (3)
- 【請求項１】 突き抜け防止策のための複数の埋込コ
ンタクト（１１，１２，１３）を有する半導体装置であ
って：主面を有する第１導電型の半導体基板領域（１４
）；主面の第１部分を覆う分離領域（１８）；主面の第
２部分を覆う誘電層（２２）；分離領域（１８）に隣接
する、誘電層（２２）内の複数のコンタクト開口部；コ
ンタクト開口部下の基板領域内の、第１導電型の複数の
ドーピングされた突き抜け防止領域（３６，３７，３８
）；コンタクト開口部下の主面の、第２導電型の複数の
ドーピングされたコンタクト領域（２９，３０，３１）
であって、ドーピングされた突き抜け防止領域（３６，
３７，３８）まで延在し、主面から突き抜け防止領域を
分離するコンタクト領域（２９，３０，３１）；および
分離領域の一部と誘電層の一部とを覆い、コンタクト開
口部まで延在して、ドーピングされたコンタクト領域（
２９，３０，３１）と電気的接触を形成する少なくとも
１個の導電層（３３，３４，３５）；から構成されるこ
とを特徴とする半導体装置。 - 【請求項２】 突き抜け防止策のための複数の埋込コ
ンタクト（１１，１２，１３）を有する半導体装置であ
って：主面を有する第１導電型の半導体基板領域（１４
）；第１側面と第２側面とを有する主面の第１部分を覆
う分離領域（１８）；主面の第２部分を覆う誘電層（２
２）；分離領域（１８）の第１側面に隣接する、誘電層
（２２）内の複数のコンタクト開口部；コンタクト開口
部下の基板領域内の、第１導電型の複数の突き抜け防止
領域（３６，３７，３８）；コンタクト開口部下の主面
の、第２導電型の複数のドーピングされたコンタクト領
域（２９，３０，３１）であって、突き抜け防止領域（
３６，３７，３８）まで延在し、主面から突き抜け防止
領域を分離するコンタクト領域（２９，３０，３１）；
分離領域（１８）の一部と誘電層（２２）の一部とを覆
い、コンタクト開口部まで延在して、ドーピングされた
コンタクト領域（２９）と電気的接触を形成する導電層
（３４）の第１部分；分離領域（１８）の第２側面に隣
接する、基板領域内のドレーン領域（４２）；基板領域
（１４）内のソース領域（４０）；ソース（４０）とド
レーン領域（４２）との中間のチャンネル領域；および
チャンネル領域を覆う誘電層（２２）部分上にゲート電
極を形成する、導電層（３４）の第２部分；から構成さ
れることを特徴とする半導体装置。 - 【請求項３】 半導体装置を形成する方法であって：
第１導電型で、主面を有し、分離領域（１８）によって
分離される第１および第２のアクティブ領域を有する半
導体装置領域（１４）を設ける段階；第１および第２ア
クティブ領域の選択された部分に第１導電型の、表面下
の突き抜け防止領域（３６，３７，３８）を形成する段
階；主面と密接に接触する部分を有するドーピングされ
た導電層（３３，３４，３５）を形成する段階；および
分離領域（１８）に隣接する第１および第２のアクティ
ブ領域内に、主面から突き抜け防止領域（３６，３７，
３８）まで延在する第２導電型のドーピングされたコン
タクト領域（２９，３０，３１）を形成する段階であっ
て、表面下の突き抜け防止領域（３６，３７，３８）が
ドーピングされたコンタクト領域（２９，３０，３１）
の下部を囲み、ドーピングされたコンタクト領域（２９
，３０，３１）によって主面から分離されるところの、
コンタクト領域（２９，３０，３１）を形成する段階；
から構成されることを特徴とする方法。
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| US07/617,727 US5208168A (en) | 1990-11-26 | 1990-11-26 | Semiconductor device having punch-through protected buried contacts and method for making the same |
| US617727 | 1990-11-26 |
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|---|---|
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| JP2797798B2 JP2797798B2 (ja) | 1998-09-17 |
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| US (1) | US5208168A (ja) |
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| JP (1) | JP2797798B2 (ja) |
| KR (1) | KR0174546B1 (ja) |
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