JPH02162739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02162739A JPH02162739A JP31805888A JP31805888A JPH02162739A JP H02162739 A JPH02162739 A JP H02162739A JP 31805888 A JP31805888 A JP 31805888A JP 31805888 A JP31805888 A JP 31805888A JP H02162739 A JPH02162739 A JP H02162739A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- -1 phosphorus ions Chemical class 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 6
- 229910015900 BF3 Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000219112 Cucumis Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
微細化に適したＭＩＳＩ−ランジスタの形成方法に関し
、 一層微細化を容易にすることを目的とし、フィールド絶
縁膜で画定した一導電型半導体素子領域上にゲート電極
を形成した後、該ゲート電極およびフィ−ルド絶縁膜を
マスクとして前記一導電型半導体素子領域に一導電型不
純物イオンを注入する工程と、 次いで、熱処理して前記一導電型不純物イオンを活性化
する工程と、 次いで、前記ゲート電極およびフィールド絶縁膜をマス
クとして前記一導電型半導体素子領域に異種導電型不純
物イオンを注入し、熱処理して異種導電型ソース層およ
びドレイン層を形成する工程とが含まれてなることを特
徴とする。
、 一層微細化を容易にすることを目的とし、フィールド絶
縁膜で画定した一導電型半導体素子領域上にゲート電極
を形成した後、該ゲート電極およびフィ−ルド絶縁膜を
マスクとして前記一導電型半導体素子領域に一導電型不
純物イオンを注入する工程と、 次いで、熱処理して前記一導電型不純物イオンを活性化
する工程と、 次いで、前記ゲート電極およびフィールド絶縁膜をマス
クとして前記一導電型半導体素子領域に異種導電型不純
物イオンを注入し、熱処理して異種導電型ソース層およ
びドレイン層を形成する工程とが含まれてなることを特
徴とする。
本発明は半導体装置の製造方法にかかり、特にＭｉｓ）
ランジスタの形成方法に関する。
ランジスタの形成方法に関する。
Ｍｉｓ）ランジスタにおいて汎用されているのはＭＯＳ
トランジスタで、そのようなＭＯＳ）ランジスタはＤＲ
ＡＭ、ＳＲＡＭなどの半導体メモリとして利用される等
、極めて広範囲に使用されているが、ＬＳＩ、ＶＬＳＩ
などの半導体装置の高集積化のためには、そのＭＯＳト
ランジスタ素子の一層の微細化が要求されている。
トランジスタで、そのようなＭＯＳ）ランジスタはＤＲ
ＡＭ、ＳＲＡＭなどの半導体メモリとして利用される等
、極めて広範囲に使用されているが、ＬＳＩ、ＶＬＳＩ
などの半導体装置の高集積化のためには、そのＭＯＳト
ランジスタ素子の一層の微細化が要求されている。
第２図はｐチャネルＭＯＳトランジスタの断面概要図を
示しており、本構造はバンチスルーストップ層を設けた
構造である。図中の記号ｌはｎ型シリコン基板、２は酸
化シリコン（Ｓｉ Ｏ□）膜からなるフィールド絶縁膜
、３はゲート電極、４はゲート絶縁膜、５はＳｉｎ、か
らなるサイドウオール、６はｎ°型パンチスルーストッ
プ層、 ？Ｓはｐ１型ソース層、 ７Ｄはｐ９型ドレイ
ン層、 ８ＳはＬＤＤ構造としてのｐ−型ソース層、
８Ｄはｐ−型ドレイン層、 ９Ｓはソース電極、 ９Ｄ
はドレイン電極で、その他の部分は被覆したＳｉＯ２や
ＰＳＧ （燐シリケートガラス）などの絶縁膜である。
示しており、本構造はバンチスルーストップ層を設けた
構造である。図中の記号ｌはｎ型シリコン基板、２は酸
化シリコン（Ｓｉ Ｏ□）膜からなるフィールド絶縁膜
、３はゲート電極、４はゲート絶縁膜、５はＳｉｎ、か
らなるサイドウオール、６はｎ°型パンチスルーストッ
プ層、 ？Ｓはｐ１型ソース層、 ７Ｄはｐ９型ドレイ
ン層、 ８ＳはＬＤＤ構造としてのｐ−型ソース層、
８Ｄはｐ−型ドレイン層、 ９Ｓはソース電極、 ９Ｄ
はドレイン電極で、その他の部分は被覆したＳｉＯ２や
ＰＳＧ （燐シリケートガラス）などの絶縁膜である。
即ち、本例はパンチスルーストップ層を設け、且つ、Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）に構成したＭＯＳトランジスタで、パンチスルース
トップ層を設ける理由はドレイン電圧を印加するとゲー
ト電極３直下のチャネル領域に空乏層が延び、トランジ
スタが微細化されるとドレイン層とソース層から延びた
空乏層が接触してバンチスルーを起こす恐れがあるから
、それを抑止するために高濃度層として形成したもので
あるが、且つ、そのチャネル領域のゲート電極直下では
ゲート電圧が印加されるために空乏層の延びが比較的に
少なく、一方、深い部分ではゲート電圧の影響が少ない
ためにバンチスルーが起こり易い。従って、パンチスル
ーストップ層を表面より比較的に深い部分に設けたのが
パンチスルーストップ層で、特にソース層とドレイン層
との対向部に形成することが大切ある。
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）に構成したＭＯＳトランジスタで、パンチスルース
トップ層を設ける理由はドレイン電圧を印加するとゲー
ト電極３直下のチャネル領域に空乏層が延び、トランジ
スタが微細化されるとドレイン層とソース層から延びた
空乏層が接触してバンチスルーを起こす恐れがあるから
、それを抑止するために高濃度層として形成したもので
あるが、且つ、そのチャネル領域のゲート電極直下では
ゲート電圧が印加されるために空乏層の延びが比較的に
少なく、一方、深い部分ではゲート電圧の影響が少ない
ためにバンチスルーが起こり易い。従って、パンチスル
ーストップ層を表面より比較的に深い部分に設けたのが
パンチスルーストップ層で、特にソース層とドレイン層
との対向部に形成することが大切ある。
また、ＬＤＤ構造はソース層とドレイン層の対向位置の
表面近傍に低濃度層（ｐ−型層）を設けた構成で、面に
近い浅い部分でのバンチスルーを抑制するのが狙いであ
る。このように、いずれもＭＯＳトランジスタの微細化
に伴うショートチャネル効果を抑制するための構成であ
る。
表面近傍に低濃度層（ｐ−型層）を設けた構成で、面に
近い浅い部分でのバンチスルーを抑制するのが狙いであ
る。このように、いずれもＭＯＳトランジスタの微細化
に伴うショートチャネル効果を抑制するための構成であ
る。
第３図（ａ）〜（ｄ）は上記構造のＭＯＳ）ランジスタ
の従来の形成方法の工程順断面図を示しており、その概
要を説明すると、 第３図（ａ）参照；まず、ｎ型シリコン基板ｌに公知の
Ｉ、ｏｃｏｓ法によってＳｉＯ□からなるフィールド絶
縁膜２を生成してｎ型素子領域を画定した後、ＳｉＯ，
膜からなるゲート絶縁膜４を熱酸化して生成し、更に、
導電性多結晶シリコン膜を化学気相成長（ＣＶＤ）法で
被着しパターンニングして多結晶シリコン膜からなるゲ
ート電極３を形成する。
の従来の形成方法の工程順断面図を示しており、その概
要を説明すると、 第３図（ａ）参照；まず、ｎ型シリコン基板ｌに公知の
Ｉ、ｏｃｏｓ法によってＳｉＯ□からなるフィールド絶
縁膜２を生成してｎ型素子領域を画定した後、ＳｉＯ，
膜からなるゲート絶縁膜４を熱酸化して生成し、更に、
導電性多結晶シリコン膜を化学気相成長（ＣＶＤ）法で
被着しパターンニングして多結晶シリコン膜からなるゲ
ート電極３を形成する。
次いで、ゲート電極３およびフィールド絶縁ＩＦＪ４を
マスクとしてｎ型素子領域に上面から露出したゲート絶
縁膜４を透過させて燐イオン（Ｐｏ）を注入する。この
燐イオンは比較的深い部分にｎ（−型バンチスルースト
ップ層６を形成するためのものであるから、２００Ｋｅ
Ｖ程度と高い加速電圧で注入する。
マスクとしてｎ型素子領域に上面から露出したゲート絶
縁膜４を透過させて燐イオン（Ｐｏ）を注入する。この
燐イオンは比較的深い部分にｎ（−型バンチスルースト
ップ層６を形成するためのものであるから、２００Ｋｅ
Ｖ程度と高い加速電圧で注入する。
第３図（ｂ）参照；次いで、そのまま熱処理せずに、ｐ
−型ソース層８Ｓ、 ｐ−型ドレイン層８Ｄを形成す
るための弗化硼素イオン（ＢＦｉを加速電圧２５ＫｅＶ
程度で注入する。
−型ソース層８Ｓ、 ｐ−型ドレイン層８Ｄを形成す
るための弗化硼素イオン（ＢＦｉを加速電圧２５ＫｅＶ
程度で注入する。
第３図（Ｃ）参照；次いで、Ｓｉｎｇからなるサイドウ
オール５を公知の方法（Ｓｉ Ｏ□膜を全面に被着して
ＲＩＥ法によって垂直にエツチングし、ゲート電極側部
のみに５ｉｆｔを残存させる方法）で形成した後、ｐ゛
型ソース層７Ｓ、ｐ”型ドレイン層７Ｄを形成するため
の弗化硼素イオン（ＢＦｉを加速電圧２５ＫｅＶ程度で
注入する。
オール５を公知の方法（Ｓｉ Ｏ□膜を全面に被着して
ＲＩＥ法によって垂直にエツチングし、ゲート電極側部
のみに５ｉｆｔを残存させる方法）で形成した後、ｐ゛
型ソース層７Ｓ、ｐ”型ドレイン層７Ｄを形成するため
の弗化硼素イオン（ＢＦｉを加速電圧２５ＫｅＶ程度で
注入する。
第３図（ｄ）参照；次いで、約９００℃の温度で熱処理
して、上記のｎ９型パンチスル一ストツプ層６゜ｐ−型
ソース層８Ｓ＋ｐ−型ドレイン層８Ｄおよびｐ９型ソー
ス層７Ｓ、ｐ”型ドレイン層７Ｄを同時に活性化する。
して、上記のｎ９型パンチスル一ストツプ層６゜ｐ−型
ソース層８Ｓ＋ｐ−型ドレイン層８Ｄおよびｐ９型ソー
ス層７Ｓ、ｐ”型ドレイン層７Ｄを同時に活性化する。
しかる後、公知の製法によって電極を形成し、絶縁膜を
被覆して第２図のように完成させる。
被覆して第２図のように完成させる。
ところで、上記の形成方法は３回に亙ってイオン注入し
た不純物層を１回の熱処理によって同時に活性化する方
法であるから工程は簡単ではある。
た不純物層を１回の熱処理によって同時に活性化する方
法であるから工程は簡単ではある。
しかし、ｎ゛型パンチスルーストップ層６を表面より深
い部分に注入しなければならないために、高い加速エネ
ルギー（高加速電圧）で注入する必要があり、そうすれ
ば、そのイオン注入時のマスクとなるゲート電極３の厚
さを厚く形成しなければ注入イオンが透過する心配があ
る。例えば、２００ＫｅＶ程度という高加速電圧で注入
するとすると、ゲート電極３の厚さは膜厚７０００人程
度に厚くしなければならない、尚、他方のマスクである
フィールド絶縁膜４は膜厚７０００Å以上と厚いために
問題にはならない。
い部分に注入しなければならないために、高い加速エネ
ルギー（高加速電圧）で注入する必要があり、そうすれ
ば、そのイオン注入時のマスクとなるゲート電極３の厚
さを厚く形成しなければ注入イオンが透過する心配があ
る。例えば、２００ＫｅＶ程度という高加速電圧で注入
するとすると、ゲート電極３の厚さは膜厚７０００人程
度に厚くしなければならない、尚、他方のマスクである
フィールド絶縁膜４は膜厚７０００Å以上と厚いために
問題にはならない。
ところが、フィールド絶縁膜４はシリコン基板１に埋没
して形成されているために段差が大きくなる欠点が比較
的少ないが、ゲート電極３を厚く形成すると段差が大き
くなり、そのように縦方向に段差が大きくなると、ＩＣ
の微細化が阻害される問題が起きる。即ち、段差が大き
いと短絡や断線の事故が起こり易いから、それを避ける
ために配線などの勾配が小さくなるように設計され、従
って、所要面積を一層広く必要とすることになって微細
化が阻害されるわけである。
して形成されているために段差が大きくなる欠点が比較
的少ないが、ゲート電極３を厚く形成すると段差が大き
くなり、そのように縦方向に段差が大きくなると、ＩＣ
の微細化が阻害される問題が起きる。即ち、段差が大き
いと短絡や断線の事故が起こり易いから、それを避ける
ために配線などの勾配が小さくなるように設計され、従
って、所要面積を一層広く必要とすることになって微細
化が阻害されるわけである。
本発明はこのような問題点を軽減させて、ＩＣの微細化
を一層容易にすることを目的とした製造方法を提案する
ものである。
を一層容易にすることを目的とした製造方法を提案する
ものである。
その課題は、フィールド絶縁膜で画定した一導電型半導
体素子領域上にゲート電極を形成した後、該ゲート電極
およびフィールド絶縁膜をマスクとして前記一導電型半
導体素子領域に一導電型不純物イオンを注入する工程と
、 次いで、熱処理して前記一導電型不純物イオンを活性化
する工程と、 次いで、前記ゲート電極およびフィールド絶縁膜をマス
クとして前記一導電型半導体素子領域に異種導電型不純
物イオンを注入し、熱処理して異種導電型ソース層およ
びドレイン層を形成する工程とが含まれる半導体装置の
製造方法によって解決される。
体素子領域上にゲート電極を形成した後、該ゲート電極
およびフィールド絶縁膜をマスクとして前記一導電型半
導体素子領域に一導電型不純物イオンを注入する工程と
、 次いで、熱処理して前記一導電型不純物イオンを活性化
する工程と、 次いで、前記ゲート電極およびフィールド絶縁膜をマス
クとして前記一導電型半導体素子領域に異種導電型不純
物イオンを注入し、熱処理して異種導電型ソース層およ
びドレイン層を形成する工程とが含まれる半導体装置の
製造方法によって解決される。
即ち、本発明はパンチスルーストップ層を形成するため
の不純物イオンを注入した後、そのまま熱処理して深い
部分にまで拡散させ、次いで、ソース層、ドレイン層を
形成するための不純物イオンを注入し、熱処理して活性
化させる。
の不純物イオンを注入した後、そのまま熱処理して深い
部分にまで拡散させ、次いで、ソース層、ドレイン層を
形成するための不純物イオンを注入し、熱処理して活性
化させる。
このように、熱処理を２回に分けておこなうと、パンチ
スルーストップ層形成用の不純物イオンは低加速エネル
ギーで注入しても深い部分にまで拡散して形成できる。
スルーストップ層形成用の不純物イオンは低加速エネル
ギーで注入しても深い部分にまで拡散して形成できる。
そのため、厚さの薄いゲート電極をマスクとすることが
できて、その結果として、ゲート電極の厚さを薄く形成
できて段差が小さくなり、ＩＣの一層の微細化が容易に
なる。
できて、その結果として、ゲート電極の厚さを薄く形成
できて段差が小さくなり、ＩＣの一層の微細化が容易に
なる。
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｅ）は本発明にかかる形成方法の工程
順断面図で、順を追って説明する。
順断面図で、順を追って説明する。
第１図（ａ）参照；従来法ど同様に、ｎ型シリコン基板
１１にＬＯＣＯ３法によってＳｉｎ、からなるフィール
ド絶縁膜１２を生成してｎ型素子領域上を画定し、次に
、ＳｉＯ□膜からなるゲート絶縁膜１４を熱酸化して生
成し、更に、ＣＶＤ法で被着した導電性多結晶シリコン
膜をパターンニングして多結晶シリコン膜からなるゲー
ト電極１３（厚さ２０００人）を形成した後、ゲート電
極１３およびフィールド絶縁膜１４をマスクとして露出
したｎ型素子領域に上面から燐イオン（Ｐｏ）を注入す
る。この燐イオンは深い部分にｎ３型バンチスル一スト
ツプ層１６を形成するためであるが、６０〜７０ＫｅＶ
程度の低い加速電圧で注入して、ドーズ量はＩ ＸＩＯ
”／ｃＪ程度にする。
１１にＬＯＣＯ３法によってＳｉｎ、からなるフィール
ド絶縁膜１２を生成してｎ型素子領域上を画定し、次に
、ＳｉＯ□膜からなるゲート絶縁膜１４を熱酸化して生
成し、更に、ＣＶＤ法で被着した導電性多結晶シリコン
膜をパターンニングして多結晶シリコン膜からなるゲー
ト電極１３（厚さ２０００人）を形成した後、ゲート電
極１３およびフィールド絶縁膜１４をマスクとして露出
したｎ型素子領域に上面から燐イオン（Ｐｏ）を注入す
る。この燐イオンは深い部分にｎ３型バンチスル一スト
ツプ層１６を形成するためであるが、６０〜７０ＫｅＶ
程度の低い加速電圧で注入して、ドーズ量はＩ ＸＩＯ
”／ｃＪ程度にする。
第１図（ｂ）参照：次いで、温度９００°Ｃ９時間１０
０分の熱処理して活性化させ、且つ、深い部分にまで拡
散させて、ｎ“型パンチスルーストップ層１６を画定す
る。
０分の熱処理して活性化させ、且つ、深い部分にまで拡
散させて、ｎ“型パンチスルーストップ層１６を画定す
る。
第１図（Ｃ）参照；次いで、ゲート電極１３およびフィ
ールド絶縁膜１４をマスクとして、ｐ″型ソース層１８
５、 ｐ−型ドレイン層１８０を形成するための弗化硼
素イオン（ＢＦ”）を加速電圧２５ＫｅＶ、 ドーズ
量５Ｘ１０”／ｃシ程度で注入する。
ールド絶縁膜１４をマスクとして、ｐ″型ソース層１８
５、 ｐ−型ドレイン層１８０を形成するための弗化硼
素イオン（ＢＦ”）を加速電圧２５ＫｅＶ、 ドーズ
量５Ｘ１０”／ｃシ程度で注入する。
第１図（ｄ）参照；次いで、ＳｉＯ□からなるサイドウ
オール１５を公知の方法で形成し、このサイドウオール
１５およびゲート電極１３．フィールド絶縁膜１４をマ
スクとして、ｐ゛型ソースＪＷ１７Ｓ、 ｐ−型ドレイ
ン層１７０を形成するための弗化硼素イオン（ＢＦ”）
を加速電圧２５ＫｅＶ、 ドーズ量ｌＸｌ０′Ｓ／ｃ
Ｉｉ程度で注入する。
オール１５を公知の方法で形成し、このサイドウオール
１５およびゲート電極１３．フィールド絶縁膜１４をマ
スクとして、ｐ゛型ソースＪＷ１７Ｓ、 ｐ−型ドレイ
ン層１７０を形成するための弗化硼素イオン（ＢＦ”）
を加速電圧２５ＫｅＶ、 ドーズ量ｌＸｌ０′Ｓ／ｃ
Ｉｉ程度で注入する。
第１図（ｅ）参照；次いで、温度９００℃９時間１００
分の熱処理をして、ｐ−型ソースＪｉｉ１８Ｓ、 ｐ−
型ドレイン層１８０とｐ゛型ソース層１７５． ｐ ”
型ドレイン層１７０とを活性化して画定する。この時、
同時に上記のｎ゛型パンチスルーストップ７１１６も拡
散が進行して深さ２５００人になり、ｐ−型ソース層１
８５゜ｐ”型ドレイン層１８０の深さは１５００人、ｐ
＋型ソース層１７Ｓ、 Ｐ ”型ドレイン層１７０の深
さは３０００人程度になる。即ち、ｎ９型パンチスル一
ストツプ層１６は深さ１５００人のＰ−型ソース層１８
Ｓ、 Ｐ−型ドレイン層１８０の下部にのみｎポケット
として形成されるが、このｎポケットがパンチスルース
トップとしての役目を果たすものである。
分の熱処理をして、ｐ−型ソースＪｉｉ１８Ｓ、 ｐ−
型ドレイン層１８０とｐ゛型ソース層１７５． ｐ ”
型ドレイン層１７０とを活性化して画定する。この時、
同時に上記のｎ゛型パンチスルーストップ７１１６も拡
散が進行して深さ２５００人になり、ｐ−型ソース層１
８５゜ｐ”型ドレイン層１８０の深さは１５００人、ｐ
＋型ソース層１７Ｓ、 Ｐ ”型ドレイン層１７０の深
さは３０００人程度になる。即ち、ｎ９型パンチスル一
ストツプ層１６は深さ１５００人のＰ−型ソース層１８
Ｓ、 Ｐ−型ドレイン層１８０の下部にのみｎポケット
として形成されるが、このｎポケットがパンチスルース
トップとしての役目を果たすものである。
しかる後、公知の製法によって電極を被着してパターン
ニングし、更に、絶縁膜を被覆して完成させる。
ニングし、更に、絶縁膜を被覆して完成させる。
上記のような形成方法によれば、ゲート電極の厚さを、
例えば、７０００人程度から２０００人程度に薄くする
ことができるから段差が小さくなり、そのため、ＭＯＳ
）ランジスタを一層微細化することができる。
例えば、７０００人程度から２０００人程度に薄くする
ことができるから段差が小さくなり、そのため、ＭＯＳ
）ランジスタを一層微細化することができる。
なお、上記の実施例はＬＤＤ構造のＭＯＳトランジスタ
で説明したが、ＬＤＤに構成しない通常構造のＭＯＳ）
ランジスタにも適用できることはいうまでもない。
で説明したが、ＬＤＤに構成しない通常構造のＭＯＳ）
ランジスタにも適用できることはいうまでもない。
以上の説明から明らかなように、本発明によれば段差が
少なくなって、ＭＯＳ）ランジスタを一層微細化するこ
とができ、半導体装置の高集積化に著しく寄与するもの
である。
少なくなって、ＭＯＳ）ランジスタを一層微細化するこ
とができ、半導体装置の高集積化に著しく寄与するもの
である。
第１図（ａ）〜（ｅ）は本発明にかかる形成方法の工程
順断面図、 第２図はｐチャネルＭＯ３Ｉ−ランジスタの断面概要図
、 第３図（ａ）〜（ｄ）は従来の形成方法の工程順断面図
である。 図において、 １．１１はｎ型シリコン基板、 ２．１２はフィールド絶縁膜、 ３．１３はゲート電極、 ４．１４はゲート絶縁膜、５
．１５はサイドウオール、 ６、ｔｓはｎ 型バンチスルーストップ層、７Ｓ、
１７ｓはｐ９型ソース層、 ７０、１７０はｐ０型ドレイン層、 ８Ｓ、 １８Ｓはｐ−型ソース層、 ８０、１８０はｐ−型ドレイン層、 ９Ｓはソース電極、 ９Ｄはドレイン電極、工はｎ
型素子領域 を示している。 第 図
順断面図、 第２図はｐチャネルＭＯ３Ｉ−ランジスタの断面概要図
、 第３図（ａ）〜（ｄ）は従来の形成方法の工程順断面図
である。 図において、 １．１１はｎ型シリコン基板、 ２．１２はフィールド絶縁膜、 ３．１３はゲート電極、 ４．１４はゲート絶縁膜、５
．１５はサイドウオール、 ６、ｔｓはｎ 型バンチスルーストップ層、７Ｓ、
１７ｓはｐ９型ソース層、 ７０、１７０はｐ０型ドレイン層、 ８Ｓ、 １８Ｓはｐ−型ソース層、 ８０、１８０はｐ−型ドレイン層、 ９Ｓはソース電極、 ９Ｄはドレイン電極、工はｎ
型素子領域 を示している。 第 図
【う？２】
Ｐ＋ｑｎＭＯ５Ｖｐ〉”；ｌＦ／ｌ ｔｉ瓜１四９ｔｒ
Ｚ第 ２ 図 り ｆ＆！ｎ１Ａ７；ｉｓ工ｇヴｔａａｃ 第３図
Ｚ第 ２ 図 り ｆ＆！ｎ１Ａ７；ｉｓ工ｇヴｔａａｃ 第３図
Claims (1)
- 【特許請求の範囲】 フィールド絶縁膜で画定した一導電型半導体素子領域上
にゲート電極を形成した後、該ゲート電極およびフィー
ルド絶縁膜をマスクとして前記一導電型半導体素子領域
に一導電型不純物イオンを注入する工程と、 次いで、熱処理して前記一導電型不純物イオンを活性化
する工程と、 次いで、前記ゲート電極およびフィールド絶縁膜をマス
クとして前記一導電型半導体素子領域に異種導電型不純
物イオンを注入し、熱処理して異種導電型ソース層およ
びドレイン層を形成する工程とが含まれてなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31805888A JPH02162739A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31805888A JPH02162739A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162739A true JPH02162739A (ja) | 1990-06-22 |
Family
ID=18095013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31805888A Pending JPH02162739A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290223A (ja) * | 1990-11-26 | 1992-10-14 | Motorola Inc | 突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法 |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
-
1988
- 1988-12-15 JP JP31805888A patent/JPH02162739A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290223A (ja) * | 1990-11-26 | 1992-10-14 | Motorola Inc | 突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法 |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP4846167B2 (ja) * | 2000-04-12 | 2011-12-28 | エヌエックスピー ビー ヴィ | 半導体装置の製造方法 |
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