KR920010962A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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Abstract

내용 없음

Description

반도체 디바이스 및 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 형성된 복수개의 매립 접촉부(buried contacts)를 도시하는 반도체 디바이스의 회로부분에 대한 평면도, 제2도는 본 발명에 따라 형성된 두 인접한 매립 접촉부를 도시하는 제1도의 라인 2-2을 따라 취해진 단면도.

Claims (5)

  1. 펀치-스로우 보호된 매립 접촉부(11, 12, 13)를 갖는 반도체 디바이스에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 기판영역(14)과, 주요한 표면의 제1부분 위에 놓은 절연 영역(18)과, 주요한 표면의 제2부분 위에 놓은 유전체 층(22)과, 절연 영역(18)에 인접한 유전체 층(22) 내 복수개의 접촉부 개구와, 접촉부 개구 아래기판 영역내 제1전도성 타입의 복수개의 도프된 펀치-스로우 방지 영역(36, 37, 38)과, 주요한 표면으로부터 펀치-스로우 방지 영역을 분리하는 도프된 펀치-스로우 방지 영역(36, 37, 38)에 연장하고 접촉부 개구 아래 주요한 표면에 있는 제2전도성 타입의 복수개의 도프된 접촉부 영역(29, 30, 31)과, 도프된 접촉부 영역(29, 30, 31)에 전기적인 접촉부를 형성하는 접촉부 개구내에 연장하고 유전체 층의 일부와 절연 영역의 일부 위에 놓인 적어도 하나의 전도성 층(33, 34, 35)을 포함하는 반도체 디바이스.
  2. 집적 회로를 위한 복수개의 인접한 펀치-스로우 보호된 매립 접촉부에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 영역(14)과, 주요한 표면위에 놓인 유전체 층(22)과, 주요한 표면에 유전체 층을 통하여 복수개의 접촉부 개구와, 복수개의 접촉부 개구를 서로 분리하는 절연 영역(18)과, 절연 영역(18)에 인접한 접촉부 개구아래 반도체 층내 제2전도성 타입의 복수개의 도프된 영역(29, 30, 31)과, 도프된영역(29, 30, 31)에 의해 주요한 표면으로부터 분리되고 도프된 영역(29, 30, 31)아래 반도체 층내 제1전도성 타입의 복수개의 도프된 펀치-스로우 방지 영역(36, 37, 38)과, 도프된 영역(29, 30, 31)과 전기적 접촉부내 도프된 영역의 최소한 일부와 유전체 층(22)상의 전도성 물질(33, 34, 35)의 층을 포함하는 펀치-스로우 보호된 매립 접촉부.
  3. 복수개의 펀치-스로우 보호된 매립 접촉부(11, 12, 13)를 갖는 반도체 디바이스에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 기판 영역(14)과, 제1 및 제2측을 갖는 주요한 표면의 제1부분 위에 놓인 절연영역(18)과, 주요한 표면의 제2부분 위에 놓은 유전체 층(22)과, 절연 영역(18)의 제1측에 인접한 유전체 층(22)내 복수개의 접촉부 개구와, 접촉부 개구 아래 기판 영역내 제1전도성 타입의 복수개의 펀치-스로우 방지 영역(36, 37, 38)과, 주요한 표면으로부터 펀치-스로우 방지 영역을 분리하는 펀치-스로우 방지 영역(36, 37, 38)에 연장하고 접촉부 개구 아래 주요한 표면에 있는 제2전도성 타입의 복수개의 도프된 접촉부 영역(29, 30, 31)과, 도프된 접촉부 영역(29)에 전기적인 접촉부를 형성하는 접촉부 개구내에 연장하고 유전체층(22)의 일부와 절연영역(18)의 일부 위에 놓은 전도성 층(34)의 제1부분과, 절연 영역(18)의 제2측에 인접한 기판 영역내 드레인 영역(42)과, 기판 영역(14)내 소스 영역(40)과, 소스(40) 및 드레인 영역(42) 중간의 채널 영역과, 채널 영역위에 놓인 유전체 층(22)의 일부분 위에 게이트 전극을 형성하는 전도성 층(34)의 제2부분을 포함하는 반도체 디바이스.
  4. 반도체 디바이스 형성 방법에 있어서, 절연 영역(18)에 의해 분리된 제1 및 제2액티브영역을 갖고 주요한 표면을 갖는 제1전도성 타입의 반도체 디바이스 영역(14) 제공 단계와, 제1 및 제2액티브 영역의 선택된 부분내 제1전도성 타입의 표면 밑(subsurface)의 펀치-스로우 방지 영역(36, 37, 38)형성 단계와, 주요한 표면과 밀접한 접촉부내 일부분을 갖는도프된 전도성 층(33, 34, 35)형성 단계와, 표면 밑의 펀치-스로우 방지 영역(36, 37, 38)에 주요한 표면으로부터 연장한 절연 영역(18)에 인접한 제1 및 제2액티브 영역내 제2전도성 타입의 도프된 접촉부 영역(29, 30, 31) 형성 단계를 포함하고 여기서 기판 펀치-스로우 방지 영역(36, 37, 38)은 도프된 접촉부 영역(29, 30, 31)의 하부 주위이고 도프된 접촉부 영역에 의해 주요한 표면으로부터 분리된 반도체 디바이스 형성 방법.
  5. 반도체 디바이스 형성 방법에 있어서, 주요한 표면을 갖는 웰 영역에 형성된 n형 웰 영역(14)을 갖는 n형 단결정 실리콘 기판(16)을 제공하는 단계와, 제1 및 제2액티브 영역내 웰 영역을 분리하는 웰 영역에서 필드 산화를 영역(18)을 형성하는 단계와, 제1 및 제2액티브 영역 위에 놓은 유전체 층(22)을 형성하도록 주요한 표면을 산화시키는 단계와, 필드 산화물 영역(18)에 인접한 제1 및 제2액티브 영역의 일부분에 정렬된 개구를 갖는 반도체 웰 영역(14)위에 놓인 포토레지스트 마스크 층(24)형성 단계와, 웰 영역(18)내 약 250내지 350나노미터의 깊이로 표면 밑의 펀치-스로우 방지 영역(36, 37, 38)을 형성하도록 개구를 통해 제1 및 제2액티브 영역내에 제곱센티미터당 약 1×1012내지 1×1014이온의 분량과 약 160 내지 260KeV의 에너지로 붕소 원자를 주입시키는 단계와, 주요한 표면의 일부분을 노출시키도록 에칭 마스크로서 포토레지스트 마스크 층(24)내 개구를 사용하는 유전체 층(22)내에 접촉 개구를 에칭하는 단계와, 포토레지스트 마스크 층(24) 제거 단계와, 주요한 표면 접촉을 위해 적어도 하나의 개구내로 연장하는 일부분을 갖고 필드 산화물 층(18)의 적어도 일부분 위에 놓이도록 인-도포된 폴리실리콘 층(32)을 형성하는 단계와, 주요한 표면으로부터 펀치-스로우 방지 영역(36, 37, 38)을 분리하는 도프된 접촉부 영역(29, 30, 31)을 형성하도록 액티브 영역내에 폴리실리콘 층(32)으로부터 인 원자를 확산시키는 단게를 포함하는 반도체 디바이스 형성 방법.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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