JPH0458191B2 - - Google Patents
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- JPH0458191B2 JPH0458191B2 JP57142569A JP14256982A JPH0458191B2 JP H0458191 B2 JPH0458191 B2 JP H0458191B2 JP 57142569 A JP57142569 A JP 57142569A JP 14256982 A JP14256982 A JP 14256982A JP H0458191 B2 JPH0458191 B2 JP H0458191B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は二重ポリシリコン構造からなるスイ
ツチングキヤパシタンスを含む高度集積CMOS
電界効果トランジスタ回路の製造方法に関する。
ツチングキヤパシタンスを含む高度集積CMOS
電界効果トランジスタ回路の製造方法に関する。
高度集積補形MOS電界効果トランジスタ回路
（CMOS回路）を製作する従来の方法ではｎチヤ
ネルトランジスタとｐチヤネルトランジスタのソ
ース・ドレン領域のイオン注入に互に異つた極め
て複雑な技術が使用された。
（CMOS回路）を製作する従来の方法ではｎチヤ
ネルトランジスタとｐチヤネルトランジスタのソ
ース・ドレン領域のイオン注入に互に異つた極め
て複雑な技術が使用された。
T.Ohzoneその他による論文（Silicon−Gate
ｎ−Well CMOS Process by Full Ion−
Implantation Technology IEEE Transact.
Electr.Devices ED−27、p.1789−1795、1980）
によりｎチヤネル・トランジスタに対するn+イ
オン注入とｐチヤネル・トランジスタに対する
p+イオン注入に別々のマスクを使用することが
公知である。この方法は歩留りの点で極めて問題
の多い製造工程を補助マスクの追加によつて更に
困難にするという欠点を持つ。
ｎ−Well CMOS Process by Full Ion−
Implantation Technology IEEE Transact.
Electr.Devices ED−27、p.1789−1795、1980）
によりｎチヤネル・トランジスタに対するn+イ
オン注入とｐチヤネル・トランジスタに対する
p+イオン注入に別々のマスクを使用することが
公知である。この方法は歩留りの点で極めて問題
の多い製造工程を補助マスクの追加によつて更に
困難にするという欠点を持つ。
別の方法としてソース・ドレン・イオン注入に
単一のマスクを使用しその代りに二回の異つたイ
オン注入を実施し一つの導電型の拡散領域に他の
導電型のドーパントをイオン注入して超過ドーピ
ングを行なうことが文献（L.C.Parillo et al
“Twin Tub CMOS−Ａ Technology for
VLSI−Circuits”、Techn.Dig.IEDM、29.1
（1980）、p.752−755）に記載されている。この方
法の欠点は垂直侵入深さが0.5μm以下の偏平なソ
ース・ドレン領域が作られないことである。
単一のマスクを使用しその代りに二回の異つたイ
オン注入を実施し一つの導電型の拡散領域に他の
導電型のドーパントをイオン注入して超過ドーピ
ングを行なうことが文献（L.C.Parillo et al
“Twin Tub CMOS−Ａ Technology for
VLSI−Circuits”、Techn.Dig.IEDM、29.1
（1980）、p.752−755）に記載されている。この方
法の欠点は垂直侵入深さが0.5μm以下の偏平なソ
ース・ドレン領域が作られないことである。
更にこれらの公知方法では二重ポリシリコン・
ゲートCMOS方式においてキヤパシタンス構造
を作る際に誘電層の構造形成にマスクの追加が必
要となり製造歩留りの悪化を招くことである。
ゲートCMOS方式においてキヤパシタンス構造
を作る際に誘電層の構造形成にマスクの追加が必
要となり製造歩留りの悪化を招くことである。
この発明の目的は、所望の回路の製造に必要な
工程段数をできるだけ少なくし、しかも回路の構
成要素の機能が阻害されることのないCMOS回
路の製造方法を提供することにある。
工程段数をできるだけ少なくし、しかも回路の構
成要素の機能が阻害されることのないCMOS回
路の製造方法を提供することにある。
さらにこの発明の目的は、２シリコン・ゲート
方式のスイツチングキヤパシタンス構造がｎ及び
ｐチヤネルトランジスタからなる回路の製造工程
中特別なマスキング工程段を追加することなく作
り得るようにすることにある。
方式のスイツチングキヤパシタンス構造がｎ及び
ｐチヤネルトランジスタからなる回路の製造工程
中特別なマスキング工程段を追加することなく作
り得るようにすることにある。
上述の目的を達成するため、この発明の方法に
おいては、 (a) ｎ及びｐチヤネルトランジスタを収めるため
の区域、能動MOS区域に対するフイールド及
びチヤネル注入部、フイールド酸化膜区域及び
ゲート酸化膜を含む基板の表面に、全面的に第
一のポリシリコン層を析出し、 (b) 第一のポリシリコン層から、ｎ及びｐチヤネ
ルトランジスタに対するゲート電極とスイツチ
ングキヤパシタンスに対する下側の電極を作
り、 (c) 全面的な酸化によつて、ゲート電極及び下側
の電極の上に厚さd4を有する酸化膜を作り、こ
の酸化膜はスイツチングキヤパシタンスに対し
あらかじめ与えられ、かつｐ及びｎチヤネルト
ランジスタのソース・ドレン領域を作るため酸
化物として作用するものであり、 (d) 全面に窒化シリコン層を析出し、 (e) 窒化シリコン層に構造を作り、ｎチヤネルト
ランジスタのソース・ドレン領域に対するあら
かじめ定められた領域の前記酸化膜を取り除
き、 (f) 構造を作られた窒化シリコン層とゲート電極
の上に配置された酸化膜とを注入マスクとして
使用し、ｎチヤネルトランジスタのソース・ド
レン領域を注入により作り、 (g) ｎチヤネルトランジスタのソース・ドレン領
域の表面の酸化によつて厚みd6の酸化膜を作
り、 (h) 構造化された窒化シリコン層を除去し、 (i) 全面的な注入によつて、ｐチヤネルトランジ
スタのソース・ドレン領域を作り、その際ｎチ
ヤネルトランジスタのソース・ドレン領域は厚
みd6の酸化膜によつてマスクし、 (j) 第二のポリシリコン層を析出し、 (k) 第二のポリシリコン層から構造化により上部
電極を形成し、この電極は厚みd4の酸化膜で覆
われた下側の電極の上部に配置され、下側の電
極とその間に配置された酸化膜とによりスイツ
チングキヤパシタンスを形成し、 (l) 絶縁層、接触化領域及び金属導体路を作るこ
とにより回路として仕上げる ものである。
おいては、 (a) ｎ及びｐチヤネルトランジスタを収めるため
の区域、能動MOS区域に対するフイールド及
びチヤネル注入部、フイールド酸化膜区域及び
ゲート酸化膜を含む基板の表面に、全面的に第
一のポリシリコン層を析出し、 (b) 第一のポリシリコン層から、ｎ及びｐチヤネ
ルトランジスタに対するゲート電極とスイツチ
ングキヤパシタンスに対する下側の電極を作
り、 (c) 全面的な酸化によつて、ゲート電極及び下側
の電極の上に厚さd4を有する酸化膜を作り、こ
の酸化膜はスイツチングキヤパシタンスに対し
あらかじめ与えられ、かつｐ及びｎチヤネルト
ランジスタのソース・ドレン領域を作るため酸
化物として作用するものであり、 (d) 全面に窒化シリコン層を析出し、 (e) 窒化シリコン層に構造を作り、ｎチヤネルト
ランジスタのソース・ドレン領域に対するあら
かじめ定められた領域の前記酸化膜を取り除
き、 (f) 構造を作られた窒化シリコン層とゲート電極
の上に配置された酸化膜とを注入マスクとして
使用し、ｎチヤネルトランジスタのソース・ド
レン領域を注入により作り、 (g) ｎチヤネルトランジスタのソース・ドレン領
域の表面の酸化によつて厚みd6の酸化膜を作
り、 (h) 構造化された窒化シリコン層を除去し、 (i) 全面的な注入によつて、ｐチヤネルトランジ
スタのソース・ドレン領域を作り、その際ｎチ
ヤネルトランジスタのソース・ドレン領域は厚
みd6の酸化膜によつてマスクし、 (j) 第二のポリシリコン層を析出し、 (k) 第二のポリシリコン層から構造化により上部
電極を形成し、この電極は厚みd4の酸化膜で覆
われた下側の電極の上部に配置され、下側の電
極とその間に配置された酸化膜とによりスイツ
チングキヤパシタンスを形成し、 (l) 絶縁層、接触化領域及び金属導体路を作るこ
とにより回路として仕上げる ものである。
工程段(c)の酸化処理により一方では基板表面上
に露出した酸化膜がチヤネリング現象を低減させ
るとなると同時に絶縁層中に要求されているコン
デンサ酸化膜がポリシリコン領域の上に所望の厚
さに成長して二つのソース・ドレン・イオン注入
に際してマスク層として作用し、ポリシリコン層
の縁端部においてプルバツク効果を引き起す。こ
の効果により注入の縁端がポリシリコン層から引
き戻されるがソース・ドレン・イオン注入に対す
るポリシリコン層の自己整合特性は保持される。
続くソース・ドレン領域からの横方向拡散により
ゲート領域に僅かな回り込み拡散が行なわれミラ
ー容量（ゲート・ソース領域間およびゲート・ド
レン領域間の寄生容量）が著しく減少する。これ
によつてスイツチング速度が上昇する。従つて酸
化時間を決する量はコンデンサ酸化膜の所望の厚
さ（d4＝dcpx）である。
に露出した酸化膜がチヤネリング現象を低減させ
るとなると同時に絶縁層中に要求されているコン
デンサ酸化膜がポリシリコン領域の上に所望の厚
さに成長して二つのソース・ドレン・イオン注入
に際してマスク層として作用し、ポリシリコン層
の縁端部においてプルバツク効果を引き起す。こ
の効果により注入の縁端がポリシリコン層から引
き戻されるがソース・ドレン・イオン注入に対す
るポリシリコン層の自己整合特性は保持される。
続くソース・ドレン領域からの横方向拡散により
ゲート領域に僅かな回り込み拡散が行なわれミラ
ー容量（ゲート・ソース領域間およびゲート・ド
レン領域間の寄生容量）が著しく減少する。これ
によつてスイツチング速度が上昇する。従つて酸
化時間を決する量はコンデンサ酸化膜の所望の厚
さ（d4＝dcpx）である。
上記の工程において新規でありしかも重要であ
るのはこの酸化工程が電気通信用のフイルタ要素
においてRC回路の抵抗となるスイツチング・コ
ンデンサ構造の絶縁膜の形成に使用されることで
ある。これによつて従来の製造工程において必要
であつた一つのマスクを省略することができる。
るのはこの酸化工程が電気通信用のフイルタ要素
においてRC回路の抵抗となるスイツチング・コ
ンデンサ構造の絶縁膜の形成に使用されることで
ある。これによつて従来の製造工程において必要
であつた一つのマスクを省略することができる。
次にこの発明の実施例を製造の各工程における
CMOS回路の断面図を示す第１図ないし第６図
について説明する。総ての図面において対応する
部分には同じ番号がつけられている。この実施例
ではVLSI技術による集積半導体回路を製作する
ためのCMOS過程においてｐおよびｎチヤネル
トランジスタのソース・ドレン・マスク注入過程
とコンデンサ構造の形成過程を説明する。
CMOS回路の断面図を示す第１図ないし第６図
について説明する。総ての図面において対応する
部分には同じ番号がつけられている。この実施例
ではVLSI技術による集積半導体回路を製作する
ためのCMOS過程においてｐおよびｎチヤネル
トランジスタのソース・ドレン・マスク注入過程
とコンデンサ構造の形成過程を説明する。
第１図：
第一ポリシリコン層５の構造作成までの工程は
従来のCMOS製造工程が採用される。従つて従
来の工程によつて作られる構造部分はｐチヤネル
トランジスタに対するｐ型区域２、フイールド酸
化膜３およびゲート酸化膜４を除いて図に示され
ていない。第１図はゲート酸化膜４が厚さd1例え
ば40nmに析出し、ポリシリコン層５が厚さd2例
えば500nmに析出した後の断面構造を示す。
従来のCMOS製造工程が採用される。従つて従
来の工程によつて作られる構造部分はｐチヤネル
トランジスタに対するｐ型区域２、フイールド酸
化膜３およびゲート酸化膜４を除いて図に示され
ていない。第１図はゲート酸化膜４が厚さd1例え
ば40nmに析出し、ポリシリコン層５が厚さd2例
えば500nmに析出した後の断面構造を示す。
第２図：
ゲート領域５ａとコンデンサ構造５ｂ（下側第
一電極）となる構造を第一ポリシリコン層５に作
つた後表面全体を熱酸化して厚さd1が40nmの酸
化膜を約50nmの厚さd3まで成長させると同時に
厚さd4が約100nmの酸化膜６をポリシリコン領域
５ａと５ｂの上に成長させ、ｎおよびｐチヤネル
のトランジスタのソース・ドレン・イオン注入に
際してマスクとして使用し、ポリシリコン領域５
ａの縁端においてプル・バツク効果を発生させ
る。この酸化処理の時間を決定する量はポリシリ
コン領域５ａと５ｂの上にある酸化膜６の厚さd4
又はdcpxである。この酸化膜６および酸化膜６に
よつて補強された酸化膜４がここで形成される窒
化シリコン層７に対する基礎となる。この窒化シ
リコン層の厚さd5はｐ型区域２にｎチヤネル・ト
ランジスタを作る際のヒ素イオン注入に対するマ
スク作用に充分な値に選ばれる。この実施例では
d5＝100nmである。
一電極）となる構造を第一ポリシリコン層５に作
つた後表面全体を熱酸化して厚さd1が40nmの酸
化膜を約50nmの厚さd3まで成長させると同時に
厚さd4が約100nmの酸化膜６をポリシリコン領域
５ａと５ｂの上に成長させ、ｎおよびｐチヤネル
のトランジスタのソース・ドレン・イオン注入に
際してマスクとして使用し、ポリシリコン領域５
ａの縁端においてプル・バツク効果を発生させ
る。この酸化処理の時間を決定する量はポリシリ
コン領域５ａと５ｂの上にある酸化膜６の厚さd4
又はdcpxである。この酸化膜６および酸化膜６に
よつて補強された酸化膜４がここで形成される窒
化シリコン層７に対する基礎となる。この窒化シ
リコン層の厚さd5はｐ型区域２にｎチヤネル・ト
ランジスタを作る際のヒ素イオン注入に対するマ
スク作用に充分な値に選ばれる。この実施例では
d5＝100nmである。
第３図：
構造が作られた窒化シリコン層７ａを続くAs+
イオン注入８に際してマスクとして使用する。こ
のイオン注入のイオン面密度と加速エネルギーは
３×1015cm-2乃至１×1016cm-2、80keV乃至
100keVに選ぶ。これによりｎチヤネル・トラン
ジスタのソース・ドレン区域９が作られ、続く酸
化処理に際して増強される。
イオン注入８に際してマスクとして使用する。こ
のイオン注入のイオン面密度と加速エネルギーは
３×1015cm-2乃至１×1016cm-2、80keV乃至
100keVに選ぶ。これによりｎチヤネル・トラン
ジスタのソース・ドレン区域９が作られ、続く酸
化処理に際して増強される。
第４図：
As+イオン注入８の後で行なわれる熱酸化によ
りn+領域９の酸化層が厚さd6に増強され、ｐチヤ
ネル・トランジスタ形成の際のホウ素イオン注入
に対して充分なマスク作用を示す。一つの実施例
ではd6＝220nmであり、ｎチヤネル・トランジス
タのゲートの上の厚さd7（酸化処理前に厚さd4）
は400nmである。この酸化過程は窒化物層７ａが
残つているため実際上第二LOCOS過程となる。
コンデンサ酸化膜の厚さdcpxは窒化物マスク７ｂ
により不変である。簡単のため基板の全表面に存
在する酸化膜には第４図ならびにそれ以下の図面
に１３として示されている。
りn+領域９の酸化層が厚さd6に増強され、ｐチヤ
ネル・トランジスタ形成の際のホウ素イオン注入
に対して充分なマスク作用を示す。一つの実施例
ではd6＝220nmであり、ｎチヤネル・トランジス
タのゲートの上の厚さd7（酸化処理前に厚さd4）
は400nmである。この酸化過程は窒化物層７ａが
残つているため実際上第二LOCOS過程となる。
コンデンサ酸化膜の厚さdcpxは窒化物マスク７ｂ
により不変である。簡単のため基板の全表面に存
在する酸化膜には第４図ならびにそれ以下の図面
に１３として示されている。
第５図：
窒化物構造７ａ，７ｂを除去した後ｐチヤネ
ル・トランジスタ形成のためのホウ素イオン注入
１０がマスク無しに全面的に実施され、その注入
密度とイオンエネルギーは２×1015乃至４×1015
cm-2および20乃至25keVに選ばれる。注入された
イオンを更に拡散させるとｐチヤネルトランジス
タのソース・ドレン区域１１が形成される。
ル・トランジスタ形成のためのホウ素イオン注入
１０がマスク無しに全面的に実施され、その注入
密度とイオンエネルギーは２×1015乃至４×1015
cm-2および20乃至25keVに選ばれる。注入された
イオンを更に拡散させるとｐチヤネルトランジス
タのソース・ドレン区域１１が形成される。
二重ポリシリコン方式の場合続いて第二ポリシ
リコン層を厚さd8500nmに析出させるかあるいは
ケイ化タンタル（TaSi2）層を厚さd8 *200乃至
300nmに析出させる。この第二ポリシリコン層又
はケイ化物層に構造を作りコンデンサ構造の上方
の電極１２とすると同時に図に示されていない第
二配線層として使用する。
リコン層を厚さd8500nmに析出させるかあるいは
ケイ化タンタル（TaSi2）層を厚さd8 *200乃至
300nmに析出させる。この第二ポリシリコン層又
はケイ化物層に構造を作りコンデンサ構造の上方
の電極１２とすると同時に図に示されていない第
二配線層として使用する。
第６図：
続く絶縁酸化膜１４のとりつけ、接触孔の形
成、金属導体路１５（例えばアルミニウム／ケイ
素、アルミニウム／ケイ素／チタン）の製作およ
び回路表面の安定化処理等は公知の方法で行われ
る。第６図においてはｐチヤネルトランジスタ
区域、はｎチヤネル・トランジスタ区域、は
コンデンサ区域である。
成、金属導体路１５（例えばアルミニウム／ケイ
素、アルミニウム／ケイ素／チタン）の製作およ
び回路表面の安定化処理等は公知の方法で行われ
る。第６図においてはｐチヤネルトランジスタ
区域、はｎチヤネル・トランジスタ区域、は
コンデンサ区域である。
第１図乃至第６図はこの発明の一つの実施例の
種々の段階において半導体板に作られている構造
の断面図を示す。 １……半導体基板、２……ｐ型区域、３……フ
イールド酸化膜、４……ゲート酸化膜、５ａ……
ゲート区域、５ｂ……コンデンサ構造の電極、７
……窒化シリコン層、……ｐチヤネルトランジ
スタ区域、……ｎチヤネルトランジスタ区域、
……コンデンサ区域。
種々の段階において半導体板に作られている構造
の断面図を示す。 １……半導体基板、２……ｐ型区域、３……フ
イールド酸化膜、４……ゲート酸化膜、５ａ……
ゲート区域、５ｂ……コンデンサ構造の電極、７
……窒化シリコン層、……ｐチヤネルトランジ
スタ区域、……ｎチヤネルトランジスタ区域、
……コンデンサ区域。
Claims (1)
- 【特許請求の範囲】 １ 二重ポリシリコン構造のスイツチングキヤパ
シタンスを含む高度集積CMOS回路のシリコン
ゲート技術による製造方法において、 (a) ｎ及びｐチヤネルトランジスタを収めるため
の区域、能動MOS区域に対するフイールド及
びチヤネル注入部、フイールド酸化膜区域及び
ゲート酸化膜を含む基板の表面に、全面的に第
一のポリシリコン層を析出し、 (b) 第一のポリシリコン層から、ｎ及びｐチヤネ
ルトランジスタに対するゲート電極とスイツチ
ングキヤパシタンスに対する下側の電極を作
り、 (c) 全面的な酸化によつて、ゲート電極及び下側
の電極の上に厚さd4を有する酸化膜を作り、こ
の酸化膜はスイツチングキヤパシタンスに対し
あらかじめ与えられ、かつｐ及びｎチヤネルト
ランジスタのソース・ドレン領域を作るため酸
化物として作用するものであり、 (d) 全面に窒化シリコン層を析出し、 (e) 窒化シリコン層に構造を作り、ｎチヤネルト
ランジスタのソース・ドレン領域に対するあら
かじめ定められた領域の前記酸化膜を取り除
き、 (f) 構造を作られた窒化シリコン層とゲート電極
の上に配置された酸化膜とを注入マスクとして
使用し、ｎチヤネルトランジスタのソース・ド
レン領域を注入により作り、 (g) ｎチヤネルトランジスタのソース・ドレン領
域の表面の酸化によつて厚みd6の酸化膜を作
り、 (h) 構造化された窒化シリコン層を除去し、 (i) 全面的な注入によつて、ｐチヤネルトランジ
スタのソース・ドレン領域を作り、その際ｎチ
ヤネルトランジスタのソース・ドレン領域は厚
みd6の酸化膜によつてマスクし、 (j) 第二のポリシリコン層を析出し、 (k) 第二のポリシリコン層から構造化により上部
電極を形成し、この電極は厚みd4の酸化膜で覆
われた下側の電極の上部に配置され、下側の電
極とその間に配置された酸化膜とによりスイツ
チングキヤパシタンスを形成し、 (l) 絶縁層、接触化領域及び金属導体路を作るこ
とにより回路として仕上げる ことを特徴とする高度集積CMOS回路の製造方
法。 ２ 第二のポリシリコン層の代りに金融点金属の
ケイ化物が使用されることを特徴とする特許請求
の範囲第１項記載の方法。 ３ 酸化膜の厚さd4が酸化処理時間を通して50〜
200nmの構造内の一つの値に調整されることを特
徴とする特許請求の範囲第１項又は第２項記載の
方法。 ４ 窒化シリコン層の厚さd5が50〜150nmの範囲
内の一つの値に調整されることを特徴とする特許
請求の範囲第１項ないし第３項のいずれか１項記
載の方法。 ５ ｎチヤネルトランジスタのソース・ドレン区
域のヒ素イオン注入時の注入面密度とイオン加速
エネルギーが１×105〜１×1016cm-2及び80〜
100keVに調整されることを特徴とする特許請求
の範囲第１項ないし第４項のいずれか１項記載の
方法。 ６ 酸化膜の厚さd6が酸化処理時間を通して100
〜300nmの範囲内の一つの値に調整されることを
特徴とする特許請求の範囲第１項ないし第５項の
いずれか１項記載の方法。 ７ ｐチヤネルトランジスタのソース・ドレン区
域のホウ素イオン注入の注入面密度とイオン加速
エネルギーが１×1015〜１×1016cm-2及び20〜
25keVに調整されることを特徴とする特許請求の
範囲第１項ないし第６項のいずれか１項記載の方
法。 ８ 第二のポリシリコン層の厚さd8が200〜
500nmに、ケイ化層の厚さd8 *が200〜300nmに調
整されることを特徴とする特許請求の範囲第１項
ないし第７項のいずれか１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31334687 | 1981-08-25 | ||
| DE19813133468 DE3133468A1 (de) | 1981-08-25 | 1981-08-25 | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843562A JPS5843562A (ja) | 1983-03-14 |
| JPH0458191B2 true JPH0458191B2 (ja) | 1992-09-16 |
Family
ID=6140008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142569A Granted JPS5843562A (ja) | 1981-08-25 | 1982-08-17 | 高度集積ｃｍｏｓ回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4459740A (ja) |
| EP (1) | EP0072967B1 (ja) |
| JP (1) | JPS5843562A (ja) |
| AT (1) | ATE24070T1 (ja) |
| CA (1) | CA1187209A (ja) |
| DE (2) | DE3133468A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4450021A (en) * | 1982-02-22 | 1984-05-22 | American Microsystems, Incorporated | Mask diffusion process for forming Zener diode or complementary field effect transistors |
| US4474624A (en) * | 1982-07-12 | 1984-10-02 | Intel Corporation | Process for forming self-aligned complementary source/drain regions for MOS transistors |
| US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
| US4621412A (en) * | 1984-09-17 | 1986-11-11 | Sony Corporation | Manufacturing a complementary MOSFET |
| US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US4675982A (en) * | 1985-10-31 | 1987-06-30 | International Business Machines Corporation | Method of making self-aligned recessed oxide isolation regions |
| US4764481A (en) * | 1987-08-24 | 1988-08-16 | Delco Electronics Corporation | Grown side-wall silicided source/drain self-align CMOS fabrication process |
| US5851871A (en) * | 1987-12-23 | 1998-12-22 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated capacitors in MOS technology |
| DE69021998T2 (de) * | 1989-05-10 | 1996-04-18 | Oki Electric Ind Co Ltd | Verfahren zur herstellung von komplementären, integrierten halbleiterschaltungen. |
| GB2237445B (en) * | 1989-10-04 | 1994-01-12 | Seagate Microelectron Ltd | A semiconductor device fabrication process |
| KR0175319B1 (ko) * | 1991-03-27 | 1999-04-01 | 김광호 | 정전압 회로 |
| DE19730117C1 (de) * | 1997-07-14 | 1998-10-01 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| KR100278996B1 (ko) * | 1998-12-18 | 2001-02-01 | 김영환 | 반도체장치의 콘택 형성방법 |
| US20070075364A1 (en) * | 2005-09-30 | 2007-04-05 | Analog Power Intellectual Properties Limited | Power MOSFETs and methods of making same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS52137276A (en) * | 1976-05-11 | 1977-11-16 | Philips Nv | Method of producing semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016594A (en) * | 1971-06-08 | 1977-04-05 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
| US3999213A (en) * | 1972-04-14 | 1976-12-21 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
| US3821781A (en) * | 1972-11-01 | 1974-06-28 | Ibm | Complementary field effect transistors having p doped silicon gates |
| US4033797A (en) * | 1973-05-21 | 1977-07-05 | Hughes Aircraft Company | Method of manufacturing a complementary metal-insulation-semiconductor circuit |
| JPS5248979A (en) * | 1975-10-17 | 1977-04-19 | Mitsubishi Electric Corp | Process for production of complementary type mos integrated circuit de vice |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS52102690A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Semiconductor capacitance device |
| US4217149A (en) * | 1976-09-08 | 1980-08-12 | Sanyo Electric Co., Ltd. | Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| US4224733A (en) * | 1977-10-11 | 1980-09-30 | Fujitsu Limited | Ion implantation method |
| JPS5529116A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Manufacture of complementary misic |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| US4306916A (en) * | 1979-09-20 | 1981-12-22 | American Microsystems, Inc. | CMOS P-Well selective implant method |
| US4325169A (en) * | 1979-10-11 | 1982-04-20 | Texas Instruments Incorporated | Method of making CMOS device allowing three-level interconnects |
| US4391650A (en) * | 1980-12-22 | 1983-07-05 | Ncr Corporation | Method for fabricating improved complementary metal oxide semiconductor devices |
| US4382827A (en) * | 1981-04-27 | 1983-05-10 | Ncr Corporation | Silicon nitride S/D ion implant mask in CMOS device fabrication |
| US4385947A (en) * | 1981-07-29 | 1983-05-31 | Harris Corporation | Method for fabricating CMOS in P substrate with single guard ring using local oxidation |
-
1981
- 1981-08-25 DE DE19813133468 patent/DE3133468A1/de not_active Withdrawn
-
1982
- 1982-08-09 US US06/406,717 patent/US4459740A/en not_active Expired - Fee Related
- 1982-08-10 DE DE8282107239T patent/DE3274601D1/de not_active Expired
- 1982-08-10 EP EP82107239A patent/EP0072967B1/de not_active Expired
- 1982-08-10 AT AT82107239T patent/ATE24070T1/de not_active IP Right Cessation
- 1982-08-17 JP JP57142569A patent/JPS5843562A/ja active Granted
- 1982-08-24 CA CA000410029A patent/CA1187209A/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919779A (ja) * | 1972-04-14 | 1974-02-21 | ||
| JPS52137276A (en) * | 1976-05-11 | 1977-11-16 | Philips Nv | Method of producing semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
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| EP0072967B1 (de) | 1986-12-03 |
| DE3133468A1 (de) | 1983-03-17 |
| EP0072967A2 (de) | 1983-03-02 |
| US4459740A (en) | 1984-07-17 |
| EP0072967A3 (en) | 1983-11-16 |
| CA1187209A (en) | 1985-05-14 |
| DE3274601D1 (en) | 1987-01-15 |
| ATE24070T1 (de) | 1986-12-15 |
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