JP2004533719A - 集積回路 - Google Patents

Abstract

アナログ回路（３０）と任意ではあるがデジタル回路（５０）を有する集積回路（１１０）は、集積回路接地レール（１１４）に存在する基板ノイズをアナログ回路の給電レール（１１６）に結合する。従って、給電レールと接地との間の電圧差は、実質的にそのノイズから独立とされ、それによって、アナログ回路の信号のノイズの衝撃を減少又は除去する。

Description

【技術分野】
【０００１】
本発明は、アナログ回路を備え、このアナログ回路上への基板ノイズの衝撃を減少する手段を有する集積回路に関し、この回路は、限定するわけではないが、特に、アナログ回路とデジタル回路よりなり、デジタル回路が基板ノイズを発生するミックス信号集積回路への用途がある。
【背景技術】
【０００２】
デジタル集積回路の論理ゲートのスイッチングによって、この集積回路内の電源レールに大きな遷移電流を流すことがある。これらの遷移電流は、電源レール上のノイズを構成する。デジタル回路は、このようなノイズの存在下では、頑健であるが、ミックス信号集積回路においては、アナログ回路が同じ給電レールを使用する場合、このノイズがアナログ信号を変動させることがある。
【０００３】
同じ集積回路上のミックスされたアナログとデジタル回路の問題が、図１を参照して記述される。図１は、アナログ回路３０とデジタル回路５０とを備える集積回路チップ１００を示す概略図である。デジタル回路５０は、ＣＭＯＳ論理ゲートを備える。ＣＭＯＳ論理ゲートのスイッチングによって、接合ワイヤのインダクタンス１０１と１０３を介して大きな遷移電流が電源３００に流される。接合ワイヤインダクタンス内における遷移電流の流れによって、夫々電圧Ｖ_ｄｄｄとＶ_ｓｓｄで動作するオンチップデジタル給電レール１１２と１１４に基板ノイズと称される外乱を引き起こす。デジタル給電レールがアナログ回路によって使用されるべき場合、この外乱は、アナログ回路のアナログ信号を変動させる。Ｖ_ｄｄｄに対する外乱は、図１に示されるように、電圧Ｖ_ｄｄａを供給する別の給電レール１１０からアナログ回路に供給することによってアナログ信号を変動させることを防止することが可能である。しかしながら、Ｖ_ｓｓｄ給電レール１４４がアナログ回路とデジタル回路の両方に共有される場合、Ｖ_ｓｓｄに対する外乱は、アナログ回路のアナログ信号を変動させる。
【０００４】
アナログ回路には、夫々Ｖ_ｄｄａとＶ_ｓｓａの二つの別々のレール（図１には、図示せず）が設けられることが出来るが、Ｖ_ｓｓａレールが集積回路チップの基板へ接続されると、その基板のノイズが、アナログ回路の動作点を変化する有効電圧（Ｖ_ｄｄａ − Ｖ_ｓｓａ）を変調し、また、寄生キャパシタンスは、基板のノイズをアナログ信号パスへ結合する。
【０００５】
Ｖ_ｓｓａの別レールは、基板へ接続されない場合、ＮウエルＣＭＯＳプロセスを前提とすると、アナログ信号は、アナログ回路のＮＭＯＳトランジスタのバックゲート効果を介して、及びＮＭＯＳトランジスタを基板に結合する寄生キャパシタンスを介して変化される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
バランスアナログ回路は、基板ノイズの衝撃を減少するためにしばしば使用されるが、大信号状況下では、回路がアンバラスとなり且つアナログ信号が変化される。これらの問題は、同じ基板を共有しないようにアナログ回路とデジタル回路のための別々のチップを使用する多くのシステムが設計されているが、これらのシステムはそれほどコスト効率の問題の解決策とはならないので、非常に重大である。
【０００７】
また、基板ノイズは、電力増幅器のような高レベルで動作するアナログ回路によって発生され、それが低レベルで動作するアナログ回路の信号を変化させる。
【０００８】
本発明の目的は、ノイズ性能が改良された集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明に従って、第１及び第２の給電レールに結合されたアナログ回路と、前記第１の給電レール上のノイズを前記第２の給電レールに結合するための結合手段と、を備える集積回路が提供される。
【００１０】
第１の給電レールのノイズを第２の給電レールに結合することによって、ノイズが第１と第２の給電レールの両方で再生され、第１及び第２の給電レール同士の間とアナログ回路の内部ノード同士の相対電圧の差は、実質的にノイズから独立である。このように、アナログ回路の信号のノイズの衝撃が減少又は除去される。
【００１１】
また、この集積回路は、第１の給電レールへ結合されるデジタル回路を備えることが出来る。このデジタル回路は、ノイズのソースであってもよい。第１の給電レールは、接地部に結合出来る。
【００１２】
集積回路は、アナログ回路のみを備え、デジタル回路を備えず、ノイズは、アナログ回路によって、例えば、接合ワイヤインダクタンス１０１、１０２に流れる電流パルスによって発生されてもよい。
【００１３】
第１の給電レールのノイズを第２の給電レールに結合する結合手段は、第１の給電レールのノイズが第２の給電レールを変調するように配置された第２の給電レールに給電する電源レギュレータを備えても良い。
【００１４】
更に、結合手段は、第１及び第２のポートを有する第１のキャパシタ手段を備え、第１のポートは、第１の給電レールに結合され、且つ第２のポートは、電源レギュレータの制御ノードに結合され、第１の給電レールのノイズが制御ノードに結合され且つ電源レギュレータによって第２の給電レールに供給される電圧を変調する。
【００１５】
また、集積回路は、第１及び第２のポートを有する第２のキャパシタ手段を備え、この第１のポートは、第１の給電レールに結合され、第２のポートは、第２の給電レールに結合される。この第２のキャパシタ手段によって、第１の給電レールのノイズが第２の給電レールに結合され、第１のキャパシタ手段と共に、電源レギュレータ内の調節デバイス内のノイズによって引き起こされる電圧変動が減少されることが出来、それによって、調節デバイスの必要なバンド幅を減少する。
【発明を実施するための最良の形態】
【００１６】
ここで、本発明を、例示に過ぎないが、図２から図６を参照して説明する。
【００１７】
図２を参照すると、アナログ回路３０とデジタル回路５０とを備える集積回路チップ１００が示されている。アナログ回路３０とデジタル回路５０は、チップ基板に結合される、電圧Ｖ_ｓｓｄを供給する共通給電レール１１４に結合される。共通給電レール１１４は、接合ワイヤインダクタンス１０１を有する接合ワイヤによってオフチップ電源３００の負の給電端子に結合される。電源３００の負の給電端子は、集積回路チップ１００が実装されるプリント回路ボード（ＰＣＢ）の接地ライン２００によって接地に接続される。
【００１８】
デジタル回路５０は、電圧Ｖ_ｄｄｄを供給する第１の正の給電レール１１２へ結合され、且つ第１の正の給電レール１１２は、接合ワイヤインダクタンス１０３を有するボンドワイヤによって電源３００の正の給電端子に結合される。接合ワイヤインダクタンス１０２を有する接合ワイヤによって電源３００の正の給電端子へ結合される、電圧Ｖ_ｄｄａを供給する第２の正の給電レール１１０がある。第２の正の給電レール１１０は、電源レギュレータ１０の第１のポートに結合される。このレギュレータ１０は、アナログ回路３０に給電するように結合される調節済み給電レール１１６に調節電圧Ｖ_ｒｅｇを送出する。また、レギュレータ１０は、共通給電レール１１４に結合される。
【００１９】
集積回路１００へのアナログ信号入力は、差動ステージ２０に結合される一対の差動入力２１を備える。差動ステージは、第２の正の給電レール１１０と共通給電レール１１４に結合される。適切な差動ステージは、図３に示されており、そこでは、差動入力２１は、一緒に接続されると共に第２の正の給電レール１１０に接続される夫々のソースを有する一対のＰＭＯＳトランジスタ２２と２３の夫々のゲートに結合される。この対のＰＭＯＳトランジスタ２２と２３は、差動入力電圧を差動出力電流に変換する。差動出力電流信号は、ＰＭＯＳトランジスタ２２と２３のドレインから取り出される。なお、これらのドレインは、共通給電レール１１４に結合されている。更に、ＰＭＯＳトランジスタ２２と２３の結合されたソースと第２の給電レール１１０との間のトランジスタ（２４）と、各々がＰＭＯＳトランジスタ２２と２３の各ドレインと共通給電レール１１４との間のトランジスタ（２５と２６）とを備えるこれらのトランジスタ２４、２５及び２６は、基準電圧Ｖ_{ｂｉａｓ１}とＶ_{ｂｉａｓ２}を使用してＰＭＯＳトランジスタ２２と２３の動作電流を確立する。共通給電レール１１４の基板ノイズは、差動出力電流には実質的にノイズがないように両出力に結合される。図２を参照すると、差動ステージ２０から送出された差動信号がアナログ回路３０の夫々の差動信号入力に結合されている。
【００２０】
アナログ回路３０から送出された差動アナログ信号は、オンチップアナログ−デジタル変換器（ＡＤＣ）４０入力に結合され、ＡＤＣ４０によって送出されるデジタル化信号がデジタル回路５０へ結合される。ＡＤＣ４０は、共通給電レール１１４へ結合され、且つＡＤＣ４０のデジタル回路とアナログ回路は、第１の正の給電レール１１２と調節済み給電レール１１６に夫々結合される。
【００２１】
レギュレータ１０の一実施の形態は、図４に示され、第２の正の給電レール１１０に結合されるドレインを備えると共に、調節済み給電レール１１６に結合されるソースで調節済み電圧Ｖ_ｒｅｇを発生するＮＭＯＳトランジスタＮ_ｒｅｇを備える。第１のキャパシタＣ_ｇａｔｅは、トランジスタＮ_ｒｅｇのゲートに結合される第１のポート１４と、共通給電レール１１４に結合される第２のポートを有する。電流源１１は、調整済み給電レール１１６に結合されると共にスイッチ手段１２を介して第１のキャパシタＣ_ｇａｔｅの第１のポート１４に電流Ｉを送出するように結合される。スイッチ手段１２の動作は、比較器手段１３の出力で送出される制御信号によって制御される。比較器手段１３は、調節済み供給レール１１６に結合される反転入力と基準電圧Ｖ_ｒｅｆに結合される非反転入力を有する。図４において、基板ノイズは、共通給電レール１１４と接地ライン２００との間に結合されるノイズ源Ｖ_{ｎｏｉｓｅ}によって表される。第２のキャパシタＣ_ｒｅｇは、調節済み給電レール１１６と共通給電レール１１４との間に結合される。
【００２２】
調節済み電圧Ｖ_ｒｅｇを基準電圧Ｖ_ｒｅｆに維持するための図４に示されるレギュレータ１０の動作は以下の通りである。比較器手段１３は、調節済み電圧Ｖ_ｒｅｇを基準電圧Ｖ_ｒｅｆと比較する。Ｖ_ｒｅｇ＜Ｖ_ｒｅｆの場合、比較器手段１３の出力で送出する制御信号によって、スイッチ手段１２が閉じられて、電流源１１からの電流が第１のキャパシタＣ_ｇａｔｅを充電させる。その結果、キャパシタＣ_ｇａｔｅの第１のポートでの電圧が上昇し、トランジスタＮ_ｒｅｇのゲートでの電圧を上昇して、その結果、電圧Ｖ_ｒｅｇを上昇させる。Ｖ_ｒｅｇ＝Ｖ_ｒｅｆの場合、比較器手段１３の出力で送出される制御信号は、スイッチ手段１２を開いて、第１のキャパシタＣ_ｇａｔｅは充電を中止し、それによって、基準電圧Ｖ_ｒｅｆでの調節済み電圧Ｖ_ｒｅｇを安定化する。アナログ回路３０によってレギュレータ１０から引き出される電流或いは第１のキャパシタＣ_ｇａｔｅの電荷の漏れ（図４において、第１のキャパシタＣ_ｇａｔｅと並列の抵抗Ｒ_ｌｅａｋによって表される）に起因して、調節済み電圧Ｖ_ｒｅｇが、基準電圧Ｖ_ｒｅｆより低くなると、上述の処理が繰り返される。トランジスタＮ_ｒｅｇのゲートは、レギュレータ１０に対する制御ノードとして機能し、この制御ノードは、第１のキャパシタＣ_ｇａｔｅに対する高いインピーダンスを現す。
【００２３】
ノイズ源Ｖ_{ｎｏｉｓｅ}によって表される基板ノイズは、第１と第２のキャパシタＣ_ｇａｔｅとＣ_ｒｅｇを介して直接に、且つ基準電圧Ｖ_ｒｅｆを介してレギュレータ１０の全ての回路ノイズに、且つ特に調節済み電圧Ｖ_ｒｅｇに結合される。その結果、基板ノイズが、アナログ回路３０の全てのノードに結合される。アナログ回路３０の全てのノードが、ノイズによって同じ外乱を受けるので、アナログ回路３０内のアナログ信号は殆ど変更されない。第２のキャパシタＣ_ｒｅｇの包含は、任意であり、基板ノイズを第１のキャパシタＣ_ｇａｔｅによるトランジスタＮ_ｒｅｇのゲート及び第２のキャパシタＣ_ｒｅｇによるトランジスタＮ_ｒｅｇの両方への結合によって、ノイズに起因するトランジスタＮ_ｒｅｇのゲートとソースとの間の電圧変動のレート（速度）が減少され、それによってトランジスタＮ_ｒｅｇは、そのバンド幅が減少されることが出来る。
【００２４】
レギュレータ１０の他の実施の形態は、図５に示されており、且つアナログ回路３０がクラスＡＢ交換電流セルを備える場合での使用に適する。図４と図５において、同じ部材は、同じ参照符号によって示される。図５を参照すると、ドレインが第２の正の給電レール１１０に結合され、且つ調節済み給電レール１１６に結合されるソースで電圧Ｖ_ｒｅｇを発生するＮＭＯＳトランジスタＮ_ｒｅｇが示されている。第１のキャパシタＣ_ｇａｔｅは、トランジスタＮ_ｒｅｇのゲートに結合される第１のポート１４と共通給電レール１１４へ結合される第２のポート１５を有する。第２のキャパシタＣ_ｒｅｇは、調節済み給電レール１１６と共通給電レール１１４他の間に結合される。本実施の形態において、キャパシタＣ_ｇａｔｅとＣ_ｒｅｇは、トランジスタの酸化物キャパシタンスとして実施される。
【００２５】
クラスＡＢ交換電流メモリセルが図６に示されている。このメモリセルの構成とその動作方法は、当業者には公知であるので、詳細には説明しないが、概略的には、このメモリセルは、異なる対の入力ポート１１８の各々に対するＰＭＯＳとＮＭＯＳトランジスタ対を備え、入力信号が、スイッチΦ_１とΦ‘_１を閉じることによってメモリセル内に記憶され、記憶された信号が、スイッチΦ_２を閉じることによってメモリセルから一対の出力ポート１１９へ読み出される。これらのトランジスタのゲート−ソースキャパシタンスが点線を使用して図６に示されている。図６に示されているメモリセル中のバイアス電流は、メモリセルがアナログ回路３０内で使用される場合、共通電圧レール１１４の電圧Ｖ_ｓｓｄに相対する調節済み電圧レール１１６の電圧Ｖ_ｒｅｇによって及びトランジスタ特性によって決定される。バイアス電流は、Ｖ_ｒｅｇによって調節される。
【００２６】
再び図５を参照すると、図５に示されるレギュレータ１０は、図５に示されるレギュレータ１０は、図６に示される交換電流メモリセルのトランジスタ対のレプリカであるＰＭＯＳとＮＭＯＳトランジスタＰ_１とＮ_１を備える。ＰＭＯＳトランジスタＰ_１のソースとバックゲートは、調節済み給電レール１１６に結合され、ＮＭＯＳトランジスタＮ_１のソースは、共通給電レール１１４に結合され、Ｐ_１とＮ_１のドレインとゲートは、一緒に結合される。Ｐ_１とＮ_１に使用されるトランジスタは、メモリセルで使用されるものと同じサイズを有し正確なレプリカを確保する。従って、トランジスタＰ_１とＮ_１を流れる電流Ｉ_ｒｅｐは、アナログ回路３０の各交換電流セルを流れる電流のレプリカとなる。
【００２７】
第１の正の給電レール１１０に結合されるソースとバックゲートと、ゲートと基準電流Ｉ_ｒｅｆを発生する基準電流発生器を介して共通給電レール１１４に結合されるドレインと、を有する更なるＰＭＯＳトランジスタＰ_３を備える。更なるＰＭＯＳとＮＭＯＳトランジスタ対Ｐ_２とＮ_２を備える。Ｐ_２のソースとバックゲートは、第１の正の給電レール１１０に結合され、Ｐ_２とＮ_２のドレインは、一緒に結合され、Ｎ_２のソースは、共通通電レール１１４に結合される。Ｐ_２とＰ_３のゲートは、一緒に結合され、Ｎ_１とＮ_２のゲートは、一緒に結合される。
【００２８】
また、図５において、第２の正の給電レール１１０から電力を導出するチャージポンプ手段１６が示されている。チャージポンプ手段１６は、キャパシタＣ_ｇａｔｅを充電するように結合された出力端子１８と、キャパシタＣ_ｇａｔｅへの電荷の供給を可能にすると共に不能にするためにトランジスタＰ_２とＮ_２のドレインに結合される制御入力端子１９と、を備える。チャージポンプ手段１６は、入力端子１７でクロック信号が供給される。クロック源は、図５には示されていない。チャージポンプ手段１６の実施の形態は、図７に示されているが、その構成と動作方法は、当業者によって公知であるので、記述されない。
【００２９】
基準電圧Ｖ_ｒｅｆに調節済み電圧Ｖ_ｒｅｇを維持するために図５に示されるレギュレータ１０の動作は、以下の通りである。基準電流Ｉ_ｒｅｆは、トランジスタＰ３からトランジスタＰ_２に反射され、レプリカ電流Ｉ_ｒｅｐは、トランジスタＮ_１からトランジスタＮ_２に反射される。Ｉ_ｒｅｆとＬ_ｒｅｐの比較は、トランジスタＰ_２とＮ_２のドレイン同士が結合されるポイントであるノードＸで発生する。Ｉ_ｒｅｐ＜Ｉ_ｒｅｆの場合、ノードＸの従って制御入力１９上の電圧は、ハイ（高）になり、チャージポンプ手段１８からキャパシタＣ_ｇａｔｅへの電荷の供給が可能となる。その結果、キャパシタＣ_ｇａｔｅの電圧が上昇し、トランジスタＮ_ｒｅｇのゲートでの電圧が上昇され、その結果、調節済み電圧Ｖ_ｒｅｇを上昇させる。Ｖ_ｒｅｇにおける増加は、レプリカ電流Ｉ_ｒｅｐを増加させる。Ｉ_ｒｅｐ＝Ｉ_ｒｅｆの場合、ノードＸ、従って制御入力１９上の電圧がロー（低）になり、チャージポンプ手段１６からキャパシタＣ_ｇａｔｅへの電荷の供給が不能とされる。図４の実施の形態におけるように、トランジスタＮ_ｒｅｇのゲートは、レギュレータ１０のための制御ノードとして機能し、この制御ノードは、第１のキャパシタＣ_ｇａｔｅに対して高インピーダンスを現す。
【００３０】
アナログ回路３０におけるクラスＡＢ交換電流セルは、同じＶ_ｒｅｇから動作するので、それらのバイアス電流は、Ｉ_ｒｅｆで安定化される。図５のレギュレータ１０におけるチャージポンプ手段１６の選択には、Ｖ_ｄｄａよりも上のＣ_ｇａｔｅの電圧を発生することが出来るという図４のレギュレータ１０における電流源１１よりも利点がある。これによって、Ｖ_ｄｄａとＶ_ｒｅｇとの間の間隔を小さくしたレギュレータ１０を設計することが可能となり、低電圧動作が実行可能となる。
【００３１】
本発明は、電圧や電流ドメインアナログセルの両方に適用可能である。図４に示されるレギュレータは、電圧や電流ドメインアナログセルの何れに対しても適する。図５に示されるレギュレータは、電流ドメインアナログセルに好適である。
【産業上の利用可能性】
【００３２】
集積回路におけるノイズ削減。
【図面の簡単な説明】
【００３３】
【図１】
従来技術の集積回路の概略図である。
【図２】
混合信号集積回路を示す概略図である。
【図３】
差動ステージの概略図である。
【図４】
レギュレータの概略図である。
【図５】
他のレギュレータの概略図である。
【図６】
交換電流メモリセルの概略図である。
【図７】
チャージポンプの概略図である。
【符号の説明】
【００３４】
１０ レギュレータ
１１ 電流源
１２ スイッチ段
１３ 比較器手段
１４ 第１のポート
１５ 第２のポート
１６ チャージポンプ手段
２０ 差動ステージ
２２、２３ ＰＭＯＳトランジスタ
３０ アナログ回路
４０ ＡＤＣ
５０ デジタル回路
１００ 集積回路チップ
１０３ 接合ワイヤインダクタンス
１１０、１１２ 給電レール
１１４ 共通給電レール
１１６ 調節済み給電レール
２００ 接地ライン
３００ オフチップ電源

Claims (7)

1. 第１及び第２の給電レールに結合されたアナログ回路と、前記第１の給電レール上のノイズを前記第２の給電レールに結合するための結合手段と、を備える集積回路。
2. 前記第１の給電レールに結合されたデジタル回路を備える、請求項１に記載の集積回路。
3. 前記結合手段は、前記第２の給電レールへの給電を行う電源レギュレータを備え、また、前記第１の給電レール上の前記ノイズは、前記第２の給電レールを変調する、請求項１または２に記載の集積回路。
4. 前記電源レギュレータは、更に、第１及び第２のポートを有する第１のキャパシタ手段を備え、前記第１のポートは、前記第１の給電レールに結合され、第２のポートは、前記電源レギュレータの制御ノードに結合されて、前記第１の給電レール上の前記ノイズが前記制御ノードに結合され、前記電源レギュレータによって前記第２の給電レールに供給される電圧を変調する、請求項３に記載の集積回路。
5. 第１及び第２のポートを有する第２のキャパシタ手段を備え、前記第１のポートは、前記第１の給電レールに結合され、且つ前記第２のポートは、前記第２の給電レールに結合される、請求項４に記載の集積回路。
6. 前記アナログ回路は、アナログ−デジタル変換器を備える、請求項１から５のいずれか一項に記載の集積回路。
7. 第３の給電レールへ結合された差動入力ステージを備える、請求項１から６のいずれか一項に記載の集積回路。