JPS6019672B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6019672B2 JPS6019672B2 JP51030109A JP3010976A JPS6019672B2 JP S6019672 B2 JPS6019672 B2 JP S6019672B2 JP 51030109 A JP51030109 A JP 51030109A JP 3010976 A JP3010976 A JP 3010976A JP S6019672 B2 JPS6019672 B2 JP S6019672B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、ＮＮＰあるいはＰＰＮ構造
のＭＯＳ型半導体装置を提供するものである。
のＭＯＳ型半導体装置を提供するものである。
すなわち、本発明はＭＯＳトランジスタにおいてソース
とドレィンを逆導電型の拡散領域とすることにより、ｇ
ｍ（相互コンダクタンス）の大きなトランジスタと、高
密度集積ＣＭＯＳ（相補型ＭＯＳ）トランジスタを与え
ることを目的とする。
とドレィンを逆導電型の拡散領域とすることにより、ｇ
ｍ（相互コンダクタンス）の大きなトランジスタと、高
密度集積ＣＭＯＳ（相補型ＭＯＳ）トランジスタを与え
ることを目的とする。
まず、たとえばサファイア等の絶系粛基板上に形成され
たシリコンに形成されるＳＯＳ（ｓｉｌｉｃｏｎｏｎｓ
ａｐｐｈｊｒｅ）型トランジスタの従来の様造例を第１
図に示す。
たシリコンに形成されるＳＯＳ（ｓｉｌｉｃｏｎｏｎｓ
ａｐｐｈｊｒｅ）型トランジスタの従来の様造例を第１
図に示す。
以下便宜上Ｎチャネルトランジスタについて説明するが
Ｐチャネルに関しても同様である。すなわち、サファイ
ア基板１上にＰ型シリコンをェピタキシャル層を形成し
、必要な部分２〜４以外を除去しゲート酸化膜５を介し
てゲート６を設け、該ゲート６をマスクとしてＮ十拡散
を行ないソース２とドレィン４を形成する。以上により
構成されたＮチャネルトランジスタの電圧・電流（Ｖｏ
ｏ−ｌｏｏ）特性を第２図に示す。関値電圧（ＶＴ）以
上の電位をゲートに与え、ソースを接地し、ドレィンに
正電位Ｖｏｏを与えると、ゲート爵位ＶＧの増加にした
がいソース・ドレィン間に電流ｌｏｏが流れる。Ｖｏｏ
の増加によってｌｏｏが増加する非飽和領域ＡとＶｏＤ
が増加してもｌｏｏが殆んど増加しない飽和領域Ｂとが
ある。第３図に第１図の構造のトランジスタを用いたＳ
ＯＳ型ＣＭＯＳの従来の構造例を示す。
Ｐチャネルに関しても同様である。すなわち、サファイ
ア基板１上にＰ型シリコンをェピタキシャル層を形成し
、必要な部分２〜４以外を除去しゲート酸化膜５を介し
てゲート６を設け、該ゲート６をマスクとしてＮ十拡散
を行ないソース２とドレィン４を形成する。以上により
構成されたＮチャネルトランジスタの電圧・電流（Ｖｏ
ｏ−ｌｏｏ）特性を第２図に示す。関値電圧（ＶＴ）以
上の電位をゲートに与え、ソースを接地し、ドレィンに
正電位Ｖｏｏを与えると、ゲート爵位ＶＧの増加にした
がいソース・ドレィン間に電流ｌｏｏが流れる。Ｖｏｏ
の増加によってｌｏｏが増加する非飽和領域ＡとＶｏＤ
が増加してもｌｏｏが殆んど増加しない飽和領域Ｂとが
ある。第３図に第１図の構造のトランジスタを用いたＳ
ＯＳ型ＣＭＯＳの従来の構造例を示す。
サファイア基板１上にＮ型シリコンをヱピタキシャル形
成し、必要な部分２〜７以外を除去しＮチャネルトラン
ジスタを形成するシリコン領域２，３，４にボロン等の
Ｐ型不純物をイオン注入等により拡散する。あるいは逆
にＰ型シリコンをェピタキシヤル形成し、Ｐチャネルト
ランジスタを形成するシリコン領域５，６，７にリン等
のＮ型不純物をィオン注入等により拡散してもよい。ゲ
ート酸化膜，８，１０を介してゲート９，１１を設け、
ゲート９をマスクとして領域２，４にＮ＋拡散をゲート
１１をマスクとして領域７，５にＰ＋拡散をそれぞれほ
どこしソース・ドレィンを形成する。ソース２にＶｓｓ
電極、ドレィン４および５に共通に出力電極、ソース７
にＶｏｏ電極、ゲート９および１ １に共通に入力電極
を設けると、ＣＭＯＳィンバータが構成される。この第
３図のＣＭＯＳィンバー夕は独立したＮチャネルとＰチ
ャネルのトランジスタを形成するので集積回路面積が大
きくなるという問題がある。本発明はトランジスタある
いは集積回路に通したトランジスタおよびそれを用いた
相補型集積回路を提供するものである。
成し、必要な部分２〜７以外を除去しＮチャネルトラン
ジスタを形成するシリコン領域２，３，４にボロン等の
Ｐ型不純物をイオン注入等により拡散する。あるいは逆
にＰ型シリコンをェピタキシヤル形成し、Ｐチャネルト
ランジスタを形成するシリコン領域５，６，７にリン等
のＮ型不純物をィオン注入等により拡散してもよい。ゲ
ート酸化膜，８，１０を介してゲート９，１１を設け、
ゲート９をマスクとして領域２，４にＮ＋拡散をゲート
１１をマスクとして領域７，５にＰ＋拡散をそれぞれほ
どこしソース・ドレィンを形成する。ソース２にＶｓｓ
電極、ドレィン４および５に共通に出力電極、ソース７
にＶｏｏ電極、ゲート９および１ １に共通に入力電極
を設けると、ＣＭＯＳィンバータが構成される。この第
３図のＣＭＯＳィンバー夕は独立したＮチャネルとＰチ
ャネルのトランジスタを形成するので集積回路面積が大
きくなるという問題がある。本発明はトランジスタある
いは集積回路に通したトランジスタおよびそれを用いた
相補型集積回路を提供するものである。
まず、本発明の一実施例にかかるＳＯＳ型トランジスタ
の一例を第４図にしたがって説明する。
の一例を第４図にしたがって説明する。
サファイア等の絶縁基板１にＮ型のシリコン等の半導体
層をェピタキシャル形成し必要な部分１２〜１４以外を
除去し、ゲート絶縁膜１５を介してゲート１６を設け、
ソース１２にＮ＋拡散、ドレイン１４にＰ＋拡散を行な
い、ソース・ドレィン、ゲートに電極（図示せず）を設
ける。第５図にその電圧・電流（ＶＤｏ−ｌｏｏ）特性
を示す。
層をェピタキシャル形成し必要な部分１２〜１４以外を
除去し、ゲート絶縁膜１５を介してゲート１６を設け、
ソース１２にＮ＋拡散、ドレイン１４にＰ＋拡散を行な
い、ソース・ドレィン、ゲートに電極（図示せず）を設
ける。第５図にその電圧・電流（ＶＤｏ−ｌｏｏ）特性
を示す。
すなわち、この構造において、ソース１２を接地し、ド
レィン１４に正電位Ｖｏ。を与えると、領域１２，１３
，１４が各々ＮＮＰとなっているため、領域１３と１４
のＰＮ接合が順方向にバイアスされＶｏｏがＰＮ接合の
順方向耐圧（０．６Ｖ）を越えるとソース・ドレィン電
流ｌｏｏが流れる。ただし、領域１３を薄くしておけば
ゲート電位ＶＧがゼロの時、領域１３内は空乏化されて
電子密度が低いのでドレイン電位Ｖｏｏが０．６Ｖ以上
でもｌｏｏはほとんど流れない。Ｖｃの増加に伴って、
チャネル形成部１３に多数キャリャの蓄積が起こり多数
キャリアによるドレィン電流が流れやすくなり、ドレイ
ン電位が０．６Ｖ以上ならばＰ＋Ｎ接合が順バイアスさ
れる。一定のＶＧに対してはＶ。。がＶＧより大きくな
ると、ドレィンとの境界付近のチャネル形成部１３には
実効的にＶＧが負となるので空乏層が広がりｌｏｏが飽
和する複向を示す。第１図の正常のｌｏｏ−Ｖｏｏ特性
と比較すると、ｌｏｏはＶｏｏｌｌｏ．６Ｖから急激に
増加し、Ｖｏｏ〉ＶＧで飽和の傾向を示すことになり、
Ｖｏ。 〉２〜３Ｖで従来構造の反転層によるＭＯＳト
ランジスタよりも大きな電流を流す能力がある。以上は
Ｎチャネルについて説明したがＰとＮを逆に構成してＰ
チャネルを形成しても同機の特徴である。なお、以上の
説明はＳＯＳ構造としたが、ＳＯＳ以外の構造でも上記
ＮＮＰあるいはＰＰＮ構造のトランジスタを得ることが
できる。本発明にかかるトランジス外まソース・ドレィ
ン間にＰＮ接合の順方向耐圧（０．６Ｖ）を越える電圧
が印加されないソース・ドレィン間は導通しないが、ド
レィン電位Ｖｏｏが０．６Ｖを越えると、通常のＭＯＳ
トランジスタと同様にゲート電位ＶＧによってドレィン
電流は制御され、且つ極めて大きな電流を得ることがで
きるので、高速動作可能なＭＯＳトランジスタとして、
さらには通常のＭＯＳトランジスタに比較してドレィン
電位によるドレイン電流の飽和が少ないのでアナログ分
野への応用の可能性を有するものである。
レィン１４に正電位Ｖｏ。を与えると、領域１２，１３
，１４が各々ＮＮＰとなっているため、領域１３と１４
のＰＮ接合が順方向にバイアスされＶｏｏがＰＮ接合の
順方向耐圧（０．６Ｖ）を越えるとソース・ドレィン電
流ｌｏｏが流れる。ただし、領域１３を薄くしておけば
ゲート電位ＶＧがゼロの時、領域１３内は空乏化されて
電子密度が低いのでドレイン電位Ｖｏｏが０．６Ｖ以上
でもｌｏｏはほとんど流れない。Ｖｃの増加に伴って、
チャネル形成部１３に多数キャリャの蓄積が起こり多数
キャリアによるドレィン電流が流れやすくなり、ドレイ
ン電位が０．６Ｖ以上ならばＰ＋Ｎ接合が順バイアスさ
れる。一定のＶＧに対してはＶ。。がＶＧより大きくな
ると、ドレィンとの境界付近のチャネル形成部１３には
実効的にＶＧが負となるので空乏層が広がりｌｏｏが飽
和する複向を示す。第１図の正常のｌｏｏ−Ｖｏｏ特性
と比較すると、ｌｏｏはＶｏｏｌｌｏ．６Ｖから急激に
増加し、Ｖｏｏ〉ＶＧで飽和の傾向を示すことになり、
Ｖｏ。 〉２〜３Ｖで従来構造の反転層によるＭＯＳト
ランジスタよりも大きな電流を流す能力がある。以上は
Ｎチャネルについて説明したがＰとＮを逆に構成してＰ
チャネルを形成しても同機の特徴である。なお、以上の
説明はＳＯＳ構造としたが、ＳＯＳ以外の構造でも上記
ＮＮＰあるいはＰＰＮ構造のトランジスタを得ることが
できる。本発明にかかるトランジス外まソース・ドレィ
ン間にＰＮ接合の順方向耐圧（０．６Ｖ）を越える電圧
が印加されないソース・ドレィン間は導通しないが、ド
レィン電位Ｖｏｏが０．６Ｖを越えると、通常のＭＯＳ
トランジスタと同様にゲート電位ＶＧによってドレィン
電流は制御され、且つ極めて大きな電流を得ることがで
きるので、高速動作可能なＭＯＳトランジスタとして、
さらには通常のＭＯＳトランジスタに比較してドレィン
電位によるドレイン電流の飽和が少ないのでアナログ分
野への応用の可能性を有するものである。
つぎに第４図のトランジスタを用いたＣＭＯＳィンバー
タの実施例を第６図に示す。
タの実施例を第６図に示す。
第６図において、１はサファイア基板、１２，１３，１
４，２５，２６はＮ型シリコンェピタキシヤル層よりな
る領域、２７，２９はゲート絶縁膜、２８，３０はゲー
トで、ソース１２にはＮ＋拡散、ドレィン１４とソース
２６にはＰ＋拡散を行なう。さらに領域１２にＶｓｓ（
接地電位）電極を、領域１４に出力電極を、領域２６に
Ｖｏｏ（正電位）電極を、ゲート２８，３０共通に入力
電極をそれぞれ設けるとＣＭＯＳィンバータが完成する
。本発明にかかるィンバータは左半分がＮＮＰ構造の第
３図に示したＮチャネルトランジスタで、右半分がＰＮ
Ｐ構造の通常のＰチャネルトランジスタで両者の結合に
より構成されている。
４，２５，２６はＮ型シリコンェピタキシヤル層よりな
る領域、２７，２９はゲート絶縁膜、２８，３０はゲー
トで、ソース１２にはＮ＋拡散、ドレィン１４とソース
２６にはＰ＋拡散を行なう。さらに領域１２にＶｓｓ（
接地電位）電極を、領域１４に出力電極を、領域２６に
Ｖｏｏ（正電位）電極を、ゲート２８，３０共通に入力
電極をそれぞれ設けるとＣＭＯＳィンバータが完成する
。本発明にかかるィンバータは左半分がＮＮＰ構造の第
３図に示したＮチャネルトランジスタで、右半分がＰＮ
Ｐ構造の通常のＰチャネルトランジスタで両者の結合に
より構成されている。
上記説明ではＮチャネルトランジスタに本発明のトラン
ジスタを使用したが、逆にＰチャネル側にＰＰＮ構造の
本発明トランジスタを用いＮチャネル側にＮＰＮの通常
のトランジスタを用い両者を結合してィンバータを構成
できる。
ジスタを使用したが、逆にＰチャネル側にＰＰＮ構造の
本発明トランジスタを用いＮチャネル側にＮＰＮの通常
のトランジスタを用い両者を結合してィンバータを構成
できる。
本発明にかかるＣＭＯＳトランジス外ままず第３図と第
６図の比較から明らかなように、第６図のトランジスタ
は面積が小さい。
６図の比較から明らかなように、第６図のトランジスタ
は面積が小さい。
すなわち、その分だけ集積回路においては集積度が向上
するこになる。これは第６図からわかるようにＰＮ両チ
ャネルトランジスタのドレィンが同導電形の領域であり
、１個のドレィンで両者を兼ねられるからである。さら
に前述のようにＮＮＰ（またはＰＰＮ）構造のトランジ
スタは通常のＮＰＮ（またはＰＮＰ）トランジスタより
も大きなドレイン電流が流れるので高速性にすぐれてい
る。また、通常ＰチャネルのトランジスタはＮチャネル
に比較して１／２〜１／３のドレィン電流しか流れない
ので、チャネルの長さと幅が同じであればＰチャネルト
ランジスタのドレイン電流に規制されて全体として動作
速度が低下し、かかる不都合を避けるため、通常Ｐチャ
ネルトランジスタのチャネル幅を大きく設計する。
するこになる。これは第６図からわかるようにＰＮ両チ
ャネルトランジスタのドレィンが同導電形の領域であり
、１個のドレィンで両者を兼ねられるからである。さら
に前述のようにＮＮＰ（またはＰＰＮ）構造のトランジ
スタは通常のＮＰＮ（またはＰＮＰ）トランジスタより
も大きなドレイン電流が流れるので高速性にすぐれてい
る。また、通常ＰチャネルのトランジスタはＮチャネル
に比較して１／２〜１／３のドレィン電流しか流れない
ので、チャネルの長さと幅が同じであればＰチャネルト
ランジスタのドレイン電流に規制されて全体として動作
速度が低下し、かかる不都合を避けるため、通常Ｐチャ
ネルトランジスタのチャネル幅を大きく設計する。
しかるに本発明にかかるトランジスタは通常のトランジ
スタよりドレイン電流が２〜３倍大きいので、特にＣＭ
ＯＳトランジスタのＰチャネル側に応用すると、同じ設
計長でＰチャネルのドレィン電流で規制されることのな
い、さらにすぐれた高速動作のトランジスタが可能とな
る。第７図に従釆のＣＭＯＳトランジスタと本発明例に
かかるＣＭＯＳトランジスタの等価回路をそれぞれａ，
ｂに示す。
スタよりドレイン電流が２〜３倍大きいので、特にＣＭ
ＯＳトランジスタのＰチャネル側に応用すると、同じ設
計長でＰチャネルのドレィン電流で規制されることのな
い、さらにすぐれた高速動作のトランジスタが可能とな
る。第７図に従釆のＣＭＯＳトランジスタと本発明例に
かかるＣＭＯＳトランジスタの等価回路をそれぞれａ，
ｂに示す。
従釆の例ではＰチャネルトランジスタＴｒ，とＮチャネ
ルトランジスタＴｒ２がそのドレィンで接合され、Ｐチ
ャネルトランジスタＴｒ．のソース７がＶＤｏ、Ｎチャ
ネルのソース２が接地Ｖｓｓ、両ゲート９， １１が入
力を端子Ｖ，、両ドレィン３，５が出力端子Ｖ２となっ
ている。
ルトランジスタＴｒ２がそのドレィンで接合され、Ｐチ
ャネルトランジスタＴｒ．のソース７がＶＤｏ、Ｎチャ
ネルのソース２が接地Ｖｓｓ、両ゲート９， １１が入
力を端子Ｖ，、両ドレィン３，５が出力端子Ｖ２となっ
ている。
一方、Ｎチャネル側に本発明のトランジスタを用いた本
発明にかかるＣＭＯＳトランジスタではＰチヤネルトラ
ンジスタＴｒ，のドレインがＰＮ接合（ダイオード）Ｄ
，を経て、Ｎチャネルに形成された抵抗変調素子Ｒｖに
結していて、Ｐチャネルトランジスタのソース２６がＶ
ｏｏ、ドレィン１４が出力、抵抗変調素子Ｒｖのもう一
端が接地Ｖｓｓ、Ｐチャネルトランジスタのゲートと抵
抗変調素子のゲートが結合させたものが入力端子Ｖ，に
印加される。以上のように本発明にかかる半導体装置は
各種の半導体装置に適用して特に高速性、高密度化の点
ですぐれた影響をおよぼすものである。
発明にかかるＣＭＯＳトランジスタではＰチヤネルトラ
ンジスタＴｒ，のドレインがＰＮ接合（ダイオード）Ｄ
，を経て、Ｎチャネルに形成された抵抗変調素子Ｒｖに
結していて、Ｐチャネルトランジスタのソース２６がＶ
ｏｏ、ドレィン１４が出力、抵抗変調素子Ｒｖのもう一
端が接地Ｖｓｓ、Ｐチャネルトランジスタのゲートと抵
抗変調素子のゲートが結合させたものが入力端子Ｖ，に
印加される。以上のように本発明にかかる半導体装置は
各種の半導体装置に適用して特に高速性、高密度化の点
ですぐれた影響をおよぼすものである。
第１図はＳＯＳ型ＭＯＳトランジスタ従来の構造図、第
２図は第１図の素子の電圧・電流特性図、第３図はＳＯ
Ｓ型ＣＭＯＳトランジスタの従来の構造図、第７図は本
発明の一実施例にかかるＳＯＳ型ＭＯＳトランジスタの
構造図、第５図は第４図の素子の電圧・電流特性図、第
６図は本発明の実施例にかかるＳＯＳ型ＣＭＯＳトラン
ジスタの構造図、第７図ａは第３図の等価回路図、同ｂ
は第６図の等価回路図である。 １…・・・サファイア基板、１２，３４・・・…Ｎ十領
域、１３，２５・・・・・・Ｎ型基板領域、１４，２６
，３２・・・・・・Ｐ＋領域、１５，２７，２９，３５
・・・・・・ゲート絶縁膜、１６，２８，３０，３６・
・・・・・ゲート、３３・…・・Ｐ型基板領域。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
２図は第１図の素子の電圧・電流特性図、第３図はＳＯ
Ｓ型ＣＭＯＳトランジスタの従来の構造図、第７図は本
発明の一実施例にかかるＳＯＳ型ＭＯＳトランジスタの
構造図、第５図は第４図の素子の電圧・電流特性図、第
６図は本発明の実施例にかかるＳＯＳ型ＣＭＯＳトラン
ジスタの構造図、第７図ａは第３図の等価回路図、同ｂ
は第６図の等価回路図である。 １…・・・サファイア基板、１２，３４・・・…Ｎ十領
域、１３，２５・・・・・・Ｎ型基板領域、１４，２６
，３２・・・・・・Ｐ＋領域、１５，２７，２９，３５
・・・・・・ゲート絶縁膜、１６，２８，３０，３６・
・・・・・ゲート、３３・…・・Ｐ型基板領域。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- １ 絶縁基板上に選択的に設けられた−導電型半導体基
板と、上記半導体基板上にゲート絶縁膜を介して設けら
れた第１，第２ゲートと、上記第１、第２のゲートには
さまれた上記半導体基板に形成された上記半導体基板と
逆導電型の高濃度の第１の領域と、上記第１のゲートを
隔てて上記第１の領域と反対側の上記半導体基板に形成
された上記半導体基板と同導電型の高濃度の第２の領域
と、上記第２のゲートを隔てて上記第１の領域と反対側
の上記半導体基板に形成された上記半導体基板と逆導電
型の高濃度の第３の領域とを備え、上記第１、第２、第
３の領域にそれぞれ電極を設け、上記第１、第２のゲー
トに共通に電極を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030109A JPS6019672B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030109A JPS6019672B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52113176A JPS52113176A (en) | 1977-09-22 |
| JPS6019672B2 true JPS6019672B2 (ja) | 1985-05-17 |
Family
ID=12294598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51030109A Expired JPS6019672B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019672B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447337Y2 (ja) * | 1985-04-10 | 1992-11-09 | ||
| JPH0447338Y2 (ja) * | 1985-04-10 | 1992-11-09 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678157A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Semiconductor device |
-
1976
- 1976-03-18 JP JP51030109A patent/JPS6019672B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447337Y2 (ja) * | 1985-04-10 | 1992-11-09 | ||
| JPH0447338Y2 (ja) * | 1985-04-10 | 1992-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52113176A (en) | 1977-09-22 |
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