JPH0730130A - 微分負性抵抗ダイオードとスタティックメモリー - Google Patents
微分負性抵抗ダイオードとスタティックメモリーInfo
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- JPH0730130A JPH0730130A JP5174462A JP17446293A JPH0730130A JP H0730130 A JPH0730130 A JP H0730130A JP 5174462 A JP5174462 A JP 5174462A JP 17446293 A JP17446293 A JP 17446293A JP H0730130 A JPH0730130 A JP H0730130A
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- diode
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Abstract
(57)【要約】
【目的】 微分負性抵抗をもった電流・電圧特性を実現
するダイオードと、それを用いた３値スタティックメモ
リーを提供する。 【構成】 ｎチャネルディプレッション型電界効果トラ
ンジスタ１とｐチャネルディプレッション型電界効果ト
ランジスタ２とは、前者を高電圧側、後者を低電圧側に
直列に結線され、前者のゲート５はグランド電圧となる
低電圧端子４に接続され、後者のゲート６は正電圧とな
る高電圧端子３に接続され、これにより、微分負性抵抗
を有するダイオードを構成している。このダイオードを
２個直列接続してスタティックメモリーのメモリーセル
を構成する。
するダイオードと、それを用いた３値スタティックメモ
リーを提供する。 【構成】 ｎチャネルディプレッション型電界効果トラ
ンジスタ１とｐチャネルディプレッション型電界効果ト
ランジスタ２とは、前者を高電圧側、後者を低電圧側に
直列に結線され、前者のゲート５はグランド電圧となる
低電圧端子４に接続され、後者のゲート６は正電圧とな
る高電圧端子３に接続され、これにより、微分負性抵抗
を有するダイオードを構成している。このダイオードを
２個直列接続してスタティックメモリーのメモリーセル
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、微分負性抵抗特性を有
するダイオードと、そのダイオードをメモリーセルに用
いたスタティックメモリーに関するものである。
するダイオードと、そのダイオードをメモリーセルに用
いたスタティックメモリーに関するものである。
【０００２】
【従来の技術】微分負性抵抗特性を有するダイオード
は、特異な電流・電圧特性をもつため、発振器などへの
応用が期待されている。このようなダイオードとして
は、トンネルダイオードや共鳴トンネルダイオードが知
られている。トンネルダイオードは、図９に示すよう
に、高濃度ｐ型半導体３１と高濃度のｎ型半導体３２を
接続したときに、ｐｎ接合部の空乏層距離が短いため、
ｎ型半導体中の電子が空乏層部分のポテンシャル障壁を
トンネルにより通過してｐ型半導体中へ移動する現象を
利用したものである。ｎ型半導体をゼロ電位にしてｐ型
半導体を正にバイアスしていったとき、ゼロバイアス付
近でトンネル現象による電流が観測され、バイアス増加
とともに電流が増加するが、あるバイアスから電流が減
少する。この時、微分負性抵抗が見られる。さらにバイ
アスを増加した場合には、一旦減少した電流は増加をは
じめ、以後減少は見られない（江崎 他、フィジカルレ
ビュー（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ）第１０９
巻，６０３頁，１９５８年）。
は、特異な電流・電圧特性をもつため、発振器などへの
応用が期待されている。このようなダイオードとして
は、トンネルダイオードや共鳴トンネルダイオードが知
られている。トンネルダイオードは、図９に示すよう
に、高濃度ｐ型半導体３１と高濃度のｎ型半導体３２を
接続したときに、ｐｎ接合部の空乏層距離が短いため、
ｎ型半導体中の電子が空乏層部分のポテンシャル障壁を
トンネルにより通過してｐ型半導体中へ移動する現象を
利用したものである。ｎ型半導体をゼロ電位にしてｐ型
半導体を正にバイアスしていったとき、ゼロバイアス付
近でトンネル現象による電流が観測され、バイアス増加
とともに電流が増加するが、あるバイアスから電流が減
少する。この時、微分負性抵抗が見られる。さらにバイ
アスを増加した場合には、一旦減少した電流は増加をは
じめ、以後減少は見られない（江崎 他、フィジカルレ
ビュー（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ）第１０９
巻，６０３頁，１９５８年）。
【０００３】共鳴トンネルダイオードは、図１０に示す
ように、量子井戸層３３をポテンシャル障壁層３４で挾
み、その両端に電極層３５を形成した構造である。両側
の電極層３５に特定の電位差を与えた時に、一方の電極
層から他方の電極層に共鳴的にトンネル確率が増える現
象を利用したものである。この場合、バイアス増加とと
もに電流が増加し、あるバイアスを超えると、電流が減
少する。バイアスをさらに増加すれば、量子井戸層３３
の数に依存した回数だけこれを繰り返し、それ以上のバ
イアスで電流は増加のみとなる（江崎 他、アイビーエ
ムジャーナルオブリサーチディベロップメント（ＩＢＭ
Ｊ．Ｒｅｅ．Ｄｅｖｅｌｏｐ．）、第１４巻，６１
頁，１９７０年）。
ように、量子井戸層３３をポテンシャル障壁層３４で挾
み、その両端に電極層３５を形成した構造である。両側
の電極層３５に特定の電位差を与えた時に、一方の電極
層から他方の電極層に共鳴的にトンネル確率が増える現
象を利用したものである。この場合、バイアス増加とと
もに電流が増加し、あるバイアスを超えると、電流が減
少する。バイアスをさらに増加すれば、量子井戸層３３
の数に依存した回数だけこれを繰り返し、それ以上のバ
イアスで電流は増加のみとなる（江崎 他、アイビーエ
ムジャーナルオブリサーチディベロップメント（ＩＢＭ
Ｊ．Ｒｅｅ．Ｄｅｖｅｌｏｐ．）、第１４巻，６１
頁，１９７０年）。
【０００４】トンネルダイオードを２つ直列に接続すれ
ば、３値の安定点をもつメモリーセルができる（松川，
特開昭５８−１５３２９５号，半導体記憶装置）。
ば、３値の安定点をもつメモリーセルができる（松川，
特開昭５８−１５３２９５号，半導体記憶装置）。
【０００５】
【発明が解決しようとする課題】前記の従来のダイオー
ドは微分負性抵抗をもつが、電流の減少部では、電流が
ゼロではなく、まだかなり流れており、さらに高バイア
ス側ではかなり多量の電流が流れる特性をもっていた。
また、これを利用したメモリーセルでは、安定点におい
て電流がかなり流れているために、消費電力が大きくな
っていた。
ドは微分負性抵抗をもつが、電流の減少部では、電流が
ゼロではなく、まだかなり流れており、さらに高バイア
ス側ではかなり多量の電流が流れる特性をもっていた。
また、これを利用したメモリーセルでは、安定点におい
て電流がかなり流れているために、消費電力が大きくな
っていた。
【０００６】本発明の目的は、電流減少部でゼロに近い
程度まで電流が減少し、さらにバイアスを増加しても電
流が増加しない電流・電圧特性をもつダイオードを提供
することにある。また、メモリーセルにおいては、３値
の安定点で電流がほとんど流れず、消費電力の小さなス
タティックメモリーを提供することにある。
程度まで電流が減少し、さらにバイアスを増加しても電
流が増加しない電流・電圧特性をもつダイオードを提供
することにある。また、メモリーセルにおいては、３値
の安定点で電流がほとんど流れず、消費電力の小さなス
タティックメモリーを提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る微分負性抵抗ダイオードは、２端子素
子の微分負性抵抗ダイオードであって、２端子素子は、
互いのソース同士を直列接続したｎチャネルディプレッ
ション型電界効果トランジスタとｐチャネルディプレッ
ション型電界効果トランジスタとからなり、ｎチャネル
ディプレッション型電界効果トランジスタは、ドレイン
が高電圧端子に接続され、ゲートが低電圧端子に接続さ
れ、ｐチャネルディプレッション型電界効果トランジス
タは、ドレインが低電圧端子に接続され、ゲートが高電
圧端子に接続され、高電圧端子は高電圧が印加され、低
電圧端子はグランド電圧が印加されるものである。
め、本発明に係る微分負性抵抗ダイオードは、２端子素
子の微分負性抵抗ダイオードであって、２端子素子は、
互いのソース同士を直列接続したｎチャネルディプレッ
ション型電界効果トランジスタとｐチャネルディプレッ
ション型電界効果トランジスタとからなり、ｎチャネル
ディプレッション型電界効果トランジスタは、ドレイン
が高電圧端子に接続され、ゲートが低電圧端子に接続さ
れ、ｐチャネルディプレッション型電界効果トランジス
タは、ドレインが低電圧端子に接続され、ゲートが高電
圧端子に接続され、高電圧端子は高電圧が印加され、低
電圧端子はグランド電圧が印加されるものである。
【０００８】また、ｎチャネルディプレッション型電界
効果トランジスタとｐチャネルディプレッション型電界
効果トランジスタとは、個別部品であり、互いのソース
同士が配線により直列接続されたものである。
効果トランジスタとｐチャネルディプレッション型電界
効果トランジスタとは、個別部品であり、互いのソース
同士が配線により直列接続されたものである。
【０００９】また、ｎチャネルディプレッション型電界
効果トランジスタとｐチャネルディプレッション型電界
効果トランジスタとは、基板上のｎチャネル領域とｐチ
ャネル領域とに集積されて一体的に形成され、互いのソ
ース同士がオーミック接続により直列接続されたもので
ある。
効果トランジスタとｐチャネルディプレッション型電界
効果トランジスタとは、基板上のｎチャネル領域とｐチ
ャネル領域とに集積されて一体的に形成され、互いのソ
ース同士がオーミック接続により直列接続されたもので
ある。
【００１０】また、本発明に係るスタティックメモリー
は、メモリーセルを有するスタティックメモリーであっ
て、メモリーセルは、前記微分負性抵抗ダイオードを２
個組合せたものであり、２個の微分負性抵抗ダイオード
は、直列接続されており、２個の微分負性抵抗ダイオー
ドの接続点は、メモリーセルへのデータの書込及び読出
用端子をなすものである。
は、メモリーセルを有するスタティックメモリーであっ
て、メモリーセルは、前記微分負性抵抗ダイオードを２
個組合せたものであり、２個の微分負性抵抗ダイオード
は、直列接続されており、２個の微分負性抵抗ダイオー
ドの接続点は、メモリーセルへのデータの書込及び読出
用端子をなすものである。
【００１１】
【作用】本発明のダイオードがもつ電流・電圧特性を実
施例でもある図１を用いて以下に説明する。図１では、
高電圧端子３には、ｎチャネルディプレッション型電界
効果トランジスタ（以下、ＦＥＴという）１が接続さ
れ、低電圧端子４には、ｐチャネルディプレッション型
電界効果トランジスタ（以下、ＦＥＴという）２が接続
されている。また両者のトランジスタ１，２のソースは
互いに直列に接続されている。ゲート５は低電圧端子４
に接続され、ゲート６は高電圧端子３に接続されてい
る。高電圧端子３の電位をＶｃとし、低電圧端子４の電
位をゼロとする。この時、ゲート５の電位はゼロであ
り、ゲート６の電位はＶｃである。ソース接続点７の電
位をＶｓとする。ｎチャネルディプレッション型ＦＥＴ
１のしきい値電圧を、そのソース電位を基準としてＶｔ
ｎ（負）とし、ｐチャネルディプレッション型ＦＥＴ２
のしきい値電圧を、そのソース電位を基準としてＶｔｐ
（正）とする。
施例でもある図１を用いて以下に説明する。図１では、
高電圧端子３には、ｎチャネルディプレッション型電界
効果トランジスタ（以下、ＦＥＴという）１が接続さ
れ、低電圧端子４には、ｐチャネルディプレッション型
電界効果トランジスタ（以下、ＦＥＴという）２が接続
されている。また両者のトランジスタ１，２のソースは
互いに直列に接続されている。ゲート５は低電圧端子４
に接続され、ゲート６は高電圧端子３に接続されてい
る。高電圧端子３の電位をＶｃとし、低電圧端子４の電
位をゼロとする。この時、ゲート５の電位はゼロであ
り、ゲート６の電位はＶｃである。ソース接続点７の電
位をＶｓとする。ｎチャネルディプレッション型ＦＥＴ
１のしきい値電圧を、そのソース電位を基準としてＶｔ
ｎ（負）とし、ｐチャネルディプレッション型ＦＥＴ２
のしきい値電圧を、そのソース電位を基準としてＶｔｐ
（正）とする。
【００１２】各々のトランジスタに流れる電流の式か
ら、このダイオードの電流・電圧特性を導くことができ
る。各々のトランジスタのドレイン電流は、線形領域の
場合の式を用いて次のように表すことができる。ｎチャ
ネルディプレッション型ＦＥＴ１の場合は、 Ｉｄｎ＝Ａｎ・（−Ｖｔｎ−Ｖｓ）・（Ｖｃ−Ｖｓ） ｐチャネルディプレッション型ＦＥＴ２の場合は、 Ｉｄｎ＝Ａｐ・（Ｖｔｐ−（Ｖｃ−Ｖｓ））・Ｖｓ と表すことができる。ここでＡｎ及びＡｐは、トランジ
スタのゲート幅や電子又は正孔の速度などに依存する比
例定数である。両トランジスタのドレイン電流は等しく
なければならないので、それからＶｓを求めることがで
きる。簡単のためにＡｎ＝Ａｐ＝Ａとおけば、 Ｖｓ＝Ｖｔｎ・Ｖｃ／（Ｖｔｎ−Ｖｔｐ） と表すことができる。これからダイオードに流れる電流
Ｉｄ（＝Ｉｄｎ）が電圧Ｖｃの関数として次のように計
算することができる。
ら、このダイオードの電流・電圧特性を導くことができ
る。各々のトランジスタのドレイン電流は、線形領域の
場合の式を用いて次のように表すことができる。ｎチャ
ネルディプレッション型ＦＥＴ１の場合は、 Ｉｄｎ＝Ａｎ・（−Ｖｔｎ−Ｖｓ）・（Ｖｃ−Ｖｓ） ｐチャネルディプレッション型ＦＥＴ２の場合は、 Ｉｄｎ＝Ａｐ・（Ｖｔｐ−（Ｖｃ−Ｖｓ））・Ｖｓ と表すことができる。ここでＡｎ及びＡｐは、トランジ
スタのゲート幅や電子又は正孔の速度などに依存する比
例定数である。両トランジスタのドレイン電流は等しく
なければならないので、それからＶｓを求めることがで
きる。簡単のためにＡｎ＝Ａｐ＝Ａとおけば、 Ｖｓ＝Ｖｔｎ・Ｖｃ／（Ｖｔｎ−Ｖｔｐ） と表すことができる。これからダイオードに流れる電流
Ｉｄ（＝Ｉｄｎ）が電圧Ｖｃの関数として次のように計
算することができる。
【００１３】Ｉｄ＝Ａ・Ｖｔｎ・Ｖｃ（Ｖｃ／（Ｖｔｐ
−Ｖｔｎ）−１）・（Ｖｔｎ／（Ｖｔｐ−Ｖｔｎ）＋
１） これは、電圧Ｖｃがゼロから増加するに伴い電流がゼロ
から増加し、 Ｖｃ＝（Ｖｔｐ−Ｖｔｎ）／２ の電圧において電流が極大値 Ｉｄ＝−Ａ・Ｖｔｎ・Ｖｔｐ／４ をもち、それ以上の電圧で電流が減少し、 Ｖｃ＝（Ｖｔｐ−Ｖｔｎ） において電流がゼロとなる。これ以上の電圧では電流は
ゼロである。このダイオードの電流・電圧特性は図２に
示すように微分負性抵抗性を示し、高電圧側では電流が
ゼロとなる。
−Ｖｔｎ）−１）・（Ｖｔｎ／（Ｖｔｐ−Ｖｔｎ）＋
１） これは、電圧Ｖｃがゼロから増加するに伴い電流がゼロ
から増加し、 Ｖｃ＝（Ｖｔｐ−Ｖｔｎ）／２ の電圧において電流が極大値 Ｉｄ＝−Ａ・Ｖｔｎ・Ｖｔｐ／４ をもち、それ以上の電圧で電流が減少し、 Ｖｃ＝（Ｖｔｐ−Ｖｔｎ） において電流がゼロとなる。これ以上の電圧では電流は
ゼロである。このダイオードの電流・電圧特性は図２に
示すように微分負性抵抗性を示し、高電圧側では電流が
ゼロとなる。
【００１４】ここでは、２種類のＦＥＴを接続すること
により、ダイオードを作製したが、これらを一体にして
作製することも可能である。また、その電流・電圧特性
はここで記述したものと同様の方法で導くことができ
る。
により、ダイオードを作製したが、これらを一体にして
作製することも可能である。また、その電流・電圧特性
はここで記述したものと同様の方法で導くことができ
る。
【００１５】次に、このダイオードを２つ直列に接続す
れば、３値のスタティックメモリーセルを構成できるこ
とを図３を用いて説明する。まずダイオードに流れる電
流が、電圧増加とともに一旦増加した後に、減少してゼ
ロとなる電圧をＶoffとする。直列に接続した２つのダ
イオード全体にかける電圧をＶ0とし、かつＶ0は、Ｖ
offの２倍より大きいとする。一方のダイオードにかか
る電圧をＶとし、電流をＩ１とすれば、他方にかかる電
圧は（Ｖ0−Ｖ）となり、流れる電流Ｉ２はＩ１と等し
い。電圧Ｖに対する両者の電流−電圧特性は、図３のよ
うに表すことができる。Ｉ２＝Ｉ１となる部分は、この
回路の安定点である。安定点は３箇所あり、Ｖ＝０，Ｖ
0，Ｖoffから（Ｖ0−Ｖoff）の間の点である。つまり、
直列に接続したダイオードの接続点は、これらの３点の
みをとり、他の値は取り得ないことになる。従って、こ
の回路を、３値メモリーのメモリーセルに用いることが
できる。
れば、３値のスタティックメモリーセルを構成できるこ
とを図３を用いて説明する。まずダイオードに流れる電
流が、電圧増加とともに一旦増加した後に、減少してゼ
ロとなる電圧をＶoffとする。直列に接続した２つのダ
イオード全体にかける電圧をＶ0とし、かつＶ0は、Ｖ
offの２倍より大きいとする。一方のダイオードにかか
る電圧をＶとし、電流をＩ１とすれば、他方にかかる電
圧は（Ｖ0−Ｖ）となり、流れる電流Ｉ２はＩ１と等し
い。電圧Ｖに対する両者の電流−電圧特性は、図３のよ
うに表すことができる。Ｉ２＝Ｉ１となる部分は、この
回路の安定点である。安定点は３箇所あり、Ｖ＝０，Ｖ
0，Ｖoffから（Ｖ0−Ｖoff）の間の点である。つまり、
直列に接続したダイオードの接続点は、これらの３点の
みをとり、他の値は取り得ないことになる。従って、こ
の回路を、３値メモリーのメモリーセルに用いることが
できる。
【００１６】
【実施例】以下、本発明の実施例を図により説明する。
【００１７】（実施例１）図１において、本発明に係る
微分負性ダイオードは、２端子素子であって、２端子素
子は、ｎチャネルディプレッション型電界効果トランジ
スタ（ＦＥＴ）１とｐチャネルディプレッション型電界
効果トランジスタ（ＦＥＴ）２とからなる。２つのＦＥ
Ｔ１，２は、互いのソース同士が直列接続（ソース接続
点（Ｖｓ）７）されている。
微分負性ダイオードは、２端子素子であって、２端子素
子は、ｎチャネルディプレッション型電界効果トランジ
スタ（ＦＥＴ）１とｐチャネルディプレッション型電界
効果トランジスタ（ＦＥＴ）２とからなる。２つのＦＥ
Ｔ１，２は、互いのソース同士が直列接続（ソース接続
点（Ｖｓ）７）されている。
【００１８】ｎチャネルディプレッション型ＦＥＴ１
は、ドレインが高電圧端子３に接続され、ゲート５が低
電圧端子４に接続されている。また、ｐチャネルディプ
レッション型ＦＥＴ２は、ドレインが低電圧端子４に接
続され、ゲート６が高電圧端子３に接続されている。
は、ドレインが高電圧端子３に接続され、ゲート５が低
電圧端子４に接続されている。また、ｐチャネルディプ
レッション型ＦＥＴ２は、ドレインが低電圧端子４に接
続され、ゲート６が高電圧端子３に接続されている。
【００１９】また、高電圧端子３には高電圧（Ｖｃ）が
印加され、低電圧端子４には、グランド電圧（０，Ｖｃ
＞０）が印加される。
印加され、低電圧端子４には、グランド電圧（０，Ｖｃ
＞０）が印加される。
【００２０】本実施例に用いたｎチャネルディプレッシ
ョン型ＦＥＴ１とｐチャネルディプレッション型ＦＥＴ
２とは、個別部品であり、互いのソース同士が配線によ
り直列接続されている。この個別部品のＦＥＴ１，２に
は、ＩＣのように集積されて形成された以外のもの、例
えば単品のものとして構成されたもの、或いは一つの基
板上に物理的に分離して構成されたものを用いることが
できる。また、ＦＥＴ１，２としては、ＭＯＳＦＥＴ，
ＭＥＳＦＥＴ，選択ドープ構造の２次元電子ガスＦＥＴ
などのディプレッション型を用いることができる。
ョン型ＦＥＴ１とｐチャネルディプレッション型ＦＥＴ
２とは、個別部品であり、互いのソース同士が配線によ
り直列接続されている。この個別部品のＦＥＴ１，２に
は、ＩＣのように集積されて形成された以外のもの、例
えば単品のものとして構成されたもの、或いは一つの基
板上に物理的に分離して構成されたものを用いることが
できる。また、ＦＥＴ１，２としては、ＭＯＳＦＥＴ，
ＭＥＳＦＥＴ，選択ドープ構造の２次元電子ガスＦＥＴ
などのディプレッション型を用いることができる。
【００２１】（実施例２）本発明のダイオードの他の実
施例として、２個の個別部品のＦＥＴを用いた構造に代
えて、一体的にＩＣ化して作製した実施例を図４に示
す。半導体基板２４には、ｐ型のｐ領域１９とｎ型のｎ
領域２２がイオン注入等によって隣合わせに形成されて
おり、その上には、ゲート絶縁膜１５が形成され、高電
圧端子１１の下側には、低抵抗接触が可能なようにｎ＋
領域１７が設けられている。低電圧端子１２の下側に
は、ｐ＋領域２０が設けられている。ゲート１３とゲー
ト１４の間の下側には、電子及び正孔に対してオーミッ
ク接続が可能なように、オーミック接合領域２３が設け
られている。オーミック接合領域２３の作製方法は、例
えば高濃度のｎ型領域と高濃度のｐ型領域を接合する方
法や、金属等でアロイする方法が考えられる。ゲート１
３は、配線により低電圧端子１２に接続され、ゲート１
４は高電圧端子１１に接続されている。ゲート１３の下
のｐ型領域１９にはｎチャネル１０８，ゲート１４の下
のｎ型領域２２にはｐチャネル２１がゼロバイアスの時
にできるようにゲートの材料は選択されている。
施例として、２個の個別部品のＦＥＴを用いた構造に代
えて、一体的にＩＣ化して作製した実施例を図４に示
す。半導体基板２４には、ｐ型のｐ領域１９とｎ型のｎ
領域２２がイオン注入等によって隣合わせに形成されて
おり、その上には、ゲート絶縁膜１５が形成され、高電
圧端子１１の下側には、低抵抗接触が可能なようにｎ＋
領域１７が設けられている。低電圧端子１２の下側に
は、ｐ＋領域２０が設けられている。ゲート１３とゲー
ト１４の間の下側には、電子及び正孔に対してオーミッ
ク接続が可能なように、オーミック接合領域２３が設け
られている。オーミック接合領域２３の作製方法は、例
えば高濃度のｎ型領域と高濃度のｐ型領域を接合する方
法や、金属等でアロイする方法が考えられる。ゲート１
３は、配線により低電圧端子１２に接続され、ゲート１
４は高電圧端子１１に接続されている。ゲート１３の下
のｐ型領域１９にはｎチャネル１０８，ゲート１４の下
のｎ型領域２２にはｐチャネル２１がゼロバイアスの時
にできるようにゲートの材料は選択されている。
【００２２】ここで用いる半導体としては、ＳｉやＧａ
Ａｓなどの化合物半導体を用いることができる。Ｓｉを
用いた場合はＭＯＳＦＥＴに類似の構造となる。この場
合は、ゲート絶縁膜１５はＳｉＯ2などを用いることが
できる。ＧａＡｓを用いた場合は、ゲート絶縁膜１５と
しては、バンドギャップが大きいＡｌＧａＡｓを用いる
ことができる。
Ａｓなどの化合物半導体を用いることができる。Ｓｉを
用いた場合はＭＯＳＦＥＴに類似の構造となる。この場
合は、ゲート絶縁膜１５はＳｉＯ2などを用いることが
できる。ＧａＡｓを用いた場合は、ゲート絶縁膜１５と
しては、バンドギャップが大きいＡｌＧａＡｓを用いる
ことができる。
【００２３】（実施例３）ダイオードの他の実施例とし
てＭＥＳＦＥＴに類似の構造を用いたものを図５に示
す。基板２４上には、ｎ領域２２とｐ領域１９がドーピ
ングやイオン注入等により作製され、その上にはゲート
１３とゲート１４が形成されている。ゲート１３は配線
により低電圧端子１２に接続され、ゲート１４は高電圧
端子１１に接続されている。高電圧端子１１と低電圧端
子１２の下部は、オーミック接合が可能なようにオーミ
ック接合領域２３が設けられている。
てＭＥＳＦＥＴに類似の構造を用いたものを図５に示
す。基板２４上には、ｎ領域２２とｐ領域１９がドーピ
ングやイオン注入等により作製され、その上にはゲート
１３とゲート１４が形成されている。ゲート１３は配線
により低電圧端子１２に接続され、ゲート１４は高電圧
端子１１に接続されている。高電圧端子１１と低電圧端
子１２の下部は、オーミック接合が可能なようにオーミ
ック接合領域２３が設けられている。
【００２４】ここではｎ型領域２２とｐ型領域１９の上
部には、絶縁層やポテンシャル障壁層を設けていない
が、それらを設けてもよい。また、ここではｎ型領域や
ｐ型領域を互いに横に配置しているが、ポテンシャル障
壁層を挾んだ積層構造にしてもよい。材料としては、Ｓ
ｉやＧａＡｓなどの化合物半導体を用いることができ
る。
部には、絶縁層やポテンシャル障壁層を設けていない
が、それらを設けてもよい。また、ここではｎ型領域や
ｐ型領域を互いに横に配置しているが、ポテンシャル障
壁層を挾んだ積層構造にしてもよい。材料としては、Ｓ
ｉやＧａＡｓなどの化合物半導体を用いることができ
る。
【００２５】（実施例４）ダイオードの他の実施例とし
て、選択ドープを用いた２次元電子ガスＦＥＴに類似の
構造で、ダイオードを作製した例を図６に示す。基板２
４上には、高純度半導体層２７が形成され、その上に
は、ｎ型ポテンシャル障壁層２５とｐ型ポテンシャル障
壁層２６とが互いに接近して形成されている。オーミッ
ク接合領域２３は、高電圧端子１１及び低電圧端子１２
の下部に位置するとともに、ｎ型ポテンシャル障壁層２
５とｐ型ポテンシャル障壁層２６との間に位置して設け
られている。
て、選択ドープを用いた２次元電子ガスＦＥＴに類似の
構造で、ダイオードを作製した例を図６に示す。基板２
４上には、高純度半導体層２７が形成され、その上に
は、ｎ型ポテンシャル障壁層２５とｐ型ポテンシャル障
壁層２６とが互いに接近して形成されている。オーミッ
ク接合領域２３は、高電圧端子１１及び低電圧端子１２
の下部に位置するとともに、ｎ型ポテンシャル障壁層２
５とｐ型ポテンシャル障壁層２６との間に位置して設け
られている。
【００２６】ゲート１３は配線により低電圧端子１２に
接続され、ゲート１４は高電圧端子１１に接続されてい
る。この実施例の場合、ｎチャネル領域は、ｎ型ポテン
シャル障壁層２５下部の高純度半導体層２７上に形成さ
れ、ｐチャネル領域は、ｐ型ポテンシャル障壁層２６下
部の高純度半導体層２７上に形成され、その構成材料と
しては、例えば、高純度半導体層２７としてＧａＡｓ、
その上のｎ型（ｐ型）ポテンシャル障壁層２５（２６）
としてｎ型（ｐ型）ＡｌＧａＡｓを用いればよい。
接続され、ゲート１４は高電圧端子１１に接続されてい
る。この実施例の場合、ｎチャネル領域は、ｎ型ポテン
シャル障壁層２５下部の高純度半導体層２７上に形成さ
れ、ｐチャネル領域は、ｐ型ポテンシャル障壁層２６下
部の高純度半導体層２７上に形成され、その構成材料と
しては、例えば、高純度半導体層２７としてＧａＡｓ、
その上のｎ型（ｐ型）ポテンシャル障壁層２５（２６）
としてｎ型（ｐ型）ＡｌＧａＡｓを用いればよい。
【００２７】（実施例５）図７は図６の構造を積層構造
で形成したものである。基板２４上には、高純度半導体
層２７，ｐ型ポテンシャル障壁層２６，高純度半導体層
２７，ｎ型ポテンシャル障壁層２５を順に積層した構造
をもつ。またｐ型ポテンシャル障壁層２６，ｎ型ポテン
シャル障壁層２５の上下関係を逆にした構造でもよい。
で形成したものである。基板２４上には、高純度半導体
層２７，ｐ型ポテンシャル障壁層２６，高純度半導体層
２７，ｎ型ポテンシャル障壁層２５を順に積層した構造
をもつ。またｐ型ポテンシャル障壁層２６，ｎ型ポテン
シャル障壁層２５の上下関係を逆にした構造でもよい。
【００２８】（実施例６）図８は、本発明の３値を取り
得るスタティックメモリーセル構造を示す。本発明に係
るスタティックメモリーのメモリーセルは、上述した本
発明の微分負性抵抗ダイオード４１を２つ直列に接続し
た構造であり、それらの両端には、作用の項で説明した
ように、電圧Ｖ0（＞２Ｖoff）を印加するようになって
いる。メモリーセルへの書込と読みだしは、２つのダイ
オード４１を接続した接続点において行なう。
得るスタティックメモリーセル構造を示す。本発明に係
るスタティックメモリーのメモリーセルは、上述した本
発明の微分負性抵抗ダイオード４１を２つ直列に接続し
た構造であり、それらの両端には、作用の項で説明した
ように、電圧Ｖ0（＞２Ｖoff）を印加するようになって
いる。メモリーセルへの書込と読みだしは、２つのダイ
オード４１を接続した接続点において行なう。
【００２９】
【発明の効果】以上説明したように本発明の微分負性抵
抗ダイオードを用いることにより、電流減少部でゼロに
近い程度まで電流が減少し、さらにバイアスを増加して
も電流が増加しない電流・電圧特性をもつダイオードが
実現できる。また、本発明に係る微分負性抵抗ダイオー
ドを組合せたスタティックメモリーセルにおいては、３
値の安定点をもち、それらの安定点で電流がほとんど流
れず、消費電力のきわめて小さなものが実現できる。
抗ダイオードを用いることにより、電流減少部でゼロに
近い程度まで電流が減少し、さらにバイアスを増加して
も電流が増加しない電流・電圧特性をもつダイオードが
実現できる。また、本発明に係る微分負性抵抗ダイオー
ドを組合せたスタティックメモリーセルにおいては、３
値の安定点をもち、それらの安定点で電流がほとんど流
れず、消費電力のきわめて小さなものが実現できる。
【図１】本発明の実施例１を示す図である。
【図２】本発明のダイオードの電流・電圧特性を示す図
である。
である。
【図３】本発明のスタティックメモリー安定点を説明す
る図である。
る図である。
【図４】本発明の実施例２を示す図である。
【図５】本発明の実施例３を示す図である。
【図６】本発明の実施例４を示す図である。
【図７】本発明の実施例５を示す図である。
【図８】本発明のスタティックメモリーセル構造を示す
図である。
図である。
【図９】従来のトンネルダイオードの層構造を示す図で
ある。
ある。
【図１０】従来の共鳴トンネルダイオードの層構造を示
す図である。
す図である。
１ ｎチャネルディプレッション型ＦＥＴ ２ ｐチャネルディプレッション型ＦＥＴ ３，１１ 高電圧端子 ４，１２ 低電圧端子 ５，６，１３，１４ ゲート ２２ ｎ型領域 ２３ オーミック接合領域 ２４ 基板 ２５ ｎ型ポテンシャル障壁層 ２６ ｐ型ポテンシャル障壁層 ２７ 高純度半導体層
Claims (4)
- 【請求項１】 ２端子素子の微分負性抵抗ダイオードで
あって、 ２端子素子は、互いのソース同士を直列接続したｎチャ
ネルディプレッション型電界効果トランジスタとｐチャ
ネルディプレッション型電界効果トランジスタとからな
り、 ｎチャネルディプレッション型電界効果トランジスタ
は、ドレインが高電圧端子に接続され、ゲートが低電圧
端子に接続され、 ｐチャネルディプレッション型電界効果トランジスタ
は、ドレインが低電圧端子に接続され、ゲートが高電圧
端子に接続され、 高電圧端子は高電圧が印加され、低電圧端子はグランド
電圧が印加されるものであることを特徴とする微分負性
抵抗ダイオード。 - 【請求項２】 ｎチャネルディプレッション型電界効果
トランジスタとｐチャネルディプレッション型電界効果
トランジスタとは、個別部品であり、互いのソース同士
が配線により直列接続されたものであることを特徴とす
る請求項１に記載の微分負性抵抗ダイオード。 - 【請求項３】 ｎチャネルディプレッション型電界効果
トランジスタとｐチャネルディプレッション型電界効果
トランジスタとは、基板上のｎチャネル領域とｐチャネ
ル領域とに集積されて一体的に形成され、互いのソース
同士がオーミック接続により直列接続されたものである
ことを特徴とする請求項１に記載の微分負性抵抗ダイオ
ード。 - 【請求項４】 メモリーセルを有するスタティックメモ
リーであって、 メモリーセルは、請求項１，２又は３に記載の微分負性
抵抗ダイオードを２個組合せたものであり、 ２個の微分負性抵抗ダイオードは、直列接続されてお
り、 ２個の微分負性抵抗ダイオードの接続点は、メモリーセ
ルへのデータの書込及び読出用端子をなすものであるこ
とを特徴とするスタティックメモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174462A JPH0730130A (ja) | 1993-07-14 | 1993-07-14 | 微分負性抵抗ダイオードとスタティックメモリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174462A JPH0730130A (ja) | 1993-07-14 | 1993-07-14 | 微分負性抵抗ダイオードとスタティックメモリー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730130A true JPH0730130A (ja) | 1995-01-31 |
Family
ID=15978914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174462A Pending JPH0730130A (ja) | 1993-07-14 | 1993-07-14 | 微分負性抵抗ダイオードとスタティックメモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730130A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773996A (en) * | 1995-05-22 | 1998-06-30 | Nippon Telegraph And Telephone Corporation | Multiple-valued logic circuit |
| JP2002534890A (ja) * | 1999-01-06 | 2002-10-15 | レイセオン・カンパニー | 共鳴トンネルダイオードブリッジを用いたアナログ信号量子化装置 |
| RU2550310C2 (ru) * | 2012-11-06 | 2015-05-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Рязанский государственный радиотехнический университет" | Полупроводниковый диод с отрицательным сопротивлением |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5047577A (ja) * | 1973-08-20 | 1975-04-28 | ||
| JPS5076530A (ja) * | 1973-10-12 | 1975-06-23 | ||
| JPS5171678A (ja) * | 1974-12-18 | 1976-06-21 | Suwa Seikosha Kk | Fuseiteikososhi |
| JPS5196260A (ja) * | 1975-02-20 | 1976-08-24 | ||
| JPS51123037A (en) * | 1975-04-18 | 1976-10-27 | Matsushita Electronics Corp | Negative resistance generating device |
| JPS553602A (en) * | 1978-06-21 | 1980-01-11 | Toshiba Corp | Negative resistance device |
| JPS56147485A (en) * | 1980-04-18 | 1981-11-16 | Toshiba Corp | Semiconductor device with negative resistance |
| JPS5720475A (en) * | 1980-07-10 | 1982-02-02 | Toshiba Corp | Negative resistance element |
| JPS58153295A (ja) * | 1982-03-08 | 1983-09-12 | Toshiba Corp | 半導体記憶装置 |
-
1993
- 1993-07-14 JP JP5174462A patent/JPH0730130A/ja active Pending
Patent Citations (9)
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| RU2550310C2 (ru) * | 2012-11-06 | 2015-05-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Рязанский государственный радиотехнический университет" | Полупроводниковый диод с отрицательным сопротивлением |
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