JPH0336111Y2 - - Google Patents
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- JPH0336111Y2 JPH0336111Y2 JP1983165591U JP16559183U JPH0336111Y2 JP H0336111 Y2 JPH0336111 Y2 JP H0336111Y2 JP 1983165591 U JP1983165591 U JP 1983165591U JP 16559183 U JP16559183 U JP 16559183U JP H0336111 Y2 JPH0336111 Y2 JP H0336111Y2
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Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【考案の詳細な説明】
(1) 考案の対象
本考案は、デプレツシヨン型のFET（電界効果
トランジスタ）を持つ集積回路で用いられるレベ
ルシフト回路装置に関する。
トランジスタ）を持つ集積回路で用いられるレベ
ルシフト回路装置に関する。
(2) 従来技術と問題点
集積回路ではFETはエンハンスメント型を用
いるのが普通であるが、デプレツシヨン型を用い
たものも若干提案されている。デプレツシヨン型
ではゲートにはマイナスを加え、出力は正である
から次段へ該出力を加えるにはレベルシフトして
負にしなければならない。この目的で第１図に示
す如くFETとダイオードからなるレベルシフト
回路装置が用いられる。第１図Ａで１，２は
FET、３はダイオードであり、これらを正、負
電源VDD，VSS間に直列に接続される。FET２は
ソースゲート間を短絡され、定電流源として動作
する。FET１はダイオード３およびFET２を負
荷とするソースホロアに接続されており、従つて
FET１のゲートに加えられる入力電圧INはほぼ
そのままFET１のソースに現われる。FET１の
ドレイン・ソース電流はFET２により一定電流
に規制され、従つて該一定電流がダイオード３に
も流れる。ダイオード３の電圧Ｖ電流Ｉ特性は第
２図Ｂに示す如くであり、電流Ｉが一定値IDSSな
ら一定電圧VDがダイオード両端に生じる。出力
OUTはダイオード３とFET２の接続点から取出
されるから、結局出力電圧は入力電圧よりVDだ
けレベルダウンされたものとなる。このダイオー
ド３のようにレベルダウンさせるための負荷とし
てダイオードの他に抵抗やFETが考えられる。
抵抗については特開昭51−51251で述べているよ
うに大きい面積を要することや小さい面積にする
場合には比抵抗を高くしなければならない欠点が
ある。またFET（一般にデプレツシヨン型FETを
使用する）については、１つ当りのレベルシフト
量が0.4V程度で、ダイオードの0.7v程度に比べ小
さく、また電流値のずれによるレベルシフト量の
変動が大きい。したがつてレベルシフト量を大き
くし、電流値のずれによる電圧変動を少なくする
場合、本来、定電圧特性の素子であるダイオード
が用いられる。
いるのが普通であるが、デプレツシヨン型を用い
たものも若干提案されている。デプレツシヨン型
ではゲートにはマイナスを加え、出力は正である
から次段へ該出力を加えるにはレベルシフトして
負にしなければならない。この目的で第１図に示
す如くFETとダイオードからなるレベルシフト
回路装置が用いられる。第１図Ａで１，２は
FET、３はダイオードであり、これらを正、負
電源VDD，VSS間に直列に接続される。FET２は
ソースゲート間を短絡され、定電流源として動作
する。FET１はダイオード３およびFET２を負
荷とするソースホロアに接続されており、従つて
FET１のゲートに加えられる入力電圧INはほぼ
そのままFET１のソースに現われる。FET１の
ドレイン・ソース電流はFET２により一定電流
に規制され、従つて該一定電流がダイオード３に
も流れる。ダイオード３の電圧Ｖ電流Ｉ特性は第
２図Ｂに示す如くであり、電流Ｉが一定値IDSSな
ら一定電圧VDがダイオード両端に生じる。出力
OUTはダイオード３とFET２の接続点から取出
されるから、結局出力電圧は入力電圧よりVDだ
けレベルダウンされたものとなる。このダイオー
ド３のようにレベルダウンさせるための負荷とし
てダイオードの他に抵抗やFETが考えられる。
抵抗については特開昭51−51251で述べているよ
うに大きい面積を要することや小さい面積にする
場合には比抵抗を高くしなければならない欠点が
ある。またFET（一般にデプレツシヨン型FETを
使用する）については、１つ当りのレベルシフト
量が0.4V程度で、ダイオードの0.7v程度に比べ小
さく、また電流値のずれによるレベルシフト量の
変動が大きい。したがつてレベルシフト量を大き
くし、電流値のずれによる電圧変動を少なくする
場合、本来、定電圧特性の素子であるダイオード
が用いられる。
第１図Ｂは同図Ａの等価回路を実現する実際の
デバイスの平面パターン、第２図ＡはFETの電
圧電流特性を示す。
デバイスの平面パターン、第２図ＡはFETの電
圧電流特性を示す。
ところでこの回路装置では、次のような問題点
がある。FET１，２およびダイオード３は第５
図に示すように絶縁性のヒ化ガリウム（GaAs）
基板１０上に薄い導電性のGaAsエピタキシヤル
成長層を作り、これをメサエツチングしてアイラ
ンド１１，１２，１３を作り、これに電極を取付
けて構成されるが、薄い半導体層１２、これに取
付けられたシヨツトキ電極８およびオーミツク電
極７からなるダイオードでは高電界でキヤリア速
度が飽和するため第２図Ｂに示したように順方向
Ｉ−Ｖ特性が半導体層を流れる最大電流値Inaxで
上限を抑えられて飽和特性を示す。一方、ゲート
ソース間電圧VGSが0Vのときの、従つてFET２
のID−VDS特性は第２図Ａに示す如きであり、こ
のFET２は飽和電流値1DSSで動作して定電流作用
を行なつているが、この飽和電流値IDSSは第５図
の如き構造つまり同じ厚みおよび面積の半導体層
を用いる素子ではダイオード３の飽和電流値Inax
と等しいか又は場合によつてはそれより大きくな
ることがある。IDSSがInaxより充分小さければ第
２図Ｂから明らかなようにその近傍の曲線の勾配
は急峻であるから電流Ｉの変動に対する電圧Ｖの
変動は小さく、ダイオード３はほぼ一定電圧VD
だけのレベルシフトを行なうことができるが、
IDSSInaxになると電流Ｉの僅かな変動で電圧Ｖ
は大きく変動し、レベルシフト量に大幅な変動が
生じてしまう。レベルシフト量が大幅に狂うと、
出力電圧は出なくなる等の問題が生じる。第５図
の如きデバイスではIDSS＝0.7〜0.81naxが普通であ
り、両者はかなり接近している。従つて半導体層
の不純物濃度及び厚み等のばらつきでIDSSInax
となる問題があつた。
がある。FET１，２およびダイオード３は第５
図に示すように絶縁性のヒ化ガリウム（GaAs）
基板１０上に薄い導電性のGaAsエピタキシヤル
成長層を作り、これをメサエツチングしてアイラ
ンド１１，１２，１３を作り、これに電極を取付
けて構成されるが、薄い半導体層１２、これに取
付けられたシヨツトキ電極８およびオーミツク電
極７からなるダイオードでは高電界でキヤリア速
度が飽和するため第２図Ｂに示したように順方向
Ｉ−Ｖ特性が半導体層を流れる最大電流値Inaxで
上限を抑えられて飽和特性を示す。一方、ゲート
ソース間電圧VGSが0Vのときの、従つてFET２
のID−VDS特性は第２図Ａに示す如きであり、こ
のFET２は飽和電流値1DSSで動作して定電流作用
を行なつているが、この飽和電流値IDSSは第５図
の如き構造つまり同じ厚みおよび面積の半導体層
を用いる素子ではダイオード３の飽和電流値Inax
と等しいか又は場合によつてはそれより大きくな
ることがある。IDSSがInaxより充分小さければ第
２図Ｂから明らかなようにその近傍の曲線の勾配
は急峻であるから電流Ｉの変動に対する電圧Ｖの
変動は小さく、ダイオード３はほぼ一定電圧VD
だけのレベルシフトを行なうことができるが、
IDSSInaxになると電流Ｉの僅かな変動で電圧Ｖ
は大きく変動し、レベルシフト量に大幅な変動が
生じてしまう。レベルシフト量が大幅に狂うと、
出力電圧は出なくなる等の問題が生じる。第５図
の如きデバイスではIDSS＝0.7〜0.81naxが普通であ
り、両者はかなり接近している。従つて半導体層
の不純物濃度及び厚み等のばらつきでIDSSInax
となる問題があつた。
(3) 考案の目的
本考案は上記の点に鑑み、プレーナ形ダイオー
ドの飽和電流値が定電流作用を行なわせるFET
の飽和電流値より充分大なるようにし、前記
FETの飽和電流値が若干変動してもレベルシフ
ト量の変動が殆んどなく、安定したレベルシフト
電圧の得られるレベルシフト回路装置を提供する
にある。
ドの飽和電流値が定電流作用を行なわせるFET
の飽和電流値より充分大なるようにし、前記
FETの飽和電流値が若干変動してもレベルシフ
ト量の変動が殆んどなく、安定したレベルシフト
電圧の得られるレベルシフト回路装置を提供する
にある。
(4) 考案の構成
上記の目的は本考案によれば、定電流源として
働く第１の電界効果トランジスタと、プレーナ形
ダイオードと、これらを負荷抵抗としソースホロ
アとして働く第２の電界効果トランジスタとから
なり、第２の電界効果トランジスタのゲートに加
わる入力電圧を該ダイオードの電圧降下分だけレ
ベルシフトして該ダイオードと第１の電界効果ト
ランジスタとの直列接続点から出力するレベルシ
フト回路装置において、第１、第２の電界効果ト
ランジスタおよびダイオードが、絶縁性基板上に
成長された半導体層に電極を取付けて構成され、
かつダイオードは半導体層とそれにシヨツトキバ
リヤを作るように取付けられた電極と、その両側
に設けられて半導体層とはオーム接触しかつ互い
に短絡された２つの電極とからなり、該半導体層
は、その厚さ方向で実質的に均一な不純物濃度の
分布を有しており、該ダイオードの飽和電流値を
該第１の電界効果トランジスタの定電流値より充
分大きくしたことにより達成させられる。
働く第１の電界効果トランジスタと、プレーナ形
ダイオードと、これらを負荷抵抗としソースホロ
アとして働く第２の電界効果トランジスタとから
なり、第２の電界効果トランジスタのゲートに加
わる入力電圧を該ダイオードの電圧降下分だけレ
ベルシフトして該ダイオードと第１の電界効果ト
ランジスタとの直列接続点から出力するレベルシ
フト回路装置において、第１、第２の電界効果ト
ランジスタおよびダイオードが、絶縁性基板上に
成長された半導体層に電極を取付けて構成され、
かつダイオードは半導体層とそれにシヨツトキバ
リヤを作るように取付けられた電極と、その両側
に設けられて半導体層とはオーム接触しかつ互い
に短絡された２つの電極とからなり、該半導体層
は、その厚さ方向で実質的に均一な不純物濃度の
分布を有しており、該ダイオードの飽和電流値を
該第１の電界効果トランジスタの定電流値より充
分大きくしたことにより達成させられる。
(5) 考案の実施例
プレーナ形ダイオードの飽和電流Inaxは例えば
特開昭53−84649号公報で示されているように半
導体層の厚みをｔ、幅をｗ（従つて断面積はtw）、
電子速度をvs、不純物濃度をｎ、電子の電荷をｑ
とすれば、 Inax＝qnvstw…(1) で表わされる。そこで飽和電流値Inaxを大にする
にはキヤリアの流れに直角な方向の半導体の断面
積twを大きくすればよく、厚みｔ、幅ｗの一方
または両方を変えることが考えられる。厚みｔを
変える場合は、実際にはダイオード３の半導体層
１２の所要厚みに合わせて、絶縁性GaAs基板１
０上にエピタキシヤル成長させるｎ型GaAs半導
体層の厚みを厚くしておき、FET１，２部の半
導体層１１，１２はエツチングして厚みを薄く
（t2＜t1）する。幅ｗを大にするには第３図Ｂの
平面パターンでダイオード部の電極７，８を横方
向に延ばしてFET部の電極４〜６より長くする。
しかし厚みｔを変える場合には工程を増し、横方
向に幅ｗを変える場合には集積度を低下させるな
どの難がある。そこで厚みｔ横方向の幅の両方と
も変える必要のない本考案の実施例を次に説明す
る。
特開昭53−84649号公報で示されているように半
導体層の厚みをｔ、幅をｗ（従つて断面積はtw）、
電子速度をvs、不純物濃度をｎ、電子の電荷をｑ
とすれば、 Inax＝qnvstw…(1) で表わされる。そこで飽和電流値Inaxを大にする
にはキヤリアの流れに直角な方向の半導体の断面
積twを大きくすればよく、厚みｔ、幅ｗの一方
または両方を変えることが考えられる。厚みｔを
変える場合は、実際にはダイオード３の半導体層
１２の所要厚みに合わせて、絶縁性GaAs基板１
０上にエピタキシヤル成長させるｎ型GaAs半導
体層の厚みを厚くしておき、FET１，２部の半
導体層１１，１２はエツチングして厚みを薄く
（t2＜t1）する。幅ｗを大にするには第３図Ｂの
平面パターンでダイオード部の電極７，８を横方
向に延ばしてFET部の電極４〜６より長くする。
しかし厚みｔを変える場合には工程を増し、横方
向に幅ｗを変える場合には集積度を低下させるな
どの難がある。そこで厚みｔ横方向の幅の両方と
も変える必要のない本考案の実施例を次に説明す
る。
第３図Ａは本考案の実施例の等価回路を示して
おり、同図Ｂはその実際のデバイスの要部平面パ
ターンを示す説明図である。図中１，２は第１図
と同じFET、３ａ，３ｂはダイオードである。
第１図と異なるのはダイオード３の部分であり、
この第３図のダイオード３ａ，３ｂは同図Ｂおよ
び第５図に示すように半導体層１２と、その中央
部に取付けた電極８と、その両端に取付けた電極
７と９からなる。半導体層１２は１１，１３と同
様にｎ型半導体層であり、これにアルミニウムを
蒸着しかつパターニングしてシヨツトキ電極８を
作る。電極７，９はオーミツク電極であり、金−
ゲルマニウム（Au−Ge）を蒸着、パターニング
し、かつ半導体層１２と合金化して作る。FET
１，２のゲート電極５およびソース、ドレイン電
極４，６も同様であり、前者はシヨツトキ電極、
後者はオーミツク電極である。このプレーナ型の
ダイオード３の電極８の両側の電極７，９は図示
の如く短絡し、従つて電極８と半導体層１２と電
極７で構成される第１のダイオード３ａと、電極
８と半導体層１２と電極９で構成される第２のダ
イオード３ｂとは第３図Ａに示す如く並列に接続
される。これは、第３図Ｂ及び第５図に示す如く
シヨツトキ電極は共通であるが、上記の飽和電流
Inaxに影響を与える半導体層１２のキヤリアの流
路が２つになり、そのキヤリアの流路部分、つま
り内部抵抗部分は並列であり、その意味でダイオ
ードの並列接続と考えるものである。このように
ダイオードを形成すれば厚みｔ、横方向への幅を
変えずに、キヤリアの流れに直角な方向の断面積
wtを２倍にしInaxを２倍にできる。第４図の実線
曲線C1はこの並列接続されたダイオード３ａ，
３ｂの総合−特性を示し、点線曲線C2は第
２図Ｂと同じダイオード１個の−特性を示
す。並列接続ダイオード３ａ，３ｂが曲線C1の
如き特性を持てば、第４図から容易に分るように
FET２による定電流IDSSが若干変動した所で該ダ
イオード３ａ，３ｂの電圧降下従つてレベルシフ
ト量は殆んど変化せず、安定な動作を期待でき
る。しかもこの第３図Ｂの構成は、電極８の他側
にも電極を付加し、FET１，２と同じ構造にす
るというだけのものであるから、製作が極めて容
易である。
おり、同図Ｂはその実際のデバイスの要部平面パ
ターンを示す説明図である。図中１，２は第１図
と同じFET、３ａ，３ｂはダイオードである。
第１図と異なるのはダイオード３の部分であり、
この第３図のダイオード３ａ，３ｂは同図Ｂおよ
び第５図に示すように半導体層１２と、その中央
部に取付けた電極８と、その両端に取付けた電極
７と９からなる。半導体層１２は１１，１３と同
様にｎ型半導体層であり、これにアルミニウムを
蒸着しかつパターニングしてシヨツトキ電極８を
作る。電極７，９はオーミツク電極であり、金−
ゲルマニウム（Au−Ge）を蒸着、パターニング
し、かつ半導体層１２と合金化して作る。FET
１，２のゲート電極５およびソース、ドレイン電
極４，６も同様であり、前者はシヨツトキ電極、
後者はオーミツク電極である。このプレーナ型の
ダイオード３の電極８の両側の電極７，９は図示
の如く短絡し、従つて電極８と半導体層１２と電
極７で構成される第１のダイオード３ａと、電極
８と半導体層１２と電極９で構成される第２のダ
イオード３ｂとは第３図Ａに示す如く並列に接続
される。これは、第３図Ｂ及び第５図に示す如く
シヨツトキ電極は共通であるが、上記の飽和電流
Inaxに影響を与える半導体層１２のキヤリアの流
路が２つになり、そのキヤリアの流路部分、つま
り内部抵抗部分は並列であり、その意味でダイオ
ードの並列接続と考えるものである。このように
ダイオードを形成すれば厚みｔ、横方向への幅を
変えずに、キヤリアの流れに直角な方向の断面積
wtを２倍にしInaxを２倍にできる。第４図の実線
曲線C1はこの並列接続されたダイオード３ａ，
３ｂの総合−特性を示し、点線曲線C2は第
２図Ｂと同じダイオード１個の−特性を示
す。並列接続ダイオード３ａ，３ｂが曲線C1の
如き特性を持てば、第４図から容易に分るように
FET２による定電流IDSSが若干変動した所で該ダ
イオード３ａ，３ｂの電圧降下従つてレベルシフ
ト量は殆んど変化せず、安定な動作を期待でき
る。しかもこの第３図Ｂの構成は、電極８の他側
にも電極を付加し、FET１，２と同じ構造にす
るというだけのものであるから、製作が極めて容
易である。
(6) 考案の効果
本考案によれば、プレーナ型ダイオードをシヨ
ツトキ電極１つとその両側のオーミツク電極２つ
で構成することにより、該ダイオードの飽和電流
値を定電流源として働らく電界効果トランジスタ
の定電流値より充分大きくでき、レベルシフト量
の殆んど変化しない安定なレベルシフト動作が行
なえる。また該ダイオードをシヨトキ電極および
オーミツク電極のそれぞれ２つずつによつて構成
する場合と比べて明らかに集積度が大である。
ツトキ電極１つとその両側のオーミツク電極２つ
で構成することにより、該ダイオードの飽和電流
値を定電流源として働らく電界効果トランジスタ
の定電流値より充分大きくでき、レベルシフト量
の殆んど変化しない安定なレベルシフト動作が行
なえる。また該ダイオードをシヨトキ電極および
オーミツク電極のそれぞれ２つずつによつて構成
する場合と比べて明らかに集積度が大である。
そして、本考案のプレーナ型ダイオードは定電
流源として働らく電界効果トランジスタおよびソ
ースホロアとして働らく電界効果トランジスタと
半導体層の厚み形状について実質的に同一であ
り、前記の２つのトランジスタと同様に半導体層
並びに電極を形成できるので、何ら複雑な工程や
構造を必要とせず目的を達成できる。
流源として働らく電界効果トランジスタおよびソ
ースホロアとして働らく電界効果トランジスタと
半導体層の厚み形状について実質的に同一であ
り、前記の２つのトランジスタと同様に半導体層
並びに電極を形成できるので、何ら複雑な工程や
構造を必要とせず目的を達成できる。
(7) 考案の応用例
第６図はレベルシフト回路の装置の一例を示
す。Q1〜Q8はデプレツシヨン型のFET、Ｄはダ
イオード、IN1〜IN3は入力電圧である。点線で
囲つた部分が前述のレベルシフト回路装置であ
り、その両側のQ1〜Q3，Q6〜Q8が論理ゲートで
ある。一例を挙げると入力IN1はＬレベルが−
1V、Ｈレベルが＋0.5Vである。入力IN2はここ
では簡単化のため−Ｖで、FETQ2はオフとする。
かかる状態で入力IN1がＨレベルになるとFETQ1
はオンになり、点P1の電位は＋0.5Vに下る。逆
に入力IN1がＬレベルになるとFETQ1はオフにな
り、点P1は＋2Vに上る。この電圧VaはFETQ4
のゲートに加わり、ほぼそのままのレベルでソー
スに現われるがダイオードＤによりレベルシフト
され、出力端OUTにはやはり−1V〜＋0.5Vで振
れる電圧Vbとなる。これは次段の論理ゲートQ6
〜Q8に加わり、同様な動作を行なう。ダイオー
ドＤがないと次段の論理ゲートの入力電圧は＋
0.5V〜2Vで振れることになり、常にオンしたま
まとなつてしまう。
す。Q1〜Q8はデプレツシヨン型のFET、Ｄはダ
イオード、IN1〜IN3は入力電圧である。点線で
囲つた部分が前述のレベルシフト回路装置であ
り、その両側のQ1〜Q3，Q6〜Q8が論理ゲートで
ある。一例を挙げると入力IN1はＬレベルが−
1V、Ｈレベルが＋0.5Vである。入力IN2はここ
では簡単化のため−Ｖで、FETQ2はオフとする。
かかる状態で入力IN1がＨレベルになるとFETQ1
はオンになり、点P1の電位は＋0.5Vに下る。逆
に入力IN1がＬレベルになるとFETQ1はオフにな
り、点P1は＋2Vに上る。この電圧VaはFETQ4
のゲートに加わり、ほぼそのままのレベルでソー
スに現われるがダイオードＤによりレベルシフト
され、出力端OUTにはやはり−1V〜＋0.5Vで振
れる電圧Vbとなる。これは次段の論理ゲートQ6
〜Q8に加わり、同様な動作を行なう。ダイオー
ドＤがないと次段の論理ゲートの入力電圧は＋
0.5V〜2Vで振れることになり、常にオンしたま
まとなつてしまう。
以上詳細に説明したように本考案によれば極め
て簡単な手段によりレベルシフト回路装置の動作
を安定化することができ、甚だ有益である。なお
実施例ではGaAsICのみを挙げた本考案はこれに
限るものではなく、同様な問題が生じる他の半導
体装置に適用できる。
て簡単な手段によりレベルシフト回路装置の動作
を安定化することができ、甚だ有益である。なお
実施例ではGaAsICのみを挙げた本考案はこれに
限るものではなく、同様な問題が生じる他の半導
体装置に適用できる。
第１図Ａは従来例によるレベルシフト回路装置
の等価回路図、同図Ｂは同回路装置の平面パター
ンの説明図、第２図Ａは第１図の回路装置におけ
るFET2の−特性を示すグラフ、同図Ｂは同
回路装置におけるダイオードの−特性を示し
たグラフ、第３図Ａは本考案の実施例の等価回路
図、同図Ｂはその平面パターンの説明図、第４図
は同実施例におけるダイオードの−特性を示
すグラフ、第５図は第３図Ｂの素子の断面構造を
示す説明図、第６図はレベルシフト回路装置の使
用例を示す回路図である。 図中、１は第２の電界効果トランジスタ、２は
第１の電界効果トランジスタ、３はダイオード、
１１，１２，１３は半導体層である。
の等価回路図、同図Ｂは同回路装置の平面パター
ンの説明図、第２図Ａは第１図の回路装置におけ
るFET2の−特性を示すグラフ、同図Ｂは同
回路装置におけるダイオードの−特性を示し
たグラフ、第３図Ａは本考案の実施例の等価回路
図、同図Ｂはその平面パターンの説明図、第４図
は同実施例におけるダイオードの−特性を示
すグラフ、第５図は第３図Ｂの素子の断面構造を
示す説明図、第６図はレベルシフト回路装置の使
用例を示す回路図である。 図中、１は第２の電界効果トランジスタ、２は
第１の電界効果トランジスタ、３はダイオード、
１１，１２，１３は半導体層である。
Claims (1)
- 【実用新案登録請求の範囲】 定電流源として働く第１の電界効果トランジス
タと、プレーナ形ダイオードと、これらを負荷抵
抗としソースホロアとして働く第２の電界効果ト
ランジスタとからなり、第２の電界効果トランジ
スタのゲートに加わる入力電圧を該ダイオードの
電圧降下分だけレベルシフトして該ダイオードと
第１の電界効果トランジスタとの直列接続点から
出力するレベルシフト回路装置において、 該第１、第２の電界効果トランジスタおよびダ
イオードが、絶縁性基板上に成長された半導体層
に電極を取付けて構成され、かつダイオードは半
導体層とそれにシヨツトキバリヤを作るように取
付けられた電極と、その両側に設けられて半導体
層とはオーム接触しかつ互いに短絡された２つの
電極とからなり、半導体層は、その厚さ方向で実
質的に均一な不純物濃度の分布を有しており、該
ダイオードの飽和電流値を該第１の電界効果トラ
ンジスタの定電流値より充分大きくしたことを特
徴とするレベルシフト回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16559183U JPS5984930U (ja) | 1983-10-26 | 1983-10-26 | レベルシフト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16559183U JPS5984930U (ja) | 1983-10-26 | 1983-10-26 | レベルシフト回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984930U JPS5984930U (ja) | 1984-06-08 |
| JPH0336111Y2 true JPH0336111Y2 (ja) | 1991-07-31 |
Family
ID=30362744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16559183U Granted JPS5984930U (ja) | 1983-10-26 | 1983-10-26 | レベルシフト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984930U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE77180T1 (de) * | 1986-02-03 | 1992-06-15 | Siemens Ag | Geschaltete stromquelle. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118374A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Integrated diode device |
-
1983
- 1983-10-26 JP JP16559183U patent/JPS5984930U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118374A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Integrated diode device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984930U (ja) | 1984-06-08 |
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