JP2671790B2 - 微分負性抵抗トランジスタ - Google Patents
微分負性抵抗トランジスタInfo
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- JP2671790B2 JP2671790B2 JP5330297A JP33029793A JP2671790B2 JP 2671790 B2 JP2671790 B2 JP 2671790B2 JP 5330297 A JP5330297 A JP 5330297A JP 33029793 A JP33029793 A JP 33029793A JP 2671790 B2 JP2671790 B2 JP 2671790B2
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- Japan
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- gate
- voltage terminal
- transistor
- current
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、微分負性抵抗特性を有
する半導体素子に関するものである。
する半導体素子に関するものである。
【０００２】
【従来の技術】微分負性抵抗特性を有するダイオード
は、特異な電流・電圧特性をもつため、発振器や多値論
理回路などへの応用が期待されている。そしてこの微分
負性抵抗特性を、第３の端子によって制御するトランジ
スタはさらに応用が広がるために期待されている。この
ようなトランジスタとしては、共鳴トンネルダイオード
構造をヘテロ接合バイポーラトランジスタのデータ中に
作り込んだり（キャパッソ（Ｃａｐａｓｓｏ）他、ジャ
ーナルオブアプライドフィジクス（Ｊ．ｏｆ Ａｐｐ
ｌ．Ｐｈｙｓ）、第５８巻、１３６６頁、１９８５
年）、図７に示すように、ポテンシャル障壁層３６とポ
テンシャル井戸層３５からなる、共鳴トンネル構造の横
側に、ｐ+ 領域３７を形成して第３の制御端子としてゲ
ート３２を設けたものが報告されている（Ｗａｈｏ他、
ジャパニーズ ジャーナル オブ アプライドフィジク
ス（Ｊｐｎ．Ｊ．ｏｆ Ａｐｐｌ．Ｐｈｙｓ）、第３０
巻、Ｌ２０１８頁、１９９１年）。
は、特異な電流・電圧特性をもつため、発振器や多値論
理回路などへの応用が期待されている。そしてこの微分
負性抵抗特性を、第３の端子によって制御するトランジ
スタはさらに応用が広がるために期待されている。この
ようなトランジスタとしては、共鳴トンネルダイオード
構造をヘテロ接合バイポーラトランジスタのデータ中に
作り込んだり（キャパッソ（Ｃａｐａｓｓｏ）他、ジャ
ーナルオブアプライドフィジクス（Ｊ．ｏｆ Ａｐｐ
ｌ．Ｐｈｙｓ）、第５８巻、１３６６頁、１９８５
年）、図７に示すように、ポテンシャル障壁層３６とポ
テンシャル井戸層３５からなる、共鳴トンネル構造の横
側に、ｐ+ 領域３７を形成して第３の制御端子としてゲ
ート３２を設けたものが報告されている（Ｗａｈｏ他、
ジャパニーズ ジャーナル オブ アプライドフィジク
ス（Ｊｐｎ．Ｊ．ｏｆ Ａｐｐｌ．Ｐｈｙｓ）、第３０
巻、Ｌ２０１８頁、１９９１年）。
【０００３】これらのトランジスタの特性は、エミッ
タ、コレクタ間にバイアスしていくと電流が増加してい
くが、ある電圧で極大値をとり、その後一旦電流が減少
して極小値をとった後、さらに電圧を増加すると再び電
流が増加する特性をもつ。第３の制御端子をゲートとし
てゲートバイアスを変化することにより、この電流値の
大きさや極大値と極小値をとる値を変化することができ
る。
タ、コレクタ間にバイアスしていくと電流が増加してい
くが、ある電圧で極大値をとり、その後一旦電流が減少
して極小値をとった後、さらに電圧を増加すると再び電
流が増加する特性をもつ。第３の制御端子をゲートとし
てゲートバイアスを変化することにより、この電流値の
大きさや極大値と極小値をとる値を変化することができ
る。
【０００４】
【発明が解決しようとする課題】前記の従来のトランジ
スタは微分負性抵抗をもつが、電流の減少部では電流が
ゼロではなく、まだかなり流れており、さらに高ドレイ
ンバイアス側ではかなり多量の電流が流れる特性をもっ
ていた。
スタは微分負性抵抗をもつが、電流の減少部では電流が
ゼロではなく、まだかなり流れており、さらに高ドレイ
ンバイアス側ではかなり多量の電流が流れる特性をもっ
ていた。
【０００５】本発明の目的は、電流減少部でゼロに近い
程度まで電流が減少し、それ以上バイアスを増加しても
電流が増加しない電流・電圧特性をもつトランジスタを
提供することである。
程度まで電流が減少し、それ以上バイアスを増加しても
電流が増加しない電流・電圧特性をもつトランジスタを
提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、第１の
手段として、ｎチャネルプレッション型電界効果トラン
ジスタとｐチャネルディプレッション型電界効果トラン
ジスタの各々のソース電極を接続し、前者のドレイン電
極を高電圧端子、後者のドレイン電極を低電圧端子と
し、後者のゲートを高電圧端子に接続し、前者のゲート
を制御端子にした構成とする。
手段として、ｎチャネルプレッション型電界効果トラン
ジスタとｐチャネルディプレッション型電界効果トラン
ジスタの各々のソース電極を接続し、前者のドレイン電
極を高電圧端子、後者のドレイン電極を低電圧端子と
し、後者のゲートを高電圧端子に接続し、前者のゲート
を制御端子にした構成とする。
【０００７】第２の手段では、第１の手段による構造を
一体的に作製したものであり、基板上にｎチャネル領域
およびｐチャネル領域となるものを形成し、それらの領
域の各々の一方の端を互いにオーミックに接続し、ｎチ
ャネル領域の他方の端に高電圧端子を形成し、ｐチャネ
ル領域の他方の端に低電圧端子を形成し、ｎチャネル領
域、ｐチャネル領域の上にポテンシャル障壁となる層を
介してそれぞれ第１のゲート、第２のゲートを形成し、
第２のゲートを高電圧端子に接続し、第１のゲートを制
御端子にした構成とする。
一体的に作製したものであり、基板上にｎチャネル領域
およびｐチャネル領域となるものを形成し、それらの領
域の各々の一方の端を互いにオーミックに接続し、ｎチ
ャネル領域の他方の端に高電圧端子を形成し、ｐチャネ
ル領域の他方の端に低電圧端子を形成し、ｎチャネル領
域、ｐチャネル領域の上にポテンシャル障壁となる層を
介してそれぞれ第１のゲート、第２のゲートを形成し、
第２のゲートを高電圧端子に接続し、第１のゲートを制
御端子にした構成とする。
【０００８】
【作用】本発明のトランジスタがもつ、電流・電圧特性
を実施例でもある図１を用いて以下に説明する。図１で
は、高電圧端子３には、ｎチャネルディプレッション型
ＦＥＴ１が接続され、低電圧端子４には、ｐチャネルデ
ィプレッション型ＦＥＴ２が接続されている。また両者
のトランジスタのソースは互いに接続されている。ゲー
ト６は高電圧端子３に接続されている。高電圧端子３の
電位をＶｄとし、低電圧端子４の電位をゼロとする。こ
の時、ゲート６の電位はＶｄである。ゲート５の電位を
Ｖｇとし、ソース接続点７の電位をＶｓとする。ｎチャ
ネルディプレッション型ＦＥＴ１のしきい値電圧を、そ
のソース電位を基準としてＶｔｎ（負）とし、ｐチャネ
ルディプレッション型ＦＥＴ２のしきい値電圧を、その
ソース電位を基準としてＶｔｐ（正）とする。
を実施例でもある図１を用いて以下に説明する。図１で
は、高電圧端子３には、ｎチャネルディプレッション型
ＦＥＴ１が接続され、低電圧端子４には、ｐチャネルデ
ィプレッション型ＦＥＴ２が接続されている。また両者
のトランジスタのソースは互いに接続されている。ゲー
ト６は高電圧端子３に接続されている。高電圧端子３の
電位をＶｄとし、低電圧端子４の電位をゼロとする。こ
の時、ゲート６の電位はＶｄである。ゲート５の電位を
Ｖｇとし、ソース接続点７の電位をＶｓとする。ｎチャ
ネルディプレッション型ＦＥＴ１のしきい値電圧を、そ
のソース電位を基準としてＶｔｎ（負）とし、ｐチャネ
ルディプレッション型ＦＥＴ２のしきい値電圧を、その
ソース電位を基準としてＶｔｐ（正）とする。
【０００９】各々のトランジスタに流れる電流の式か
ら、こトランジスタの電流・電圧特性を導くことができ
る。各々のトランジスタのドレイン電流は、線形領域の
場合の式を用いてつぎのように表すことができる。ｎチ
ャネルディプレッション型ＦＥＴ１の場合は、 Ｉｄｎ＝Ａｎ・（−Ｖｔｎ＋Ｖｇ−Ｖｓ）・（Ｖｄ−Ｖ
ｓ） ｐチャネルディプレッション型ＦＥＴ２の場合は、 Ｉｄｐ＝Ａｐ・（Ｖｔｐ−（Ｖｄ−Ｖｓ））・Ｖｓ と表すことができる。ここでＡｎおよびＡｐはトランジ
スタのゲート幅や電子または正孔の移動度などに依存す
る比例定数である。両トランジスタのドレイン電流は等
しくなければならないので、それからＶｓを求めること
ができる。簡単のためにＡｎ＝Ａｐ＝Ａとおけば、 Ｖｓ＝Ｖｄ・（Ｖｇ−Ｖｔｎ）／（Ｖｇ＋Ｖｔｐ−Ｖｔ
ｎ） と表すことができる。これから電流Ｉｄ（＝Ｉｄｎ）が
電圧Ｖｄの関数として次のように計算することができ
る。
ら、こトランジスタの電流・電圧特性を導くことができ
る。各々のトランジスタのドレイン電流は、線形領域の
場合の式を用いてつぎのように表すことができる。ｎチ
ャネルディプレッション型ＦＥＴ１の場合は、 Ｉｄｎ＝Ａｎ・（−Ｖｔｎ＋Ｖｇ−Ｖｓ）・（Ｖｄ−Ｖ
ｓ） ｐチャネルディプレッション型ＦＥＴ２の場合は、 Ｉｄｐ＝Ａｐ・（Ｖｔｐ−（Ｖｄ−Ｖｓ））・Ｖｓ と表すことができる。ここでＡｎおよびＡｐはトランジ
スタのゲート幅や電子または正孔の移動度などに依存す
る比例定数である。両トランジスタのドレイン電流は等
しくなければならないので、それからＶｓを求めること
ができる。簡単のためにＡｎ＝Ａｐ＝Ａとおけば、 Ｖｓ＝Ｖｄ・（Ｖｇ−Ｖｔｎ）／（Ｖｇ＋Ｖｔｐ−Ｖｔ
ｎ） と表すことができる。これから電流Ｉｄ（＝Ｉｄｎ）が
電圧Ｖｄの関数として次のように計算することができ
る。
【００１０】Ｉｄ＝Ａ・Ｖｔｐ・Ｖｄ（１−Ｖｄ／（Ｖ
ｇ＋Ｖｔｐ−Ｖｔｎ））・（（Ｖｇ−Ｖｔｎ）／（Ｖｇ
＋Ｖｔｐ−Ｖｔｎ）） これは、電圧Ｖｄがゼロから増加するにともない、電流
がゼロから増加し、 Ｖｄ＝（Ｖｇ＋Ｖｔｐ−Ｖｔｎ）／２ の電圧において電流が極大値 Ｉｄ＝Ａ・Ｖｔｐ（Ｖｇ−Ｖｔｎ）／４ をもち、それ以上の電圧で電流が減少し、 Ｖｄ＝（Ｖｇ＋Ｖｔｐ−Ｖｔｎ） において電流がゼロとなる。これ以上の電圧では電流は
ゼロである。このトランジスタの電流・電圧特性を図２
に示す。微分負性抵抗がみられ、高電圧側では電流がゼ
ロとなる。また、ゲート電圧Ｖｇを減少すれば電流は減
少し、極大値をとるＶｄは減少する。逆にＶｇを増加す
ると電流値が増加し、極大値をとるＶｄが増加する。
ｇ＋Ｖｔｐ−Ｖｔｎ））・（（Ｖｇ−Ｖｔｎ）／（Ｖｇ
＋Ｖｔｐ−Ｖｔｎ）） これは、電圧Ｖｄがゼロから増加するにともない、電流
がゼロから増加し、 Ｖｄ＝（Ｖｇ＋Ｖｔｐ−Ｖｔｎ）／２ の電圧において電流が極大値 Ｉｄ＝Ａ・Ｖｔｐ（Ｖｇ−Ｖｔｎ）／４ をもち、それ以上の電圧で電流が減少し、 Ｖｄ＝（Ｖｇ＋Ｖｔｐ−Ｖｔｎ） において電流がゼロとなる。これ以上の電圧では電流は
ゼロである。このトランジスタの電流・電圧特性を図２
に示す。微分負性抵抗がみられ、高電圧側では電流がゼ
ロとなる。また、ゲート電圧Ｖｇを減少すれば電流は減
少し、極大値をとるＶｄは減少する。逆にＶｇを増加す
ると電流値が増加し、極大値をとるＶｄが増加する。
【００１１】ここでは、２種類のＦＥＴを接続すること
により、トランジスタを作製したが、これらを一体にし
て作製することも可能である。またその電流電圧特性は
ここで記述したものと同様の方法で導くことができる。
により、トランジスタを作製したが、これらを一体にし
て作製することも可能である。またその電流電圧特性は
ここで記述したものと同様の方法で導くことができる。
【００１２】
【実施例】 （実施例１）本発明の一実施例を図１に示す。ｎチャネ
ルディプレッション型ＦＥＴ１とｐチャネルディプレッ
ション型ＦＥＴ２を前者が高電圧側となるように直列に
接続する。第２のゲート６は高電圧端子３に接続し、第
１のゲート５を制御端子とすることにより作製できる。
ここで用いるＦＥＴとしては、ＭＯＳＦＥＴ、ＭＥＳＦ
ＥＴ、選択ドープ構造の２次元電子ガスＦＥＴなどのデ
ィプレッション型が考えられる。 （実施例２）本発明のトランジスタの他の実施例とし
て、ＦＥＴを二つ接続して作製するのではなく、一体的
に作製した実施例を図３に示す。半導体の基板２４上に
ｐ型領域１９とｎ型領域２２をイオン注入等によって隣
合せにつくった構造であり、その上にはゲート絶縁膜１
５を形成し、高電圧端子１１の下側は低抵抗接触が可能
なようにｎ+ 領域１７を設け、低電圧端子１２の下側は
ｐ+ 領域２０を設ける。ゲート１３とゲート１４の間の
下側には電子に対しても、正孔に対してもオーミック接
続が可能なように、オーミック接合領域２３を設ける。
オーミック接合領域２３の作製方法はたとえば、高濃度
のｎ型領域と高濃度のｐ型領域を接合した構造や金属等
でアロイする方法が考えられる。ゲート１４は配線１０
により高電圧端子１１に接続し、ゲート１３は制御端子
とする。ゲート１３の下のｐ型領域１９にはｎチャネル
１８、ゲート１４の下のｎ型領域２２にはｐチャネル２
１が、ゼロバイアスの時にできるようにゲート材料など
を選択する。
ルディプレッション型ＦＥＴ１とｐチャネルディプレッ
ション型ＦＥＴ２を前者が高電圧側となるように直列に
接続する。第２のゲート６は高電圧端子３に接続し、第
１のゲート５を制御端子とすることにより作製できる。
ここで用いるＦＥＴとしては、ＭＯＳＦＥＴ、ＭＥＳＦ
ＥＴ、選択ドープ構造の２次元電子ガスＦＥＴなどのデ
ィプレッション型が考えられる。 （実施例２）本発明のトランジスタの他の実施例とし
て、ＦＥＴを二つ接続して作製するのではなく、一体的
に作製した実施例を図３に示す。半導体の基板２４上に
ｐ型領域１９とｎ型領域２２をイオン注入等によって隣
合せにつくった構造であり、その上にはゲート絶縁膜１
５を形成し、高電圧端子１１の下側は低抵抗接触が可能
なようにｎ+ 領域１７を設け、低電圧端子１２の下側は
ｐ+ 領域２０を設ける。ゲート１３とゲート１４の間の
下側には電子に対しても、正孔に対してもオーミック接
続が可能なように、オーミック接合領域２３を設ける。
オーミック接合領域２３の作製方法はたとえば、高濃度
のｎ型領域と高濃度のｐ型領域を接合した構造や金属等
でアロイする方法が考えられる。ゲート１４は配線１０
により高電圧端子１１に接続し、ゲート１３は制御端子
とする。ゲート１３の下のｐ型領域１９にはｎチャネル
１８、ゲート１４の下のｎ型領域２２にはｐチャネル２
１が、ゼロバイアスの時にできるようにゲート材料など
を選択する。
【００１３】ここで用いる半導体としては、ＳｉやＧａ
Ａｓなどの化合物半導体を用いることができる。Ｓｉを
用いた場合はＭＯＳＦＥＴに類似の構造となる。この場
合はゲート絶縁膜１５はＳｉＯ2 などを用いることがで
きる。ＧａＡｓを用いた場合はゲート絶縁膜１５として
は、バンドギャップが大きいＡｌＧａＡｓを用いること
ができる。 （実施例３）ＭＥＳＦＥＴに類似の構造を用いたもの
を、図４に示す。基板２４上にｎ領域２２とｐ領域１９
をドーピングやイオン注入等により作製し、その上にシ
ョットキー接合となるようにゲート１３とゲート１４を
形成する。ゲート１４は配線１０により高電圧端子１１
に接続し、ゲート１３は制御端子とする。高電圧端子１
１と低電圧端子１２の下は、オーミック接合が可能なよ
うに、アロイなどをしておく。
Ａｓなどの化合物半導体を用いることができる。Ｓｉを
用いた場合はＭＯＳＦＥＴに類似の構造となる。この場
合はゲート絶縁膜１５はＳｉＯ2 などを用いることがで
きる。ＧａＡｓを用いた場合はゲート絶縁膜１５として
は、バンドギャップが大きいＡｌＧａＡｓを用いること
ができる。 （実施例３）ＭＥＳＦＥＴに類似の構造を用いたもの
を、図４に示す。基板２４上にｎ領域２２とｐ領域１９
をドーピングやイオン注入等により作製し、その上にシ
ョットキー接合となるようにゲート１３とゲート１４を
形成する。ゲート１４は配線１０により高電圧端子１１
に接続し、ゲート１３は制御端子とする。高電圧端子１
１と低電圧端子１２の下は、オーミック接合が可能なよ
うに、アロイなどをしておく。
【００１４】ここではｎ型領域２２とｐ型領域１９の上
には絶縁層やポテンシャル障壁層を設けていないが、そ
れらを設けもよい。また、ここではｎ型領域やｐ型領域
を平面的に配置しているが、ポテンシャル障壁層を挟ん
だ積層構造にしてもよい。材料としては、ＳｉやＧａＡ
ｓなどの化合物半導体を用いることができる。 （実施例４）選択ドープを用いた２次元電子ガスＦＥＴ
に類似の構造で、トランジスタを作製した例を図５に示
す。基板２４上に高純度半導体層２７を形成し、その上
にｎ型ポテンシャル障壁層２５とｐ型ポテンシャル障壁
層２６を互いに接近して形成する。それらの間とその反
対側にオーミック接合領域２３を形成し、高電圧端子１
１および低電圧端子１２を図のように形成する。ゲート
１４は配線１０により高電圧端子１に接続し、ゲート１
３は制御端子とする。この実施例の場合、ｎチャネル領
域はｎ型ポテンシャル障壁層２５の下の高純度半導体層
２７の上部にでき、ｐチャネル領域はｐ型ポテンシャル
障壁層２６の下の高純度半導体層２７の上部にできる。
材料としては、例えば、高純度半導体層２７のＧａＡ
ｓ、その上のｎ型（ｐ型）ポテンシャル障害層２５（２
６）をｎ型（ｐ型）ＡｌＧａＡｓを用いることができ
る。 （実施例５）図６は図５の構造を積層構造で形成したも
のである。基板２４上に高純度半導体層２７、ｐ型ポテ
ンシャル障壁層２６、高純度半導体層２７、ｎ型ポテン
シャル障壁層２５を順に積層した構造をもつ。またｐ型
ポテンシャル障壁層２６、ｎ型ポテンシャル障壁層２５
の上下関係を逆にした構造でもよい。
には絶縁層やポテンシャル障壁層を設けていないが、そ
れらを設けもよい。また、ここではｎ型領域やｐ型領域
を平面的に配置しているが、ポテンシャル障壁層を挟ん
だ積層構造にしてもよい。材料としては、ＳｉやＧａＡ
ｓなどの化合物半導体を用いることができる。 （実施例４）選択ドープを用いた２次元電子ガスＦＥＴ
に類似の構造で、トランジスタを作製した例を図５に示
す。基板２４上に高純度半導体層２７を形成し、その上
にｎ型ポテンシャル障壁層２５とｐ型ポテンシャル障壁
層２６を互いに接近して形成する。それらの間とその反
対側にオーミック接合領域２３を形成し、高電圧端子１
１および低電圧端子１２を図のように形成する。ゲート
１４は配線１０により高電圧端子１に接続し、ゲート１
３は制御端子とする。この実施例の場合、ｎチャネル領
域はｎ型ポテンシャル障壁層２５の下の高純度半導体層
２７の上部にでき、ｐチャネル領域はｐ型ポテンシャル
障壁層２６の下の高純度半導体層２７の上部にできる。
材料としては、例えば、高純度半導体層２７のＧａＡ
ｓ、その上のｎ型（ｐ型）ポテンシャル障害層２５（２
６）をｎ型（ｐ型）ＡｌＧａＡｓを用いることができ
る。 （実施例５）図６は図５の構造を積層構造で形成したも
のである。基板２４上に高純度半導体層２７、ｐ型ポテ
ンシャル障壁層２６、高純度半導体層２７、ｎ型ポテン
シャル障壁層２５を順に積層した構造をもつ。またｐ型
ポテンシャル障壁層２６、ｎ型ポテンシャル障壁層２５
の上下関係を逆にした構造でもよい。
【００１５】
【発明の効果】本発明の微分負性抵抗トランジスタを用
いることにより、電流減少部でゼロに近い程度まで電流
が減少し、それ以上バイアスを増加しても電流が増加し
ない電流・電圧特性をもつトランジスタが実現できる。
いることにより、電流減少部でゼロに近い程度まで電流
が減少し、それ以上バイアスを増加しても電流が増加し
ない電流・電圧特性をもつトランジスタが実現できる。
【図１】本発明の実施例１を示す図である。
【図２】本発明のトランジスタの電流・電圧特性を示す
図である。
図である。
【図３】本発明の実施例２を示す図である。
【図４】本発明の実施例３を示す図である。
【図５】本発明の実施例４を示す図である。
【図６】本発明の実施例５を示す図である。
【図７】従来の微分負性抵抗トランジスタとして、共鳴
トンネルトランジスタの層構造を示す図である。
トンネルトランジスタの層構造を示す図である。
１０ 配線 １１ 高電圧端子 １２ 低電圧端子 １３ ゲート １４ ゲート ２２ ｎ型領域 ２３ オーミック接合領域 ２４ 基板 ２５ ｎ型ポテンシャル障壁層 ２６ ｐ型ポテンシャル障壁層 ２７ 高純度半導体層
Claims (2)
- 【請求項１】 ｎチャネルディプレッション型電界効果
トランジスタとｐチャネルディプレッション型電界効果
トランジスタの各々のソース電極を接続し、前者のドレ
イン電極を高電圧端子、後者のドレイン電極を低電圧端
子とし、後者のゲートを高電圧端子に接続し、前者のゲ
ートを制御端子とした構成を特徴とするトランジスタ。 - 【請求項２】 基板上にｎチャネルおよびｐチャネルと
なる領域を形成し、それらの領域の各々の一方の端を互
いにオーミックに接続し、ｎチャネル領域の他方の端に
高電圧端子を形成し、ｐチャネル領域の他方の端に低電
圧端子を形成し、ｎチャネル領域、ｐチャネル領域の上
にポテンシャル障壁となる層を介してそれぞれ第１のゲ
ート、第２のゲートを形成し、第２のゲートを高電圧端
子に接続し、第１のゲートを制御端子としたことを特徴
とするトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330297A JP2671790B2 (ja) | 1993-12-27 | 1993-12-27 | 微分負性抵抗トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330297A JP2671790B2 (ja) | 1993-12-27 | 1993-12-27 | 微分負性抵抗トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193255A JPH07193255A (ja) | 1995-07-28 |
| JP2671790B2 true JP2671790B2 (ja) | 1997-10-29 |
Family
ID=18231079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330297A Expired - Lifetime JP2671790B2 (ja) | 1993-12-27 | 1993-12-27 | 微分負性抵抗トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671790B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773996A (en) * | 1995-05-22 | 1998-06-30 | Nippon Telegraph And Telephone Corporation | Multiple-valued logic circuit |
| DE102004060901A1 (de) * | 2004-12-14 | 2006-07-13 | Leibnitz-Institut für Festkörper- und Werkstoffforschung Dresden e.V. | Oszillator |
| KR20160039142A (ko) * | 2013-07-25 | 2016-04-08 | 보우린스, 인크. | 비절연 ａｃ-ｄｃ 전력장치 |
-
1993
- 1993-12-27 JP JP5330297A patent/JP2671790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193255A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |