JP2768097B2 - トンネルトランジスタ - Google Patents
トンネルトランジスタInfo
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- JP2768097B2 JP2768097B2 JP3341594A JP34159491A JP2768097B2 JP 2768097 B2 JP2768097 B2 JP 2768097B2 JP 3341594 A JP3341594 A JP 3341594A JP 34159491 A JP34159491 A JP 34159491A JP 2768097 B2 JP2768097 B2 JP 2768097B2
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- gate
- gaas
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Description
【０００１】
【産業上の利用分野】本発明は高集積化，高速動作が可
能なトンネル現象利用のトランジスタに関するものであ
る。
能なトンネル現象利用のトランジスタに関するものであ
る。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、馬場寿夫による特願平３−１
１９５４５号明細書「トンネルトランジスタ及びその製
造方法」に記載されている。このトランジスタはＭＯＳ
ＦＥＴの微細化の極限で問題となってくるアバランシー
やトンネル効果を積極的に利用したものであり、高集積
化を可能にする。この従来のトンネルトランジスタの構
造と動作をその構造図をもとに簡単に説明する。
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、馬場寿夫による特願平３−１
１９５４５号明細書「トンネルトランジスタ及びその製
造方法」に記載されている。このトランジスタはＭＯＳ
ＦＥＴの微細化の極限で問題となってくるアバランシー
やトンネル効果を積極的に利用したものであり、高集積
化を可能にする。この従来のトンネルトランジスタの構
造と動作をその構造図をもとに簡単に説明する。
【０００３】図３は従来のトンネルトランジスタの構造
模式図である。図３において、１は縮退していない基
板、２は一導電型を有し縮退している第１の半導体、３
は縮退していない第２の半導体、４は第１の半導体２と
反対の導電型を有する第３の半導体、５は第２の半導体
３上に設けられた絶縁層、６は絶縁層５上に設けられた
ゲート電極、７は第１の半導体２とオーミック接触を形
成するソース電極、８は第３の半導体とオーミック接触
を形成するドレイン電極である。
模式図である。図３において、１は縮退していない基
板、２は一導電型を有し縮退している第１の半導体、３
は縮退していない第２の半導体、４は第１の半導体２と
反対の導電型を有する第３の半導体、５は第２の半導体
３上に設けられた絶縁層、６は絶縁層５上に設けられた
ゲート電極、７は第１の半導体２とオーミック接触を形
成するソース電極、８は第３の半導体とオーミック接触
を形成するドレイン電極である。
【０００４】この従来のトンネルトランジスタの動作に
ついて、基板１に半絶縁性ＧａＡｓ、第１の半導体２に
ｎ+ −ＧａＡｓ、第２の半導体３にアンドープＧａＡ
ｓ、第３の半導体４にｐ+ −ＧａＡｓ、絶縁層５にアン
ドープＡｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極６にＡｌ、ソ
ース電極７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用
いた例を説明する。ソース電極７をアース電位とし、ゲ
ート電極６には電圧を印加せず、ドレイン電極８に負の
電圧を印加すると、第１の半導体（ｎ+ −ＧａＡｓ）２
と第３の半導体（ｐ+ −ＧａＡｓ）４との間が逆方向バ
イアスになり電流は流れない。このときアンドープＧａ
Ａｓ層３に空乏層が長く伸びている。さて、ゲート電極
６に大きな正の電圧を印加すると、第２の半導体（アン
ドープＧａＡｓ）表面（絶縁層（Ａｌ0.5 Ｇａ0.5 Ａ
ｓ）との界面）の電位が低下し、そこでは電子濃度が非
常に大きい縮退した状態が実現される。このため、第２
の半導体表面と第３の半導体とは江崎ダイオード（トン
ネルダイオード）と同様の接合を形成し、そこにトンネ
ル電流が流れるようになる。このようにゲート電極に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
ついて、基板１に半絶縁性ＧａＡｓ、第１の半導体２に
ｎ+ −ＧａＡｓ、第２の半導体３にアンドープＧａＡ
ｓ、第３の半導体４にｐ+ −ＧａＡｓ、絶縁層５にアン
ドープＡｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極６にＡｌ、ソ
ース電極７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用
いた例を説明する。ソース電極７をアース電位とし、ゲ
ート電極６には電圧を印加せず、ドレイン電極８に負の
電圧を印加すると、第１の半導体（ｎ+ −ＧａＡｓ）２
と第３の半導体（ｐ+ −ＧａＡｓ）４との間が逆方向バ
イアスになり電流は流れない。このときアンドープＧａ
Ａｓ層３に空乏層が長く伸びている。さて、ゲート電極
６に大きな正の電圧を印加すると、第２の半導体（アン
ドープＧａＡｓ）表面（絶縁層（Ａｌ0.5 Ｇａ0.5 Ａ
ｓ）との界面）の電位が低下し、そこでは電子濃度が非
常に大きい縮退した状態が実現される。このため、第２
の半導体表面と第３の半導体とは江崎ダイオード（トン
ネルダイオード）と同様の接合を形成し、そこにトンネ
ル電流が流れるようになる。このようにゲート電極に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
【０００５】
【発明が解決しようとする課題】この素子では、第２の
半導体表面に電子を誘起させるにはゲートに大きな正の
電圧を印加する必要がある。このとき、ゲート・ソース
間は順方向にバイアスされるため、ゲート・ソース間に
大きなリーク電流が流れ、正常なデバイス動作が妨げら
れる。
半導体表面に電子を誘起させるにはゲートに大きな正の
電圧を印加する必要がある。このとき、ゲート・ソース
間は順方向にバイアスされるため、ゲート・ソース間に
大きなリーク電流が流れ、正常なデバイス動作が妨げら
れる。
【０００６】本発明の目的は、このような問題を解決し
たトンネルトランジスタを提供することにある。
たトンネルトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上の一部に一導電型を有する縮退した第
１の半導体と、縮退していない第２の半導体と、前記第
１の半導体と反対の導電型を有し縮退した第３の半導体
との積層構造を有し、少なくとも前記第２の半導体の露
出表面に前記第２の半導体よりも禁止帯幅が広く、イオ
ン化不純物を含有する第４の半導体層と、この半導体層
上のショットキー電極を有し、前記第１の半導体と第３
の半導体にそれぞれオーミック接合を形成する１対の電
極を有することを特徴とする。
ジスタは、基板上の一部に一導電型を有する縮退した第
１の半導体と、縮退していない第２の半導体と、前記第
１の半導体と反対の導電型を有し縮退した第３の半導体
との積層構造を有し、少なくとも前記第２の半導体の露
出表面に前記第２の半導体よりも禁止帯幅が広く、イオ
ン化不純物を含有する第４の半導体層と、この半導体層
上のショットキー電極を有し、前記第１の半導体と第３
の半導体にそれぞれオーミック接合を形成する１対の電
極を有することを特徴とする。
【０００８】
【作用】従来のトンネルトランジスタの絶縁層にイオン
化不純物を添加することにより、ゲート・ソース間に順
バイアス電圧を印加しない状態においても、第２の半導
体表面に電子またはホールが誘起され、トンネル電流が
流れる。この時、トンネル電流の制御はゲート・ソース
間に逆バイアス電圧を印加することにより行えるため、
ゲートのリーク電流が抑制される。
化不純物を添加することにより、ゲート・ソース間に順
バイアス電圧を印加しない状態においても、第２の半導
体表面に電子またはホールが誘起され、トンネル電流が
流れる。この時、トンネル電流の制御はゲート・ソース
間に逆バイアス電圧を印加することにより行えるため、
ゲートのリーク電流が抑制される。
【０００９】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
照して詳細に説明する。
【００１０】（第１の実施例）図１は本発明の第１の実
施例を示す模式図である。図１において図３と同じ参照
番号は図３と同等物で同一機能を果たすものである。ま
た、５ａは第２の半導体よりも禁止帯幅が広く、イオン
化不純物を含有する第４の半導体である。以下、基板１
に半絶縁性ＧａＡｓ、第１の半導体２にｎ+ −ＧａＡｓ
（１×１０19ｃｍ-3，３００ｎｍ）、第２の半導体３に
アンドープＧａＡｓ（２００ｎｍ）、第３の半導体４に
ｐ+ −ＧａＡｓ（５×１０19ｃｍ-3，１００ｎｍ）、第
４の半導体５ａにｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ（２×１０
18ｃｍ-3，５０ｎｍ）、ゲート電極６にＡｌ、ソース電
極７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用いた例
について説明する。第４の半導体層５ａにｎ型のイオン
化不純物を添加することにより、第４の半導体５ａと第
２の半導体３とのヘテロ接合は変調ドープ構造となり、
その界面に電子が蓄積される。その結果、ゲート電圧が
０Ｖのときでもソース・ドレイン間に電圧を印加すると
トンネル電流が流れる。ゲートに負の電圧を加えること
により、界面に蓄積された電子濃度を減少させることが
でき、ドレイン電流の変調、すなわちトランジスタ動作
が可能となる。このとき、従来のトンネルトランジスタ
のようにゲートに大きな正の電圧を印加する必要がない
のでゲートのリーク電流が大幅に低減できる。ソース・
ドレイン間電圧が−１Ｖでドレイン電流密度が０．１ｍ
Ａ／ｃｍ2 となるときのゲートのリーク電流密度は、従
来のトランジスタではおよそ２Ａ／ｃｍ2 であるが本発
明の構造では１μＡ／ｃｍ2 とおよそ６桁程度の低減が
なされる。
施例を示す模式図である。図１において図３と同じ参照
番号は図３と同等物で同一機能を果たすものである。ま
た、５ａは第２の半導体よりも禁止帯幅が広く、イオン
化不純物を含有する第４の半導体である。以下、基板１
に半絶縁性ＧａＡｓ、第１の半導体２にｎ+ −ＧａＡｓ
（１×１０19ｃｍ-3，３００ｎｍ）、第２の半導体３に
アンドープＧａＡｓ（２００ｎｍ）、第３の半導体４に
ｐ+ −ＧａＡｓ（５×１０19ｃｍ-3，１００ｎｍ）、第
４の半導体５ａにｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ（２×１０
18ｃｍ-3，５０ｎｍ）、ゲート電極６にＡｌ、ソース電
極７にＡｕＧｅ、ドレイン電極８にＡｕＺｎを用いた例
について説明する。第４の半導体層５ａにｎ型のイオン
化不純物を添加することにより、第４の半導体５ａと第
２の半導体３とのヘテロ接合は変調ドープ構造となり、
その界面に電子が蓄積される。その結果、ゲート電圧が
０Ｖのときでもソース・ドレイン間に電圧を印加すると
トンネル電流が流れる。ゲートに負の電圧を加えること
により、界面に蓄積された電子濃度を減少させることが
でき、ドレイン電流の変調、すなわちトランジスタ動作
が可能となる。このとき、従来のトンネルトランジスタ
のようにゲートに大きな正の電圧を印加する必要がない
のでゲートのリーク電流が大幅に低減できる。ソース・
ドレイン間電圧が−１Ｖでドレイン電流密度が０．１ｍ
Ａ／ｃｍ2 となるときのゲートのリーク電流密度は、従
来のトランジスタではおよそ２Ａ／ｃｍ2 であるが本発
明の構造では１μＡ／ｃｍ2 とおよそ６桁程度の低減が
なされる。
【００１１】（第２の実施例）図２は本発明の第２の実
施例を示す模式図である。図２において図３および図１
と同じ参照番号は図３および図１と同等物で同一機能を
果たすものである。また、５ｂは少なくとも第４の半導
体層５ａとショットキー電極６の間に位置する絶縁層で
ある。以下、基板１に半絶縁性ＧａＡｓ、第１の半導体
２にｎ+ −ＧａＡｓ（１×１０19ｃｍ-3，３００ｎ
ｍ）、第２の半導体３にアンドープＧａＡｓ（２００ｎ
ｍ）、第３の半導体４にｐ+ −ＧａＡｓ（５×１０19ｃ
ｍ-3，１００ｎｍ）、第４の半導体層５ａにｎ−Ａｌ
0.3 Ｇａ0.7 Ａｓ（１×１０19ｃｍ-3）、絶縁層５ｂに
アンドープＡｌ0.6 Ｇａ0.4 Ａｓ（４０ｎｍ）、ゲート
電極６にＡｌ、ソース電極７にＡｕＧｅ、ドレイン電極
８にＡｕＺｎを用いた例について説明する。動作原理は
第１の実施例と同じでｎ型イオン化不純物を含有する第
４の半導体層５ａにより第２の半導体層３の表面に電子
が蓄積される。ゲートに負の電圧を印加することにより
電子濃度が減少し、トランジスタ動作をする。さらに本
発明の構造では第４の半導体層とショットキー電極間に
アンドープＡｌ0.6 Ｇａ0.4 Ａｓ絶縁層５ｂを挿入する
ことにより、第１の実施例に比べ、ゲートの耐圧が−
０．６Ｖから−２．０Ｖまで改善される。
施例を示す模式図である。図２において図３および図１
と同じ参照番号は図３および図１と同等物で同一機能を
果たすものである。また、５ｂは少なくとも第４の半導
体層５ａとショットキー電極６の間に位置する絶縁層で
ある。以下、基板１に半絶縁性ＧａＡｓ、第１の半導体
２にｎ+ −ＧａＡｓ（１×１０19ｃｍ-3，３００ｎ
ｍ）、第２の半導体３にアンドープＧａＡｓ（２００ｎ
ｍ）、第３の半導体４にｐ+ −ＧａＡｓ（５×１０19ｃ
ｍ-3，１００ｎｍ）、第４の半導体層５ａにｎ−Ａｌ
0.3 Ｇａ0.7 Ａｓ（１×１０19ｃｍ-3）、絶縁層５ｂに
アンドープＡｌ0.6 Ｇａ0.4 Ａｓ（４０ｎｍ）、ゲート
電極６にＡｌ、ソース電極７にＡｕＧｅ、ドレイン電極
８にＡｕＺｎを用いた例について説明する。動作原理は
第１の実施例と同じでｎ型イオン化不純物を含有する第
４の半導体層５ａにより第２の半導体層３の表面に電子
が蓄積される。ゲートに負の電圧を印加することにより
電子濃度が減少し、トランジスタ動作をする。さらに本
発明の構造では第４の半導体層とショットキー電極間に
アンドープＡｌ0.6 Ｇａ0.4 Ａｓ絶縁層５ｂを挿入する
ことにより、第１の実施例に比べ、ゲートの耐圧が−
０．６Ｖから−２．０Ｖまで改善される。
【００１２】以上の本発明の実施例では第１の半導体お
よび第４の半導体の導電型としてｎ型、第３の半導体と
してｐ型のものしか示さなかったが、これらの導電型を
逆にしても同様の動作が得られる。さらに、用いる材料
として、ＧａＡｓ／ＡｌＧａＡｓ系以外にも、ＳｉＧｅ
／Ｓｉ，Ｇｅ／ＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ，ＧａＳｂ／ＡｌＧａＳｂなど他の半導体でも本発明
が適用できることは明らかである。
よび第４の半導体の導電型としてｎ型、第３の半導体と
してｐ型のものしか示さなかったが、これらの導電型を
逆にしても同様の動作が得られる。さらに、用いる材料
として、ＧａＡｓ／ＡｌＧａＡｓ系以外にも、ＳｉＧｅ
／Ｓｉ，Ｇｅ／ＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ，ＧａＳｂ／ＡｌＧａＳｂなど他の半導体でも本発明
が適用できることは明らかである。
【００１３】
【発明の効果】本発明のトンネルトランジスタの構造に
より、ゲートリーク電流が抑制される。さらに、第４の
半導体層のショットキー電極側に絶縁層を挿入した構造
にすることにより、ゲート電圧の耐圧向上がなされる。
より、ゲートリーク電流が抑制される。さらに、第４の
半導体層のショットキー電極側に絶縁層を挿入した構造
にすることにより、ゲート電圧の耐圧向上がなされる。
【図１】本発明の第１の実施例を示す模式図である。
【図２】本発明の第２の実施例を示す模式図である。
【図３】従来のトンネルトランジスタの構造図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 絶縁層 ５ａ 第４の半導体 ５ｂ 絶縁層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極
Claims (2)
- 【請求項１】基板上の一部に一導電型を有する縮退した
第１の半導体と、縮退していない第２の半導体と、前記
第１の半導体と反対の導電型を有し縮退した第３の半導
体との積層構造を有し、少なくとも前記第２の半導体の
露出表面に前記第２の半導体よりも禁止帯幅が広く、イ
オン化不純物を含有する第４の半導体層と、この半導体
層上のショットキー電極を有し、前記第１の半導体と第
３の半導体にそれぞれオーミック接合を形成する１対の
電極を有することを特徴とするトンネルトランジスタ。 - 【請求項２】少なくとも前記第４の半導体層のショット
キー電極側に絶縁層を挿入した構造の請求項１記載のト
ンネルトランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341594A JP2768097B2 (ja) | 1991-12-25 | 1991-12-25 | トンネルトランジスタ |
| DE69202554T DE69202554T2 (de) | 1991-12-25 | 1992-12-24 | Tunneltransistor und dessen Herstellungsverfahren. |
| EP92311826A EP0549373B1 (en) | 1991-12-25 | 1992-12-24 | Tunnel transistor and method of manufacturing same |
| US08/303,152 US5705827A (en) | 1991-12-25 | 1994-09-08 | Tunnel transistor and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341594A JP2768097B2 (ja) | 1991-12-25 | 1991-12-25 | トンネルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175494A JPH05175494A (ja) | 1993-07-13 |
| JP2768097B2 true JP2768097B2 (ja) | 1998-06-25 |
Family
ID=18347291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341594A Expired - Lifetime JP2768097B2 (ja) | 1991-12-25 | 1991-12-25 | トンネルトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768097B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778447B2 (ja) * | 1994-02-18 | 1998-07-23 | 日本電気株式会社 | トンネルトランジスタおよびその製造方法 |
| JPH10190003A (ja) * | 1996-12-27 | 1998-07-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8193612B2 (en) * | 2004-02-12 | 2012-06-05 | International Rectifier Corporation | Complimentary nitride transistors vertical and common drain |
| JP5470786B2 (ja) * | 2008-09-22 | 2014-04-16 | サンケン電気株式会社 | 半導体装置 |
| JP5649605B2 (ja) * | 2012-03-26 | 2015-01-07 | 株式会社東芝 | スピントランジスタおよびメモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701583B2 (ja) * | 1991-03-05 | 1998-01-21 | 日本電気株式会社 | トンネルトランジスタ及びその製造方法 |
-
1991
- 1991-12-25 JP JP3341594A patent/JP2768097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175494A (ja) | 1993-07-13 |
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