JPH0714056B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0714056B2 JPH0714056B2 JP60072163A JP7216385A JPH0714056B2 JP H0714056 B2 JPH0714056 B2 JP H0714056B2 JP 60072163 A JP60072163 A JP 60072163A JP 7216385 A JP7216385 A JP 7216385A JP H0714056 B2 JPH0714056 B2 JP H0714056B2
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- semiconductor
- layer
- gate
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高い相互コンダクタンスを有し高速動作が可能
な半導体装置に関する。
な半導体装置に関する。
（従来技術とその問題点） 高速動作が期待できる能動半導体装置として、半導体ヘ
テロ界面の２次元電子を利用したFET（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル・
オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.19
（1980）L255〕）。これは、電子親和力の異なる半導体
のヘテロ界面（例えば、AlXGa1-XAs/CaAs）において、
電子親和力の小さな半導体だけに不純物をドーピング
し、電子親和力の大きな半導体側に２次元電子を生じさ
せ、この２次元電子の高い移動度の利用を特徴としてい
る。しかし動作機構からみると、このFETは絶縁膜の替
りにワイドギャップの半導体を用いた一種のMISFET（Me
talInsulator Semiconductor EFT）とみなせるため、
SiのMOSFET（Metal Oxide Semiconductor FET）と同
様の利点および欠点を有している。MIS型のFETは、プロ
セスがバイポーラトランジスタと比べて短く、プレーナ
構造が作り易いことから高集積化が容易である。その反
面、デバイスの負荷駆動能力を表す相互コンダクタンス
が素子寸法の微細化と共に低下することから、高集積化
に伴なう配線容量の増大および外部負荷の駆動による遅
延の割合が増大する。したがって、システム全体の速度
を高めることは負荷駆動能力の高いバイポーラトランジ
スタほど容易ではない。
テロ界面の２次元電子を利用したFET（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル・
オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.19
（1980）L255〕）。これは、電子親和力の異なる半導体
のヘテロ界面（例えば、AlXGa1-XAs/CaAs）において、
電子親和力の小さな半導体だけに不純物をドーピング
し、電子親和力の大きな半導体側に２次元電子を生じさ
せ、この２次元電子の高い移動度の利用を特徴としてい
る。しかし動作機構からみると、このFETは絶縁膜の替
りにワイドギャップの半導体を用いた一種のMISFET（Me
talInsulator Semiconductor EFT）とみなせるため、
SiのMOSFET（Metal Oxide Semiconductor FET）と同
様の利点および欠点を有している。MIS型のFETは、プロ
セスがバイポーラトランジスタと比べて短く、プレーナ
構造が作り易いことから高集積化が容易である。その反
面、デバイスの負荷駆動能力を表す相互コンダクタンス
が素子寸法の微細化と共に低下することから、高集積化
に伴なう配線容量の増大および外部負荷の駆動による遅
延の割合が増大する。したがって、システム全体の速度
を高めることは負荷駆動能力の高いバイポーラトランジ
スタほど容易ではない。
第３図は従来の２次元電子を利用したFETの概略断面図
である。第３図において、１は半絶縁性半導体の基板、
２は不純物を極力少なくした第１の半導体層、３はｎ型
不純物を含有し第１の半導体層２より電子親和力が小さ
い半導体からなる電子供給層、４は第１の半導体層２と
電子供給層３との界面に形成される２次元電子ガス、５
は電子供給層３とショットキ接合を形成するゲート電
極、６は電子供給層３と合金化し２次元電子ガス４と電
気的コンタクトがとれているソース電極、７は６と同様
のドレイン電極である。
である。第３図において、１は半絶縁性半導体の基板、
２は不純物を極力少なくした第１の半導体層、３はｎ型
不純物を含有し第１の半導体層２より電子親和力が小さ
い半導体からなる電子供給層、４は第１の半導体層２と
電子供給層３との界面に形成される２次元電子ガス、５
は電子供給層３とショットキ接合を形成するゲート電
極、６は電子供給層３と合金化し２次元電子ガス４と電
気的コンタクトがとれているソース電極、７は６と同様
のドレイン電極である。
第４図は第３図に示すFETのゲート電極下のバンド構造
を示す図である。第４図において、第３図と同じ番号の
ものは同一機能を果すものである。ECは伝導帯端、Efは
フェルミ準位、EVは充満帯端である。
を示す図である。第４図において、第３図と同じ番号の
ものは同一機能を果すものである。ECは伝導帯端、Efは
フェルミ準位、EVは充満帯端である。
次に、第３図に示す従来の２次元電子を利用したFETの
動作について説明する。ここでFETは第１の半導体層２
がGaAs、電子供給層３がｎ型のAl0.3Ga0.7Asで形成され
ているものとし、またソースを零電位とし、ドレインに
は正電圧が印加されているものとする。
動作について説明する。ここでFETは第１の半導体層２
がGaAs、電子供給層３がｎ型のAl0.3Ga0.7Asで形成され
ているものとし、またソースを零電位とし、ドレインに
は正電圧が印加されているものとする。
ゲート電圧（VG）が0Vの場合、ｎ−Al0.3Ga0.7Asは完全
に空乏化し、第４図に示すバンド構造になっているもの
とするとゲート下のAl0.3Ga0.7As/GaAs界面（GaAs側）
にはｎ−Al0.3Ga0.7As中のイオン化したドナーにより誘
起された２次元電子ガスが形成されており、ソース、ド
レイン間には２次元電子ガスを通じてドレイン電流
（ID）が流れる。ここで、ゲート電圧を負に大きくして
ゆくと、ゲート下の２次元電子ガスが減少してドレイン
電流が減少し、逆にゲート電圧を正に大きくしてゆく
と、ゲート下の２次元電子ガスが増加してドレイン電流
が増加する。つまり、ドレイン電流はゲート電圧により
ｎ−Al0.3Ga0.7As層のキャパシタンスを通して制御され
る。したがって、相互コンダクタンス（gm,ゲート電圧
の変化に対するドレイン電流の変化分）はMOSEFTと同様
の形で記述される。リニア領域では、 となる。ここで、Ｚはゲート幅,Lはゲート長，μｎは２
次元電子の移動度，Ciはｎ−Al0.3Ga0.7Asの単位面積当
りのキャパシタンス，VDはドレイン電圧である。gmを高
めるためにはZ,μｎ，Ci，VDを大きくしＬを小さくする
必要があるが、μｎはほぼ一定であり、また集積化を考
えるとZ,Lは共に小さくなり、VDも大きくできないた
め、Ciを大きくすることが要求される。Ciを大きくする
ことはｎ−Al0.3Ga0.7Asの厚さを薄くすることに対応す
るが、次の理由によりこの厚さを極端に薄くすることは
できない。ｎ−Al0.3Ga0.7Asを薄くするためには、ｎ−
Al0.3Ga0.7Asの不純物濃度を厚さの２乗に逆比例して増
加をさせる必要がある。この不純物濃度の増加はゲート
耐圧を低下させゲートリーク電流を増大させるため、正
常なトランジスタ動作が行なえないようになる。この系
の場合、ｎ＝５×1018cm-3で厚さ200Å程度が限界と考
えられ、相互コンダクタンスの最大値としては１μｍ以
下のゲート長で単位mm当り1000mS程度と予想される。超
高速動作デバイスとしては相互コンダクタンスは数千mS
以上が必要であると考えられるため、この程度の値では
不充分である。
に空乏化し、第４図に示すバンド構造になっているもの
とするとゲート下のAl0.3Ga0.7As/GaAs界面（GaAs側）
にはｎ−Al0.3Ga0.7As中のイオン化したドナーにより誘
起された２次元電子ガスが形成されており、ソース、ド
レイン間には２次元電子ガスを通じてドレイン電流
（ID）が流れる。ここで、ゲート電圧を負に大きくして
ゆくと、ゲート下の２次元電子ガスが減少してドレイン
電流が減少し、逆にゲート電圧を正に大きくしてゆく
と、ゲート下の２次元電子ガスが増加してドレイン電流
が増加する。つまり、ドレイン電流はゲート電圧により
ｎ−Al0.3Ga0.7As層のキャパシタンスを通して制御され
る。したがって、相互コンダクタンス（gm,ゲート電圧
の変化に対するドレイン電流の変化分）はMOSEFTと同様
の形で記述される。リニア領域では、 となる。ここで、Ｚはゲート幅,Lはゲート長，μｎは２
次元電子の移動度，Ciはｎ−Al0.3Ga0.7Asの単位面積当
りのキャパシタンス，VDはドレイン電圧である。gmを高
めるためにはZ,μｎ，Ci，VDを大きくしＬを小さくする
必要があるが、μｎはほぼ一定であり、また集積化を考
えるとZ,Lは共に小さくなり、VDも大きくできないた
め、Ciを大きくすることが要求される。Ciを大きくする
ことはｎ−Al0.3Ga0.7Asの厚さを薄くすることに対応す
るが、次の理由によりこの厚さを極端に薄くすることは
できない。ｎ−Al0.3Ga0.7Asを薄くするためには、ｎ−
Al0.3Ga0.7Asの不純物濃度を厚さの２乗に逆比例して増
加をさせる必要がある。この不純物濃度の増加はゲート
耐圧を低下させゲートリーク電流を増大させるため、正
常なトランジスタ動作が行なえないようになる。この系
の場合、ｎ＝５×1018cm-3で厚さ200Å程度が限界と考
えられ、相互コンダクタンスの最大値としては１μｍ以
下のゲート長で単位mm当り1000mS程度と予想される。超
高速動作デバイスとしては相互コンダクタンスは数千mS
以上が必要であると考えられるため、この程度の値では
不充分である。
以上述べたように、従来の２次元電子を利用したFETで
はMOSFETと同様の動作機構によるため相互コンダクタン
スを増大させるのが困難であり、超高速動作デバイスと
しては能力不足である。
はMOSFETと同様の動作機構によるため相互コンダクタン
スを増大させるのが困難であり、超高速動作デバイスと
しては能力不足である。
（発明の目的） 本発明の目的は、上記欠点を除去し、バイポーラトラン
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
（発明の構成） 本発明によれば、極低不純物濃度の第１の半導体層と、
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さくかつ電子親和力と禁止帯幅の和が小
さくｎ型不純物を含有する第２の半導体層と、該第２の
半導体層上の一部に設けられｐ型不純物を高濃度に含有
する第３の半導体層と、該第３の半導体層上に設けられ
該第３の半導体層とオーミック接合を形成するゲート電
極と、該ゲート電極を挟んで第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
を形成する一対の電極とを含み、第２の半導体層と第１
の半導体層の界面に第３の半導体層から注入される正孔
を蓄積することを特徴とする半導体装置が得られる。
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さくかつ電子親和力と禁止帯幅の和が小
さくｎ型不純物を含有する第２の半導体層と、該第２の
半導体層上の一部に設けられｐ型不純物を高濃度に含有
する第３の半導体層と、該第３の半導体層上に設けられ
該第３の半導体層とオーミック接合を形成するゲート電
極と、該ゲート電極を挟んで第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
を形成する一対の電極とを含み、第２の半導体層と第１
の半導体層の界面に第３の半導体層から注入される正孔
を蓄積することを特徴とする半導体装置が得られる。
（発明の原理） 本発明のFETの動作原理は、第１の半導体層と第２の半
導体層との界面に形成される２次元電子を、第３の半導
体層から第２の半導体と第１の半導体との界面に注入す
る正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。この時、２次元電子はドレイン電界により高速度
でドレインに引き込まれ、ドレイン電流となる。注入さ
れる正孔の量はゲート電圧の増加で指数関数的に増大す
るので、同様にドレイン電流も指数関数的に増加する。
したがって、本発明のFETにより、高い相互コンダクタ
ンスが容易に実現される。
導体層との界面に形成される２次元電子を、第３の半導
体層から第２の半導体と第１の半導体との界面に注入す
る正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。この時、２次元電子はドレイン電界により高速度
でドレインに引き込まれ、ドレイン電流となる。注入さ
れる正孔の量はゲート電圧の増加で指数関数的に増大す
るので、同様にドレイン電流も指数関数的に増加する。
したがって、本発明のFETにより、高い相互コンダクタ
ンスが容易に実現される。
（実施例） 以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の断面模式図である。第
１図において、第3,4図と同じ番号のものは第3,4図と同
等物で同一機能を果すものである。８は第１の半導体層
２より電子親和力が小さくかつ第１の半導体層２より電
子親和力と禁止帯幅の和が小さくｎ型不純物を含有する
第２の半導体層、９はｐ型不純物を高濃度に含有する第
３の半導体層である。第３の半導体層９の材料は第２の
半導体層８へ正孔を注入できるものであれば何でも良い
が、注入効率を高める上から第３の半導体層と接触して
いる面での第２の半導体層８と同一材料または第２の半
導体層８より電子親和力と禁止帯幅との和が大きな材料
が望ましい。
１図において、第3,4図と同じ番号のものは第3,4図と同
等物で同一機能を果すものである。８は第１の半導体層
２より電子親和力が小さくかつ第１の半導体層２より電
子親和力と禁止帯幅の和が小さくｎ型不純物を含有する
第２の半導体層、９はｐ型不純物を高濃度に含有する第
３の半導体層である。第３の半導体層９の材料は第２の
半導体層８へ正孔を注入できるものであれば何でも良い
が、注入効率を高める上から第３の半導体層と接触して
いる面での第２の半導体層８と同一材料または第２の半
導体層８より電子親和力と禁止帯幅との和が大きな材料
が望ましい。
本発明の構造を実現できる例としては、第１の半導体層
２が高純度InP、第２の半導体層８が厚さ500Å程度でｎ
型不純物濃度が１×1018cm-3程度のInPと格子整合のと
れたｎ−AlInAs（以下のAlInAsも同様にInPと整合して
いるとする。）第３の半導体層が厚さ100Å程度でｐ型
不純物濃度が１×1019cm-3以上のp+−AlInAsからなるも
のがある。
２が高純度InP、第２の半導体層８が厚さ500Å程度でｎ
型不純物濃度が１×1018cm-3程度のInPと格子整合のと
れたｎ−AlInAs（以下のAlInAsも同様にInPと整合して
いるとする。）第３の半導体層が厚さ100Å程度でｐ型
不純物濃度が１×1019cm-3以上のp+−AlInAsからなるも
のがある。
以下、本実施例の動作を、各半導体層に前述の材料を用
い、このバンド構造図である第２図を用いて詳細に説明
する。
い、このバンド構造図である第２図を用いて詳細に説明
する。
第２図は第１図に示すFETのゲート電極下のバンド構造
を示す図である。第２図において、第1,3,4図と同じ番
号のものは第1,3,4図と同等物で同一機能を果すもので
ある。このバンド図は熱平衡状態を表わしたものであ
り、バンド構造を理解し易くするため２次元電子ガス４
が形成されている状態（ディプレッションモード）を示
している。超高速動作用のFETでは、熱平衡状態では２
次元電子ガス４が形成されてない状態（エンハンスメン
トモード）を用いる方が望ましい。
を示す図である。第２図において、第1,3,4図と同じ番
号のものは第1,3,4図と同等物で同一機能を果すもので
ある。このバンド図は熱平衡状態を表わしたものであ
り、バンド構造を理解し易くするため２次元電子ガス４
が形成されている状態（ディプレッションモード）を示
している。超高速動作用のFETでは、熱平衡状態では２
次元電子ガス４が形成されてない状態（エンハンスメン
トモード）を用いる方が望ましい。
ゲート電極に正電圧を印加するとp+−AlInAs層９とｎ−
AlInAs層８の接合は順バイアス状態になる。この時、ｎ
−AlInAs層８は低電子濃度でありかつこの層はほぼ完全
に空乏化しているので、順バイアスによるｎ−AlInAsか
らp+−AlInAs層９への電子の注入はほとんど無視でき
る。一方、p+−AlInAs層９からｎ−AlInAs層８への正孔
の注入は顕著である。注入された正孔はｎ−AlInAs層８
を経てｎ−AlInAs層８とInP層２の界面に到達するが、
ここに正孔に対する障壁があるためこの界面にたまる。
たまった正孔のほとんどはソース・ゲート間の電界によ
りｎ−InGaAsソース電極側に移動する。また一部は電子
との再結合により消滅する。ｎ−AlInAs/InP界面に正孔
がたまると、正孔の量に対応してこの界面に２次元電子
が誘起される。誘起された２次元電子は高い移動度を有
しているのでソース・ドレイン間の電界によって瞬時に
ドレイン側に流れてゆき、その結果再び正孔により２次
元電子が誘起される。したがって、p+−AlInAs層９から
注入された正孔はソース電極に吸収されるまでに多数の
２次元電子を誘起させることになり、ドレイン電流とゲ
ート電流（主に正孔電流）との比（電流増幅率β）は非
常に大きなものとなる。また、p+−AlInAs層９からｎ−
AlInAs層８へ注入される正孔の数は順バイアス電圧（ほ
ぼゲート電圧に対応）の指数関数で増加するため、相互
コンダクタンスもゲート電圧の増加で指数関数的に増加
し非常に大きなものとなる。
AlInAs層８の接合は順バイアス状態になる。この時、ｎ
−AlInAs層８は低電子濃度でありかつこの層はほぼ完全
に空乏化しているので、順バイアスによるｎ−AlInAsか
らp+−AlInAs層９への電子の注入はほとんど無視でき
る。一方、p+−AlInAs層９からｎ−AlInAs層８への正孔
の注入は顕著である。注入された正孔はｎ−AlInAs層８
を経てｎ−AlInAs層８とInP層２の界面に到達するが、
ここに正孔に対する障壁があるためこの界面にたまる。
たまった正孔のほとんどはソース・ゲート間の電界によ
りｎ−InGaAsソース電極側に移動する。また一部は電子
との再結合により消滅する。ｎ−AlInAs/InP界面に正孔
がたまると、正孔の量に対応してこの界面に２次元電子
が誘起される。誘起された２次元電子は高い移動度を有
しているのでソース・ドレイン間の電界によって瞬時に
ドレイン側に流れてゆき、その結果再び正孔により２次
元電子が誘起される。したがって、p+−AlInAs層９から
注入された正孔はソース電極に吸収されるまでに多数の
２次元電子を誘起させることになり、ドレイン電流とゲ
ート電流（主に正孔電流）との比（電流増幅率β）は非
常に大きなものとなる。また、p+−AlInAs層９からｎ−
AlInAs層８へ注入される正孔の数は順バイアス電圧（ほ
ぼゲート電圧に対応）の指数関数で増加するため、相互
コンダクタンスもゲート電圧の増加で指数関数的に増加
し非常に大きなものとなる。
以上述べたように本発明によるトランジスタは、構造的
には従来の２次元電子ガスFETと類似であるが、動作特
性の上からはバイポーラトランジスタと類似しており、
従来FETの持つ高集積化に適した構造およびバイポーラ
トランジスタの持つ高い相互コンダクタンスを共に備え
たものである。
には従来の２次元電子ガスFETと類似であるが、動作特
性の上からはバイポーラトランジスタと類似しており、
従来FETの持つ高集積化に適した構造およびバイポーラ
トランジスタの持つ高い相互コンダクタンスを共に備え
たものである。
本実施例によるトランジスタの作製として、まず結晶成
長方法としてMBE（Molecular Beam Epitaxy）を用
い、半絶縁性InP基板１上に厚さ１μｍの高純度InP層２
を成長させ、続いて厚さ300Åで１×1018cm-3のSi不純
物を含むｎ−AlInAs層８、厚さ100Åで３×1019cm-3のB
e不純物を含むp+−AlInAs層９を順次成長させた。次にA
lを蒸着し、これをパターニングしてゲート電極５とし
不用なp+−AlInAs層をこれをマスクに除去し、AuGe/Au
のソースおよびドレイン電極6,7を蒸着およびアロイし
てトランジスタを完成させた。その結果、ゲート長0.5
μm,ゲート・ソース間およびゲート・ドレイン間が0.5
μｍのものにおいて、gm＝6000mS/mm（1mmゲート幅当
り）、β＝100の特性が得られた。
長方法としてMBE（Molecular Beam Epitaxy）を用
い、半絶縁性InP基板１上に厚さ１μｍの高純度InP層２
を成長させ、続いて厚さ300Åで１×1018cm-3のSi不純
物を含むｎ−AlInAs層８、厚さ100Åで３×1019cm-3のB
e不純物を含むp+−AlInAs層９を順次成長させた。次にA
lを蒸着し、これをパターニングしてゲート電極５とし
不用なp+−AlInAs層をこれをマスクに除去し、AuGe/Au
のソースおよびドレイン電極6,7を蒸着およびアロイし
てトランジスタを完成させた。その結果、ゲート長0.5
μm,ゲート・ソース間およびゲート・ドレイン間が0.5
μｍのものにおいて、gm＝6000mS/mm（1mmゲート幅当
り）、β＝100の特性が得られた。
上記の本発明実施例では半導体材料としてInP/InAlAsし
か示さなかったが、他の半導体材料（例えばInAs/GaAsS
b）でも良いことは明らかである。
か示さなかったが、他の半導体材料（例えばInAs/GaAsS
b）でも良いことは明らかである。
本発明の第2,第３の半導体層は均一組成，均一ドーピン
グでなくてもよい。短周期の超格子を用いたり、厚さ方
向の組成の変化やドーピングの変化をつけても良い。短
周期の超格子は２つの材料で第１〜第３の半導体層すべ
てを実現できる利点がある。組成の変化は表面層の保護
やオーミックコンタクトを取り易くするなどの点で重要
である（例えば、第２の半導体層をｎ−AlInAsからｎ−
GaInAsに徐々に変化させる）。ドーピングの変化は正孔
の注入効率を高める（第２の半導体層上部を低不純物濃
度とする）上で重要である。また、ソースおよびドレイ
ン電極の形成は第２の半導体層上だけでなくこの層を堀
り下げたところで形成したり、第３の半導体層を残しそ
の上に付けても良い。
グでなくてもよい。短周期の超格子を用いたり、厚さ方
向の組成の変化やドーピングの変化をつけても良い。短
周期の超格子は２つの材料で第１〜第３の半導体層すべ
てを実現できる利点がある。組成の変化は表面層の保護
やオーミックコンタクトを取り易くするなどの点で重要
である（例えば、第２の半導体層をｎ−AlInAsからｎ−
GaInAsに徐々に変化させる）。ドーピングの変化は正孔
の注入効率を高める（第２の半導体層上部を低不純物濃
度とする）上で重要である。また、ソースおよびドレイ
ン電極の形成は第２の半導体層上だけでなくこの層を堀
り下げたところで形成したり、第３の半導体層を残しそ
の上に付けても良い。
（発明の効果） 以上詳細に説明したように、本発明によれば、高集積化
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
第１図は本発明の実施例の断面図、第２図は第１図のゲ
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスFETの断面図、第４図は第３図のゲート電極下のバ
ンド構造図である。 １……基板、２……第１の半導体層 ３……電子供給層、４……２次元電子ガス ５……ゲート電極、６……ソース電極 ７……ドレイン電極、８……第２の半導体層 ９……第３の半導体層
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスFETの断面図、第４図は第３図のゲート電極下のバ
ンド構造図である。 １……基板、２……第１の半導体層 ３……電子供給層、４……２次元電子ガス ５……ゲート電極、６……ソース電極 ７……ドレイン電極、８……第２の半導体層 ９……第３の半導体層
フロントページの続き (56)参考文献 特開 昭60−27172（ＪＰ，Ａ) 特開 昭57−26473（ＪＰ，Ａ) 特開 昭57−95672（ＪＰ，Ａ) 特開 昭58−147169（ＪＰ，Ａ) 特開 昭59−22367（ＪＰ，Ａ) 特開 昭59−32174（ＪＰ，Ａ)
Claims (1)
- 【請求項１】極低不純物濃度の第１の半導体層と、該第
１の半導体層上に設けられて該第１の半導体層より電子
親和力が小さくかつ電子親和力と禁止帯幅の和が小さく
ｎ型不純物を含有する第２の半導体層と、該第２の半導
体層上の一部に設けられｐ型不純物を高濃度に含有する
第３の半導体層と、該第３の半導体層上に設けられ該第
３の半導体層とオーミック接合を形成するゲート電極
と、該ゲート電極を挟んで第１の半導体層と第２の半導
体層との界面に存在するキャリアと電気的にコンタクト
を形成する一対の電極とを含み、第２の半導体層と第１
の半導体層の界面に第３の半導体層から注入される正孔
を蓄積することを特徴とする半導体装置。
Priority Applications (4)
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| JP60072163A JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
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|---|---|---|---|
| JP60072163A JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
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| JPH0714056B2 true JPH0714056B2 (ja) | 1995-02-15 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP60072163A Expired - Fee Related JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
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-
1985
- 1985-04-05 JP JP60072163A patent/JPH0714056B2/ja not_active Expired - Fee Related
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