JPH0789585B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0789585B2 JPH0789585B2 JP59277487A JP27748784A JPH0789585B2 JP H0789585 B2 JPH0789585 B2 JP H0789585B2 JP 59277487 A JP59277487 A JP 59277487A JP 27748784 A JP27748784 A JP 27748784A JP H0789585 B2 JPH0789585 B2 JP H0789585B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ヘテロに接合界面における高速なキャ
リアを用いた半導体装置に関するものである。
リアを用いた半導体装置に関するものである。
（技術の背景と従来技術の問題点） 従来の電子親和力の相異なるヘテロ接合を用いた電界効
果型トランジスタ（以下、FETという。）の模式的断面
図（応用物理第50巻第12号、1981年、1316頁）を第６図
に示す。第６図において、101は半絶縁性基板にあり、
例えばGaAs、102は低不純物密度の第１の半導体層、例
えばノンドープGaAs、103は高いドナー不純物密度を含
有し、この第１の半導体層102の電子親和力よりも小さ
い電子親和力を有する第２の半導体層、例えばｎ型のAl
0.3Ga0.7As、104はソース電極領域、105はゲート電極領
域、106はドレイン電極領域、107は２次元電子層からな
る電流通路（以下、電子チャネルという。）である。こ
の素子は、ゲート電極領域105に印加されたゲート電圧
により電子チャネル107の電子濃度を制御して、他に設
けられたソース電極領域104とドレイン電極領域106の間
に形成される電子チャネル107のインピーダンスを制御
することを基本原理とするFETである。
果型トランジスタ（以下、FETという。）の模式的断面
図（応用物理第50巻第12号、1981年、1316頁）を第６図
に示す。第６図において、101は半絶縁性基板にあり、
例えばGaAs、102は低不純物密度の第１の半導体層、例
えばノンドープGaAs、103は高いドナー不純物密度を含
有し、この第１の半導体層102の電子親和力よりも小さ
い電子親和力を有する第２の半導体層、例えばｎ型のAl
0.3Ga0.7As、104はソース電極領域、105はゲート電極領
域、106はドレイン電極領域、107は２次元電子層からな
る電流通路（以下、電子チャネルという。）である。こ
の素子は、ゲート電極領域105に印加されたゲート電圧
により電子チャネル107の電子濃度を制御して、他に設
けられたソース電極領域104とドレイン電極領域106の間
に形成される電子チャネル107のインピーダンスを制御
することを基本原理とするFETである。
第７図は、例えばノーマリオン型の場合の熱平衡状態に
おけるゲート電極領域105の直下のエネルギーバンド図
を表わしている。ここで、ECは伝導帯下端のエネルギー
準位、EFはフェルミ準位、ｑφＢはショットキ障壁の高
さ、はイオン化ドナー不純物を表わしている。このFE
Tの場合周知の様に、第１と第２の半導体層102と103と
ヘテロ接合界面近傍に蓄積された２次元電子は、特に不
純物散乱の影響が少なくなるために極めて大きな電子移
動度を有しており、従って、特に超高速性及び低雑音性
に優れた効果を有している。
おけるゲート電極領域105の直下のエネルギーバンド図
を表わしている。ここで、ECは伝導帯下端のエネルギー
準位、EFはフェルミ準位、ｑφＢはショットキ障壁の高
さ、はイオン化ドナー不純物を表わしている。このFE
Tの場合周知の様に、第１と第２の半導体層102と103と
ヘテロ接合界面近傍に蓄積された２次元電子は、特に不
純物散乱の影響が少なくなるために極めて大きな電子移
動度を有しており、従って、特に超高速性及び低雑音性
に優れた効果を有している。
第６図に示したような従来構造FETにおいては、ソース
抵抗の減少のためには２次元電子層107の面密度を大き
くするのが効果的である。しかしながら、このためには
第２の半導体層103中のドナー不純物密度を大きくする
必要があるが、これはショットキゲートの耐圧を低下さ
せる欠点があった。さらにゲート入力容量が大きくな
り、相互コンダクタンスは少し大きくなるもののしゃ断
周波数を却って低下する現像を招いていた。言い換えれ
ば、ソース抵抗、相互コンダクタンス、入力容量など高
周波動作に重要なパラメータを、それぞれ独立に制御で
きない欠点を有していた。更に通常用いられているSiを
ドープしたＮ型Al0.3Ga0.7As中にはDXセンターと呼ばれ
る深い準位が存在し、これが原因となって、温度変化に
伴うゲートしきい値電圧の大きなシフト、高電界印加時
における走行電子のトラップ及び長時間に亘る電流の光
応答などの動作特性の不安定性を引き起こしていた。ま
た、第２の半導体層103の膜厚及び不純物密度に対し
て、ゲートしきい値電圧が極めて敏感であるため、この
ゲートしきい値電圧の絶対値制御及び再現性が極めて困
難であった。以下のような欠点は、ソース抵抗を小さく
し、高い相互コンダクタンスを得るためには、第２の半
導体層の膜厚を薄くし、しかも高濃度に不純物をドープ
することが重要であるという従来の考え方に必然的に付
随するものであった。この対策の例として、特開昭59−
25275及び特開昭59−124769がある。これらは、単に第
２の半導体層の表面側の不純物密度を下げたものであ
る。これにより、ゲート耐圧及びゲート入力容量の点で
少々改善はみられるものの、第２の半導体層の不純物密
度が例えば1017cm-3程度と未だ高く、その改善は十分な
ものとは言い難い。逆に、相互コンダクタンスの低下を
招いてしまう。更に、前記トラップ及びゲートしきい値
電圧の制御性の問題解決も期待できない。
抵抗の減少のためには２次元電子層107の面密度を大き
くするのが効果的である。しかしながら、このためには
第２の半導体層103中のドナー不純物密度を大きくする
必要があるが、これはショットキゲートの耐圧を低下さ
せる欠点があった。さらにゲート入力容量が大きくな
り、相互コンダクタンスは少し大きくなるもののしゃ断
周波数を却って低下する現像を招いていた。言い換えれ
ば、ソース抵抗、相互コンダクタンス、入力容量など高
周波動作に重要なパラメータを、それぞれ独立に制御で
きない欠点を有していた。更に通常用いられているSiを
ドープしたＮ型Al0.3Ga0.7As中にはDXセンターと呼ばれ
る深い準位が存在し、これが原因となって、温度変化に
伴うゲートしきい値電圧の大きなシフト、高電界印加時
における走行電子のトラップ及び長時間に亘る電流の光
応答などの動作特性の不安定性を引き起こしていた。ま
た、第２の半導体層103の膜厚及び不純物密度に対し
て、ゲートしきい値電圧が極めて敏感であるため、この
ゲートしきい値電圧の絶対値制御及び再現性が極めて困
難であった。以下のような欠点は、ソース抵抗を小さく
し、高い相互コンダクタンスを得るためには、第２の半
導体層の膜厚を薄くし、しかも高濃度に不純物をドープ
することが重要であるという従来の考え方に必然的に付
随するものであった。この対策の例として、特開昭59−
25275及び特開昭59−124769がある。これらは、単に第
２の半導体層の表面側の不純物密度を下げたものであ
る。これにより、ゲート耐圧及びゲート入力容量の点で
少々改善はみられるものの、第２の半導体層の不純物密
度が例えば1017cm-3程度と未だ高く、その改善は十分な
ものとは言い難い。逆に、相互コンダクタンスの低下を
招いてしまう。更に、前記トラップ及びゲートしきい値
電圧の制御性の問題解決も期待できない。
（発明の目的） 本発明の目的は、以上のような従来技術における欠点を
除去し、設計の自由度が大きく、高速性及び高周波特性
に優れ、しかも高い生産性及び信頼性を有するヘテロ接
合を用いた半導体装置を提供することである。
除去し、設計の自由度が大きく、高速性及び高周波特性
に優れ、しかも高い生産性及び信頼性を有するヘテロ接
合を用いた半導体装置を提供することである。
（発明の構成） 本発明によれば、高抵抗基板上に、高純度あるいはｐ型
の第１の半導体層と、該第１の半導体より電子親和力の
小さい第２の半導体層と、該第２の半導体層との界面に
おいて第２の半導体と電子親和力がほぼ等しく上方に向
って電子親和性が漸増する第３の半導体層とが順次積載
され、該第２の半導体層から第３の半導体層の一部にか
けてｎ型の不純物がドープされて該第１の半導体層と第
２の半導体層との界面の第１の半導体層側に電子チャネ
ルが形成され、該電子チャネルの導電度を第３の半導体
層上に形成されたゲート電極で制御する半導体装置であ
って、ｎ型にドープされた該第２の半導体層及び該第３
の半導体層の総ドナー密度によって電子チャネルの面電
子密度が制御され、高純度の該第３の半導体層の厚さに
よってゲート入力容量が制御されることを特徴とする半
導体装置が得られる。
の第１の半導体層と、該第１の半導体より電子親和力の
小さい第２の半導体層と、該第２の半導体層との界面に
おいて第２の半導体と電子親和力がほぼ等しく上方に向
って電子親和性が漸増する第３の半導体層とが順次積載
され、該第２の半導体層から第３の半導体層の一部にか
けてｎ型の不純物がドープされて該第１の半導体層と第
２の半導体層との界面の第１の半導体層側に電子チャネ
ルが形成され、該電子チャネルの導電度を第３の半導体
層上に形成されたゲート電極で制御する半導体装置であ
って、ｎ型にドープされた該第２の半導体層及び該第３
の半導体層の総ドナー密度によって電子チャネルの面電
子密度が制御され、高純度の該第３の半導体層の厚さに
よってゲート入力容量が制御されることを特徴とする半
導体装置が得られる。
（発明の原理・作用） 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
第１図は本発明の半導体装置の基本的構造の一例を示し
模式的構造断面図である。
模式的構造断面図である。
第１図において、11は半絶縁性基板であり、12は高純度
あるいはｐ型の第１の半導体層、13はこの第１の半導体
層12の電子親和力よりも小さい電子親和力を有し、かつ
ｎ型で高い不純物密度の第２の半導体層、14は第２の半
導体層13との界面において、第２の半導体層13の有する
電子親和力とほぼ等しい上方に向って電子親和力が漸増
しかつその界面から一部ｎ型に不純物ドープされている
第３の半導体層、16はソース電極領域、17はゲート電極
領域、18はドレイン電極領域、19は電子チャネルであ
る。
あるいはｐ型の第１の半導体層、13はこの第１の半導体
層12の電子親和力よりも小さい電子親和力を有し、かつ
ｎ型で高い不純物密度の第２の半導体層、14は第２の半
導体層13との界面において、第２の半導体層13の有する
電子親和力とほぼ等しい上方に向って電子親和力が漸増
しかつその界面から一部ｎ型に不純物ドープされている
第３の半導体層、16はソース電極領域、17はゲート電極
領域、18はドレイン電極領域、19は電子チャネルであ
る。
第２図（ａ）乃至（ｃ）は第１図に示す本発明によるFE
Tのゲート電極17直下における電子親和力の深さ方向分
布、ドナー密度分布、ノーマリオン型FETの熱平衡状態
下でのエネルギーバンドをそれぞれ示す図である。
Tのゲート電極17直下における電子親和力の深さ方向分
布、ドナー密度分布、ノーマリオン型FETの熱平衡状態
下でのエネルギーバンドをそれぞれ示す図である。
第２図（ａ）に示すように、電子親和力は第１の半導体
層12よりも第２の半導体層13が小さく、第３の半導体層
14は第２の半導体層13との界面においては第２の半導体
層13とほぼ同じであるが表面側に向かって漸増してい
る。ここで、第１の半導体層12と第３の半導体層14の表
面での電子親和力は必ずしも等しい必要はない。
層12よりも第２の半導体層13が小さく、第３の半導体層
14は第２の半導体層13との界面においては第２の半導体
層13とほぼ同じであるが表面側に向かって漸増してい
る。ここで、第１の半導体層12と第３の半導体層14の表
面での電子親和力は必ずしも等しい必要はない。
また、第２図（ｂ）に示すように、第１の半導体層12及
び第３の半導体層14の表面でのドナー密度はほぼ零に
し、第２の半導体層13から第３の半導体層14の一部にか
けるドナー密度は高くする。
び第３の半導体層14の表面でのドナー密度はほぼ零に
し、第２の半導体層13から第３の半導体層14の一部にか
けるドナー密度は高くする。
更に、第２図（ｃ）において、ノーマリオン型FETを仮
定しているので、熱平衡下において２次元電子チャネル
19が形成されている。
定しているので、熱平衡下において２次元電子チャネル
19が形成されている。
本発明の基本原理は、半導体表面におけるフェルミレベ
ルのピニング効果を積極的に利用することにより成立っ
ている。即ち、第２図（ｃ）を参照して、２次元電子層
19は従来と同じく第１及び第２の半導体のヘテロ界面に
おける第２の半導体層13の空乏層内に電荷によって形成
される。一方、表面フェルミレベルのピニング効果によ
って形成されたゲート電極直下のポテンシャルφＢは、
不純物ドープされていない第３の半導体層14の一部を通
して、伝導帯最低点（矢印↓で表示）より左側の不純物
ドープされた第２の半導体層13及び第３の半導体層14の
一部における正電荷によってまかなう。ここで、不純物
ドープされていない第３の半導体層14の一部の厚さを増
加すれば、第３の半導体層14の表面電界は小さくなり、
従って伝導帯最低点より左側の不純物ドープされた第２
の半導体層13及び第３の半導体層14の一部に拡がる空乏
層幅は小さくなる。この時ヘテロ界面側の第２の半導体
層13の膜厚が２次元電子層19の面密度を最大にするのに
必要な膜厚以上であり、しかも一定のドーピングレベル
であれば２次元電子層19の面密度は不変である。従っ
て、ゲート入力容量が近似的に第２及び第３の半導体層
の膜厚の総和に反比例することを考慮すれば、２次元電
子層19の面密度を大きく保つたまま、即ちソース抵抗を
小さく保ったまま、ゲート入力容量を低減すること、換
言すれば、これらのパラメータを独立に制御することが
可能になる。また、その結果、遮断周波数の向上もはか
れる。更に、第６図及び第７図に示した従来のFETで
は、ゲート電極直下で電界が最大であり、かつドーピン
グレベルを上げる程電界が高くなるのに対し、本発明に
よるFETでは、ゲート電極直下の不純物ドープしていな
い第３の半導体層14の電界はほぼ一定でかつ小さく、特
にこの不純物ドープしていない第３の半導体層14の一部
を厚くする程小さくなるため、ゲート耐圧は大きく向上
する。即ち、不純物ドープされた第２の半導体層13及び
第３の半導体層14の一部のドーピングレベルに依存な
く、ゲート耐圧を大きくできる。
ルのピニング効果を積極的に利用することにより成立っ
ている。即ち、第２図（ｃ）を参照して、２次元電子層
19は従来と同じく第１及び第２の半導体のヘテロ界面に
おける第２の半導体層13の空乏層内に電荷によって形成
される。一方、表面フェルミレベルのピニング効果によ
って形成されたゲート電極直下のポテンシャルφＢは、
不純物ドープされていない第３の半導体層14の一部を通
して、伝導帯最低点（矢印↓で表示）より左側の不純物
ドープされた第２の半導体層13及び第３の半導体層14の
一部における正電荷によってまかなう。ここで、不純物
ドープされていない第３の半導体層14の一部の厚さを増
加すれば、第３の半導体層14の表面電界は小さくなり、
従って伝導帯最低点より左側の不純物ドープされた第２
の半導体層13及び第３の半導体層14の一部に拡がる空乏
層幅は小さくなる。この時ヘテロ界面側の第２の半導体
層13の膜厚が２次元電子層19の面密度を最大にするのに
必要な膜厚以上であり、しかも一定のドーピングレベル
であれば２次元電子層19の面密度は不変である。従っ
て、ゲート入力容量が近似的に第２及び第３の半導体層
の膜厚の総和に反比例することを考慮すれば、２次元電
子層19の面密度を大きく保つたまま、即ちソース抵抗を
小さく保ったまま、ゲート入力容量を低減すること、換
言すれば、これらのパラメータを独立に制御することが
可能になる。また、その結果、遮断周波数の向上もはか
れる。更に、第６図及び第７図に示した従来のFETで
は、ゲート電極直下で電界が最大であり、かつドーピン
グレベルを上げる程電界が高くなるのに対し、本発明に
よるFETでは、ゲート電極直下の不純物ドープしていな
い第３の半導体層14の電界はほぼ一定でかつ小さく、特
にこの不純物ドープしていない第３の半導体層14の一部
を厚くする程小さくなるため、ゲート耐圧は大きく向上
する。即ち、不純物ドープされた第２の半導体層13及び
第３の半導体層14の一部のドーピングレベルに依存な
く、ゲート耐圧を大きくできる。
ここで例えば、第１の半導体層12にGaAs、第２の半導体
層13にAlGaAs、第３の半導体層14にAlXGa1-XAsでｘが表
面側に向かって漸減し、表面で零となる層を用いる、す
なわち、第２の半導体層の表面から、電子親和力が漸増
し、GaAsに至る層を用いれば、ｎ型にドープされた第３
の半導体層14の一部はDXセンターの少いかあるいは存在
しないAlAsのモル比ｘの小さいAlXGa1-XAs及びGaAs層で
あるので、従来技術における素子冷却に伴うゲートしき
い値電圧の変化及び特性の長期的変動を防ぐことができ
る。また、表面には素子製造プロセス中の影響を受けに
くい高品質のGaAs層となるため、良好なオーミック電極
形成も容易となり素子の高信頼性及び高生産性を可能に
する。また、AlGaAsに比べGaAsは低いショットキ障壁を
形成することから、この障壁をまかなう電荷量、従って
空乏層幅は小さくできるため、相互コンダクタンスgmの
向上に有利である。更に、以下に示すように、ゲートし
きい値電圧の制御性を著しく改善できることから高集積
回路への応用にも極めて有利となる。
層13にAlGaAs、第３の半導体層14にAlXGa1-XAsでｘが表
面側に向かって漸減し、表面で零となる層を用いる、す
なわち、第２の半導体層の表面から、電子親和力が漸増
し、GaAsに至る層を用いれば、ｎ型にドープされた第３
の半導体層14の一部はDXセンターの少いかあるいは存在
しないAlAsのモル比ｘの小さいAlXGa1-XAs及びGaAs層で
あるので、従来技術における素子冷却に伴うゲートしき
い値電圧の変化及び特性の長期的変動を防ぐことができ
る。また、表面には素子製造プロセス中の影響を受けに
くい高品質のGaAs層となるため、良好なオーミック電極
形成も容易となり素子の高信頼性及び高生産性を可能に
する。また、AlGaAsに比べGaAsは低いショットキ障壁を
形成することから、この障壁をまかなう電荷量、従って
空乏層幅は小さくできるため、相互コンダクタンスgmの
向上に有利である。更に、以下に示すように、ゲートし
きい値電圧の制御性を著しく改善できることから高集積
回路への応用にも極めて有利となる。
第３図には、第２図（ｃ）を参照して、ショットキ障壁
ｑφＢ＝0.8eVとした時の不純物ドープしていない半導
体層の膜厚tUNと不純物ドープした半導体層の膜厚tDの
関係を表す計算結果を示した。但し、ドーピングレベル
はND＝２×1018cm-3とした。第３図は、例えばtUN＝500
Åの時、ｑφＢ＝0.8eVによって空乏化するドープ層の
膜厚tD≒50Åとなることを示している。即ちｑφＢ＝0.
8eVは、500Å程度のノンドープ層の下にわずか50Å程度
のドープ層を形成することによりまかなわれる。また、
例えばtUN＝500Å付近の±100Å程度の膜厚の変動はtD
＝50Å付近の高々±10Å程度の変動にしか相当しないこ
とが分る。従って、これら半導体層の膜厚変動に極めて
敏感なゲートしきい値電圧の制御性も著しく向上できる
ことが分る。
ｑφＢ＝0.8eVとした時の不純物ドープしていない半導
体層の膜厚tUNと不純物ドープした半導体層の膜厚tDの
関係を表す計算結果を示した。但し、ドーピングレベル
はND＝２×1018cm-3とした。第３図は、例えばtUN＝500
Åの時、ｑφＢ＝0.8eVによって空乏化するドープ層の
膜厚tD≒50Åとなることを示している。即ちｑφＢ＝0.
8eVは、500Å程度のノンドープ層の下にわずか50Å程度
のドープ層を形成することによりまかなわれる。また、
例えばtUN＝500Å付近の±100Å程度の膜厚の変動はtD
＝50Å付近の高々±10Å程度の変動にしか相当しないこ
とが分る。従って、これら半導体層の膜厚変動に極めて
敏感なゲートしきい値電圧の制御性も著しく向上できる
ことが分る。
また、高周波特性に重要な遮断周波数fTは次式（１）で
与えられる。
与えられる。
ここでgmは相互コンタクダンスを、Cgsはゲート入力容
量を表わしている。ゲート入力容量は、近似的に第２及
び第３の半導体を絶縁膜とする容量に比例する。したが
って本発明による第３の半導体層14は、ゲート入力容量
の低減をはかることができ、しかも、ヘテロ界面の電子
チャネル19の面電子密度を大きく維持できるため、遮断
周波週fTの増大をはかることができる。
量を表わしている。ゲート入力容量は、近似的に第２及
び第３の半導体を絶縁膜とする容量に比例する。したが
って本発明による第３の半導体層14は、ゲート入力容量
の低減をはかることができ、しかも、ヘテロ界面の電子
チャネル19の面電子密度を大きく維持できるため、遮断
周波週fTの増大をはかることができる。
なぜならば、真性相互コンダクタンスをgmo、ソース抵
抗をRSとすると、gmは で表わされ、gmoはCgsと同様な割合で減少するが、RSが
一定のためgmはCgsよりも減少の割合が小さいためであ
る。また、第２及び第３の半導体層13及び14の膜厚及び
不純物密度を調整することなどにより、ノーマリオン型
及びノーマリオフ型のFETを実現できる。
抗をRSとすると、gmは で表わされ、gmoはCgsと同様な割合で減少するが、RSが
一定のためgmはCgsよりも減少の割合が小さいためであ
る。また、第２及び第３の半導体層13及び14の膜厚及び
不純物密度を調整することなどにより、ノーマリオン型
及びノーマリオフ型のFETを実現できる。
以上説明したような本発明の原理・作用は、本発明に特
有なものであり。従来技術のものとは著しく異なる。
有なものであり。従来技術のものとは著しく異なる。
（実施例１） 次に本発明の実施例１について説明する。本実施例にお
けるFETの模式的構造断面図は第１図と同様である。本
実施例においては、半絶縁性基板11に半絶縁性GaAs基板
を、第１の半導体層12に不純物密度が１×1015cm-3以下
で膜厚１μｍのノンドープGaAsを、第２の半導体層13に
ドナー不純物密度が２×1018cm-3程度で膜厚100Å程度
のｎ型Al0.3Ga0.7Asを、第３の半導体層14にドナー不純
物密度が２×1018cm-3程度で膜厚50Å程度と表面側に不
純物密度が１×1015cm-3程度で膜厚500Å程度のAlXGa
1-XAsでｘが0.3から表面側に向かって漸減し、表面で零
となり、GaAsとなる層を、ソース電極領域16及びドレイ
ン領域18にAuGe/Niによるオーミック電極を、ゲート電
極17にアルミニウム（Al）によるショットキ電極を用い
る。本実施例において、熱平衡状態におけるゲート電極
17下でのエネルギーバンド図は第２図（ｃ）と同様であ
る。本実施例において、第２の半導体層13の膜厚100Å
程度がヘテロ界面の電子親和力の差によって空乏化する
層で、最大限の２次元電子を供給しており、第３の半導
体層のうちドナードープされた50Å程度がショットキ障
壁をまかなうために空乏化する層である。第３の半導体
層14の不純物密度は従来用いられてきた1017cm-3程度に
比べ、２桁以上も小さいため、ゲート耐圧が著しく改善
されることは明らかである。更に0.5μｍゲート長でゲ
ート入力容量が第６図に示した従来例の0.6倍に減少し
た結果、遮断周波数も従来例の約40GHzと比較して50GHz
程度と増大した。また、第３図から明らかなように、ド
ープされていない第３の半導体層14の膜厚において、±
50Å程度の変動は、今の場合ドープ層の実効的膜厚変動
に換算して、10Å程度でゲートしきい値電圧の変動とし
ては、高々30mV程度にしかならない。この結果は、第６
図に示した従来構造におけるゲートしきい値電圧の変動
の少なくとも数十分の１以下程度にできることを示して
いる。更に、第２の半導体層13として用いたｎ型のAl
0.3Ga0.7As中に含まれる高濃度のトラップの影響は、そ
の膜厚が約100Åと極めて薄くしかもほぼ完全に空乏化
しているため、極めて小さかった。
けるFETの模式的構造断面図は第１図と同様である。本
実施例においては、半絶縁性基板11に半絶縁性GaAs基板
を、第１の半導体層12に不純物密度が１×1015cm-3以下
で膜厚１μｍのノンドープGaAsを、第２の半導体層13に
ドナー不純物密度が２×1018cm-3程度で膜厚100Å程度
のｎ型Al0.3Ga0.7Asを、第３の半導体層14にドナー不純
物密度が２×1018cm-3程度で膜厚50Å程度と表面側に不
純物密度が１×1015cm-3程度で膜厚500Å程度のAlXGa
1-XAsでｘが0.3から表面側に向かって漸減し、表面で零
となり、GaAsとなる層を、ソース電極領域16及びドレイ
ン領域18にAuGe/Niによるオーミック電極を、ゲート電
極17にアルミニウム（Al）によるショットキ電極を用い
る。本実施例において、熱平衡状態におけるゲート電極
17下でのエネルギーバンド図は第２図（ｃ）と同様であ
る。本実施例において、第２の半導体層13の膜厚100Å
程度がヘテロ界面の電子親和力の差によって空乏化する
層で、最大限の２次元電子を供給しており、第３の半導
体層のうちドナードープされた50Å程度がショットキ障
壁をまかなうために空乏化する層である。第３の半導体
層14の不純物密度は従来用いられてきた1017cm-3程度に
比べ、２桁以上も小さいため、ゲート耐圧が著しく改善
されることは明らかである。更に0.5μｍゲート長でゲ
ート入力容量が第６図に示した従来例の0.6倍に減少し
た結果、遮断周波数も従来例の約40GHzと比較して50GHz
程度と増大した。また、第３図から明らかなように、ド
ープされていない第３の半導体層14の膜厚において、±
50Å程度の変動は、今の場合ドープ層の実効的膜厚変動
に換算して、10Å程度でゲートしきい値電圧の変動とし
ては、高々30mV程度にしかならない。この結果は、第６
図に示した従来構造におけるゲートしきい値電圧の変動
の少なくとも数十分の１以下程度にできることを示して
いる。更に、第２の半導体層13として用いたｎ型のAl
0.3Ga0.7As中に含まれる高濃度のトラップの影響は、そ
の膜厚が約100Åと極めて薄くしかもほぼ完全に空乏化
しているため、極めて小さかった。
本実施例においては、ノーマリオン型のプレーナ型FET
を示したが、例えば、第２の半導体層13の膜厚及び不純
物密度を減少させることによって、ノーマリオフ型のFE
Tを容易に実現できることは明らかである。
を示したが、例えば、第２の半導体層13の膜厚及び不純
物密度を減少させることによって、ノーマリオフ型のFE
Tを容易に実現できることは明らかである。
（実施例２） 次に本発明の実施例２について説明する。本実施例にお
けるFETの模式的構造断面図を第４図に示す。第１図に
示したものと同じものは原則として同一番号として示
す。本実施例において、半絶縁性基板11に半絶縁性GaAs
基板を、第１の半導体層12に不純物密度が１×1015cm-3
以下で膜厚0.5μｍのGaAsを、第２の半導体層13にドナ
ー不純物密度が２×1018cm-3程度で膜厚100Å程度のｎ
型Al0.4Ga0.6Asを、第３の半導体層14にドナー不純物密
度が２×1018cm-3程度で膜厚50Å程度と表面側に不純物
密度が１×1015cm-3程度で膜厚400Å程度のAlXGa1-XAs
でｘが0.4から表面側に向かって漸減し、表面で零とな
りGaAsとなる層を、第４の半導体層41にドナー不純物密
度が３×1018cm-3程度で膜厚400Å程度のｎ型GaAsを、
ソース電極領域16及びドレイン領域18にAuGe/Auによる
オーミック電極を、ゲート電極17にタングステン（Ｗ）
によるショットキ電極を用いる。但し、ゲート電極領域
17下においては、例えばエッチングによって第４の半導
体層41、場合におっては更に第３の半導体層14の一部を
除去し、リセス構造を有すFETとした。この時、ゲート
下におけるエネルギーバンド図は第２図（ｃ）と同様で
ある。第４の半導体層41は、更にオーミック形成の良化
及び表面状態の安定性を維持するなどの目的のために設
けられたものである。本実施例における利点は、実施例
１と原則として同様であるが、ソースゲート間の表面の
ｎ−GaAs層が、高周波でのソース拒絶の低減に有効で、
雑音指数が実施例１より大きく改善された。
けるFETの模式的構造断面図を第４図に示す。第１図に
示したものと同じものは原則として同一番号として示
す。本実施例において、半絶縁性基板11に半絶縁性GaAs
基板を、第１の半導体層12に不純物密度が１×1015cm-3
以下で膜厚0.5μｍのGaAsを、第２の半導体層13にドナ
ー不純物密度が２×1018cm-3程度で膜厚100Å程度のｎ
型Al0.4Ga0.6Asを、第３の半導体層14にドナー不純物密
度が２×1018cm-3程度で膜厚50Å程度と表面側に不純物
密度が１×1015cm-3程度で膜厚400Å程度のAlXGa1-XAs
でｘが0.4から表面側に向かって漸減し、表面で零とな
りGaAsとなる層を、第４の半導体層41にドナー不純物密
度が３×1018cm-3程度で膜厚400Å程度のｎ型GaAsを、
ソース電極領域16及びドレイン領域18にAuGe/Auによる
オーミック電極を、ゲート電極17にタングステン（Ｗ）
によるショットキ電極を用いる。但し、ゲート電極領域
17下においては、例えばエッチングによって第４の半導
体層41、場合におっては更に第３の半導体層14の一部を
除去し、リセス構造を有すFETとした。この時、ゲート
下におけるエネルギーバンド図は第２図（ｃ）と同様で
ある。第４の半導体層41は、更にオーミック形成の良化
及び表面状態の安定性を維持するなどの目的のために設
けられたものである。本実施例における利点は、実施例
１と原則として同様であるが、ソースゲート間の表面の
ｎ−GaAs層が、高周波でのソース拒絶の低減に有効で、
雑音指数が実施例１より大きく改善された。
（実施例３） 次に本発明の実施例１について説明する。本実施例にお
けるFETの模式的構造断面図を第５図（ａ）に、熱平衡
状態でのエネルギーバンド図を第５図（ｂ）に示す。第
１図，第２図（ｃ）及び第４図に示したものと同じもの
は原則として同一番号で示す。本実施例においては、半
絶縁性基板11に半絶縁性GaAs基板を、第１の半導体層12
に不純物密度が１×1015cm-3以下で膜厚１μｍのノンド
ープGaAsを、第２の半導体層13にドナー不純物密度が２
×1018cm-3程度で膜厚50Å程度のｎ型Al0.3Ga0.7Asを第
３の半導体14にドナー不純物密度が２×1018cm-3程度で
膜厚50Å程度と表面側に不純物密度が１×1015cm-3程度
で膜厚1000Å程度のAlXGa1-XAsでｘが0.3から表面側に
向かって漸減し、表面で零となりGaAsとなる層を、第４
の半導体層51にアクセプタ不純物密度が２×1019cm-3程
度で膜厚200Å程度のｐ型Al0.3Ga0.7Asを、第５図の半
導体層50に不純物密度が１×1015cm-3以下で膜厚50Åの
ノンドープAl0.3Ga0.7Asを、ソース電極領域16及びドレ
イン領域18にAuGe/Niによるオーミック電極を、ゲート
電極17にアルミニウム（Al）によるショットキ電極を用
いる。第５の半導体層50は、チャネルを走行するキャリ
アのイオン化不純物散乱を低減するために設けられてお
り、本発明の直接的要旨ではない。
けるFETの模式的構造断面図を第５図（ａ）に、熱平衡
状態でのエネルギーバンド図を第５図（ｂ）に示す。第
１図，第２図（ｃ）及び第４図に示したものと同じもの
は原則として同一番号で示す。本実施例においては、半
絶縁性基板11に半絶縁性GaAs基板を、第１の半導体層12
に不純物密度が１×1015cm-3以下で膜厚１μｍのノンド
ープGaAsを、第２の半導体層13にドナー不純物密度が２
×1018cm-3程度で膜厚50Å程度のｎ型Al0.3Ga0.7Asを第
３の半導体14にドナー不純物密度が２×1018cm-3程度で
膜厚50Å程度と表面側に不純物密度が１×1015cm-3程度
で膜厚1000Å程度のAlXGa1-XAsでｘが0.3から表面側に
向かって漸減し、表面で零となりGaAsとなる層を、第４
の半導体層51にアクセプタ不純物密度が２×1019cm-3程
度で膜厚200Å程度のｐ型Al0.3Ga0.7Asを、第５図の半
導体層50に不純物密度が１×1015cm-3以下で膜厚50Åの
ノンドープAl0.3Ga0.7Asを、ソース電極領域16及びドレ
イン領域18にAuGe/Niによるオーミック電極を、ゲート
電極17にアルミニウム（Al）によるショットキ電極を用
いる。第５の半導体層50は、チャネルを走行するキャリ
アのイオン化不純物散乱を低減するために設けられてお
り、本発明の直接的要旨ではない。
本実施例においては、高いアクセプタ密度を有する第４
の半導体層51を用いることにより、実質的にゲート下障
壁を高くし、ノーマリオン型のFETを実現している。ま
た、第３の半導体層14と第４の半導体層51の接合によっ
て実質的なゲート下障壁を形成できるため、極めて安定
である。本実施例における利点は、実施例１及び実施例
２と原則として同様である。
の半導体層51を用いることにより、実質的にゲート下障
壁を高くし、ノーマリオン型のFETを実現している。ま
た、第３の半導体層14と第４の半導体層51の接合によっ
て実質的なゲート下障壁を形成できるため、極めて安定
である。本実施例における利点は、実施例１及び実施例
２と原則として同様である。
以上の実施例においては、特にAlGaAs及びGaAsを半導体
材料として用いたが、AlInAs及びInGaAsなどを用いるこ
とにより、更に高性能なFETを実現できる。なぜなら、
例えばInGaAs中における電子の走行速度は、GaAs中のも
のより大きい為で、相互コンダクタンス等々を飛躍的に
向上できる。
材料として用いたが、AlInAs及びInGaAsなどを用いるこ
とにより、更に高性能なFETを実現できる。なぜなら、
例えばInGaAs中における電子の走行速度は、GaAs中のも
のより大きい為で、相互コンダクタンス等々を飛躍的に
向上できる。
（発明の効果） 以上本発明によれば、２次元チャネルの面キャリア密度
とゲート入力容量を独立的に設計でき、設計の自由度の
増大、しゃ断周波数の向上、ゲート耐圧の向上、しきい
値電圧の制御制の改善など、極めて多大な長所をもつ超
高周波・超高速FETを実現できる。本発明によって高性
能・高信頼度マイクロ波・ミリ波デバイスおよび超高速
IC等高性能半導体装置が得られ、本発明の効果は極めて
大きい。
とゲート入力容量を独立的に設計でき、設計の自由度の
増大、しゃ断周波数の向上、ゲート耐圧の向上、しきい
値電圧の制御制の改善など、極めて多大な長所をもつ超
高周波・超高速FETを実現できる。本発明によって高性
能・高信頼度マイクロ波・ミリ波デバイスおよび超高速
IC等高性能半導体装置が得られ、本発明の効果は極めて
大きい。
第１図は本発明の半導体装置の基本的構造の一例を示す
模式的断面図、第２図（ａ），（ｂ）及び（ｃ）は第１
図に示す本発明の半導体装置の電子親和力の分布図、ド
ナー不純物密度の分布図及びエネルギーバンド図、第３
図はショットキ電極下におけるドープ層とノンドープ層
とのそれぞれの膜厚の関係を示す一例の図、第４図は本
発明の実施例２の構造を示す模式的断面図、第５図
（ａ）及び（ｂ）は本発明の実施例３の構造を示す模式
的断面図及びそのエネルギーバンド図、第６図及び第７
図は従来の半導体装置の一例の構造を示す模式的断面図
及びそのエネルギーバンド図である。 11及び101……半絶縁性基板、12及び102……高純度の第
１の半導体層、13及び103……高いドナー不純物密度の
第２の半導体層、14……一部に高いドナー不純物密度を
含み表面側は高純度の第３の半導体層、16及び104……
ソース電極領域、17及び105……ゲート電極領域、18及
び106……ドレイン電極領域、19……電子チャネル、EC
……伝導帯下端のエネルギー準位、EF……フェルミ準
位、ｑφＢ……ショットキ障壁の高さ、……イオン化
ドナー不純物。
模式的断面図、第２図（ａ），（ｂ）及び（ｃ）は第１
図に示す本発明の半導体装置の電子親和力の分布図、ド
ナー不純物密度の分布図及びエネルギーバンド図、第３
図はショットキ電極下におけるドープ層とノンドープ層
とのそれぞれの膜厚の関係を示す一例の図、第４図は本
発明の実施例２の構造を示す模式的断面図、第５図
（ａ）及び（ｂ）は本発明の実施例３の構造を示す模式
的断面図及びそのエネルギーバンド図、第６図及び第７
図は従来の半導体装置の一例の構造を示す模式的断面図
及びそのエネルギーバンド図である。 11及び101……半絶縁性基板、12及び102……高純度の第
１の半導体層、13及び103……高いドナー不純物密度の
第２の半導体層、14……一部に高いドナー不純物密度を
含み表面側は高純度の第３の半導体層、16及び104……
ソース電極領域、17及び105……ゲート電極領域、18及
び106……ドレイン電極領域、19……電子チャネル、EC
……伝導帯下端のエネルギー準位、EF……フェルミ準
位、ｑφＢ……ショットキ障壁の高さ、……イオン化
ドナー不純物。
Claims (1)
- 【請求項１】高抵抗基板上に、高純度あるいはｐ型の第
１の半導体層と、該第１の半導体より電子親和力の小さ
い第２の半導体層と、該第２の半導体層との界面におい
て第２の半導体と電子親和力がほぼ等しく上方に向って
電子親和力が漸増する第３の半導体層とが順次積載さ
れ、該第２の半導体層から第３の半導体層の一部にかけ
てｎ型の不純物がドープされて該第１の半導体層と第２
の半導体層との界面の第１の半導体層側に電子チャネル
が形成され、該電子チャネルの導電度を第３の半導体層
上に形成されたゲート電極で制御する半導体装置であっ
て、ｎ型にドープされた該第２の半導体層及び該第３の
半導体層の総ドナー密度によって電子チャネルの面電子
密度が制御され、高純度の該第３の半導体層の厚さによ
ってゲート入力容量が制御されることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277487A JPH0789585B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277487A JPH0789585B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156888A JPS61156888A (ja) | 1986-07-16 |
| JPH0789585B2 true JPH0789585B2 (ja) | 1995-09-27 |
Family
ID=17584276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277487A Expired - Lifetime JPH0789585B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789585B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615714B2 (ja) * | 1987-12-09 | 1997-06-04 | 富士通株式会社 | ヘテロ接合電界効果トランジスタ |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593977A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS5928383A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置 |
-
1984
- 1984-12-28 JP JP59277487A patent/JPH0789585B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156888A (ja) | 1986-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |