JPH0789584B2 - 半導体装置 - Google Patents
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- JPH0789584B2 JPH0789584B2 JP59267842A JP26784284A JPH0789584B2 JP H0789584 B2 JPH0789584 B2 JP H0789584B2 JP 59267842 A JP59267842 A JP 59267842A JP 26784284 A JP26784284 A JP 26784284A JP H0789584 B2 JPH0789584 B2 JP H0789584B2
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- 239000004065 semiconductor Substances 0.000 title claims description 194
- 239000012535 impurity Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 146
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 125000005842 heteroatom Chemical group 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000009471 action Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ヘテロ接合界面における高速なキャリ
アを用いた半導体装置に関するものである。
アを用いた半導体装置に関するものである。
（技術の背景と従来技術の問題点） 従来の電子親和力の相異なるヘテロ接合を用いた電界効
果型トランジスタ（以下、FETという。）の模式的断面
図（応用物理第50巻第12号、1981年、1316頁）を第７図
に示す。第７図ににおいて、101は半絶縁性基板であ
り、例えばGaAs、102は低不純物密度の第１の半導体
層、例えばノンドーブGaAs、103は高いドナー不純物密
度を含有し、この第１の半導体層102の電子親和力より
も小さい電子親和力を有する第２の半導体層、例えばｎ
型のAl0.3Ga0.7As、104はソース電極領域、105はゲート
電極領域、106はドレイン電極領域、107は２次元電子層
からなる電流通路（以下、電子チャネルという。）であ
る。この素子は、ゲート電極領域105に印加されたゲー
ト電極により電子チャネル107の電子濃度を制御して、
他に設けられたソース電極領域104とドレイン電極領域1
06の間に形成される電子チャネル107のインピーダンス
を制御することを基本原理とするFETである。
果型トランジスタ（以下、FETという。）の模式的断面
図（応用物理第50巻第12号、1981年、1316頁）を第７図
に示す。第７図ににおいて、101は半絶縁性基板であ
り、例えばGaAs、102は低不純物密度の第１の半導体
層、例えばノンドーブGaAs、103は高いドナー不純物密
度を含有し、この第１の半導体層102の電子親和力より
も小さい電子親和力を有する第２の半導体層、例えばｎ
型のAl0.3Ga0.7As、104はソース電極領域、105はゲート
電極領域、106はドレイン電極領域、107は２次元電子層
からなる電流通路（以下、電子チャネルという。）であ
る。この素子は、ゲート電極領域105に印加されたゲー
ト電極により電子チャネル107の電子濃度を制御して、
他に設けられたソース電極領域104とドレイン電極領域1
06の間に形成される電子チャネル107のインピーダンス
を制御することを基本原理とするFETである。
第８図は、例えばノーマリオン型の場合の熱平衡状態に
おけるゲート電極領域105の直下のエネルギーバンド図
を表わしている。
おけるゲート電極領域105の直下のエネルギーバンド図
を表わしている。
ここでECは伝導帯下端のエネルギー準位、EFはフェルミ
準位、ｑφＢはショットキ障壁の高さ、はイオン化ド
ナー不純物を表わしている。
準位、ｑφＢはショットキ障壁の高さ、はイオン化ド
ナー不純物を表わしている。
このFETの場合周知の様に、第１と第２の半導体層102と
103のヘテロ接合界面近傍に蓄積された２次元電子は、
特に不純物散乱の影響が少なくなるために極めて大きな
電子移動度を有しており、従って、特に超高速性及び低
雑音性に優れた効果を有している。
103のヘテロ接合界面近傍に蓄積された２次元電子は、
特に不純物散乱の影響が少なくなるために極めて大きな
電子移動度を有しており、従って、特に超高速性及び低
雑音性に優れた効果を有している。
第７図に示したような従来構造FETにおいては、ソース
抵抗の減少のためには２次元電子層107の面密度を大き
くするのが効果的である。しかしながら、このためには
第２の半導体層103中のドナー不純物密度を大きくする
必要があるがこれはショットキゲートの耐圧を低下させ
る欠点があった。さらにゲート入力容量が大きくなり、
相互コンダクタンスは少し大きくなるもののしゃ断周波
数は却って低下する現象を招いていた。言い換えれば、
ソース抵抗、相互コンダクタンス、入力容量など、高周
波動作に重要なパラメータをそれぞれ独立に制御できな
い欠点を有していた。更に通常用いられているSiをドー
プしたｎ型Al0.3Ga0.7As中にはDXセンサーと呼ばれる深
い準位が存在し、これが原因となって、温度変化に伴う
ゲートしきい値電圧の大きなシフト、高電界印加時にお
ける走行電子のトラップ及び長時間に亘る電流の光応答
などの動作特性の不安定性を引き起こしていた。また、
第２の半導体層103の膜厚及び不純物密度に対してゲー
トしきい値電圧が極めて敏感であるため、このゲートし
きい値電圧の絶対値制御及び再現性が極めて困難であっ
た。
抵抗の減少のためには２次元電子層107の面密度を大き
くするのが効果的である。しかしながら、このためには
第２の半導体層103中のドナー不純物密度を大きくする
必要があるがこれはショットキゲートの耐圧を低下させ
る欠点があった。さらにゲート入力容量が大きくなり、
相互コンダクタンスは少し大きくなるもののしゃ断周波
数は却って低下する現象を招いていた。言い換えれば、
ソース抵抗、相互コンダクタンス、入力容量など、高周
波動作に重要なパラメータをそれぞれ独立に制御できな
い欠点を有していた。更に通常用いられているSiをドー
プしたｎ型Al0.3Ga0.7As中にはDXセンサーと呼ばれる深
い準位が存在し、これが原因となって、温度変化に伴う
ゲートしきい値電圧の大きなシフト、高電界印加時にお
ける走行電子のトラップ及び長時間に亘る電流の光応答
などの動作特性の不安定性を引き起こしていた。また、
第２の半導体層103の膜厚及び不純物密度に対してゲー
トしきい値電圧が極めて敏感であるため、このゲートし
きい値電圧の絶対値制御及び再現性が極めて困難であっ
た。
以上のような欠点は、ソース抵抗を小さくし、高い相互
コンダクタンスを得るためには、第２の半導体層の膜厚
を薄くし、しかも高濃度に不純物をドープすることが重
要であるという従来の考え方に必然的に付随するもので
あった。この対策の例として、特開昭59−25275及び特
開昭59−124769がある。これらは、単に第２の半導体層
の表面側の不純物密度を下げたものである。これによ
り、ゲート耐圧及びゲート入力容量の点で少々改善はみ
られるものの、第２の半導体層の不純物密度が例えば10
17cm-3程度と未だ高く、その改善は十分なものとは言い
難い。逆に、相互コンダクタンスの低下を招いてしま
う。更に、前記トラップ及びゲートしきい値電圧の制御
性の問題解決も期待できない。
コンダクタンスを得るためには、第２の半導体層の膜厚
を薄くし、しかも高濃度に不純物をドープすることが重
要であるという従来の考え方に必然的に付随するもので
あった。この対策の例として、特開昭59−25275及び特
開昭59−124769がある。これらは、単に第２の半導体層
の表面側の不純物密度を下げたものである。これによ
り、ゲート耐圧及びゲート入力容量の点で少々改善はみ
られるものの、第２の半導体層の不純物密度が例えば10
17cm-3程度と未だ高く、その改善は十分なものとは言い
難い。逆に、相互コンダクタンスの低下を招いてしま
う。更に、前記トラップ及びゲートしきい値電圧の制御
性の問題解決も期待できない。
（発明の目的） 本発明の目的は、以上のような従来技術における欠点を
除去し、設計の自由度が大きく、高速性及び高周波特性
に優れ、しかも高い生産性及び信頼性を有するヘテロ接
合を用いた半導体装置を提供することにある。
除去し、設計の自由度が大きく、高速性及び高周波特性
に優れ、しかも高い生産性及び信頼性を有するヘテロ接
合を用いた半導体装置を提供することにある。
（発明の構成） 本発明によれば、高抵抗基板上に、高純度あるいはｐ型
の第１の半導体層と、該第１の半導体より電子親和力の
小さいｎ型の第２の半導体層と、高純度の第３の半導体
層とが順次設けられ、前記第１の半導体層と第２の半導
体層との界面の電１の半導体層側に電子チャネルが形成
され、該電子チャネルの導電度を第３の半導体層上に形
成されたゲート電極で制御する半導体装置であって、該
第２の半導体層のドナー密度によって電子チャネルの面
電子密度が制御され、該第３の半導体層の厚さによって
ゲート入力容量が制御される半導体装置において、第３
の半導体層の膜厚d3が次の不等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢはショット
キー障壁の高さ、d2は第２の半導体層の膜厚、N2＋は第
２の半導体層のドナー不純物密度、NC2は第２のは半導
体層の伝導帯の実効状態密度、NSは第１の半導体層に形
成される電子面密度である） を満足することを特徴とする半導体装置が得られる。
の第１の半導体層と、該第１の半導体より電子親和力の
小さいｎ型の第２の半導体層と、高純度の第３の半導体
層とが順次設けられ、前記第１の半導体層と第２の半導
体層との界面の電１の半導体層側に電子チャネルが形成
され、該電子チャネルの導電度を第３の半導体層上に形
成されたゲート電極で制御する半導体装置であって、該
第２の半導体層のドナー密度によって電子チャネルの面
電子密度が制御され、該第３の半導体層の厚さによって
ゲート入力容量が制御される半導体装置において、第３
の半導体層の膜厚d3が次の不等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢはショット
キー障壁の高さ、d2は第２の半導体層の膜厚、N2＋は第
２の半導体層のドナー不純物密度、NC2は第２のは半導
体層の伝導帯の実効状態密度、NSは第１の半導体層に形
成される電子面密度である） を満足することを特徴とする半導体装置が得られる。
更に本発明によれば、高抵抗基板上に、高純度あるいは
ｎ型の第１の半導体層と、該第１の半導体より電子親和
力とエネルギーギャップの和の大きいｐ型の第２の半導
体層と、高純度の第３の半導体層とが順次設けられ、前
記第１の半導体層と第２の半導体層との界面の第１の半
導体層側に正孔チャネルが形成され、該正孔チャネルの
導電度を第３の半導体層上に形成されたゲート電極で制
御する半導体装置であって、該第２の半導体層のアクセ
プタ密度によって正孔チャネルの面密度が制御され、該
第３の半導体層の厚さによってゲート入力容量が制御さ
れる半導体装置において、第３の半導体層の膜厚d3が次
の不等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢはショット
キー障壁の高さ、d2は第２の半導体層の膜厚、N2−は第
２の半導体層のアクセプタ不純物密度、NV2は第２の半
導体層の価電子帯の実効状態密度、PSは第１の半導体層
に形成される正孔面密度である）を満足することを特徴
とする半導体装置が得られる。
ｎ型の第１の半導体層と、該第１の半導体より電子親和
力とエネルギーギャップの和の大きいｐ型の第２の半導
体層と、高純度の第３の半導体層とが順次設けられ、前
記第１の半導体層と第２の半導体層との界面の第１の半
導体層側に正孔チャネルが形成され、該正孔チャネルの
導電度を第３の半導体層上に形成されたゲート電極で制
御する半導体装置であって、該第２の半導体層のアクセ
プタ密度によって正孔チャネルの面密度が制御され、該
第３の半導体層の厚さによってゲート入力容量が制御さ
れる半導体装置において、第３の半導体層の膜厚d3が次
の不等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢはショット
キー障壁の高さ、d2は第２の半導体層の膜厚、N2−は第
２の半導体層のアクセプタ不純物密度、NV2は第２の半
導体層の価電子帯の実効状態密度、PSは第１の半導体層
に形成される正孔面密度である）を満足することを特徴
とする半導体装置が得られる。
（発明の原理・作用） 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
第１図（ａ）は本発明の半導体装置の基本的構造の一列
を示す模式的構造断面図である。
を示す模式的構造断面図である。
第１図（ａ）において、11は半絶縁性基板であり、12は
高純度あるいはｐ型の第１の半導体層、13はこの第１の
半導体層12の電子親和力よりも小さい電子親和力を有
し、かつｎ型で高い不純物密度の第２の半導体層、14は
高純度の第３の半導体層、15はソース電極領域、16はゲ
ート電極領域、17はドレイン電極領域、18は電子チャネ
ルである。
高純度あるいはｐ型の第１の半導体層、13はこの第１の
半導体層12の電子親和力よりも小さい電子親和力を有
し、かつｎ型で高い不純物密度の第２の半導体層、14は
高純度の第３の半導体層、15はソース電極領域、16はゲ
ート電極領域、17はドレイン電極領域、18は電子チャネ
ルである。
第１図（ｂ）は、第１図（ａ）に示した本発明にかかる
FET構造において、熱平衡状態下におけるゲート電極領
域16下でのエネルギーバンド図の一例である。第１図
（ｂ）は、ノーマリオン型FETを示している。第１図
（ｂ）における記号EC,EF,qφＢは第８図で説明した
ものと同一のものを示している。
FET構造において、熱平衡状態下におけるゲート電極領
域16下でのエネルギーバンド図の一例である。第１図
（ｂ）は、ノーマリオン型FETを示している。第１図
（ｂ）における記号EC,EF,qφＢは第８図で説明した
ものと同一のものを示している。
本発明の基本原理は、半導体表面におけるフェルミ準位
のピニング効果を積極的に利用することにより成立って
いる。
のピニング効果を積極的に利用することにより成立って
いる。
即ち、第１図（ｂ）を参照して、２次元電子18は、従来
と同じく第１および第２の半導体のヘテロ界面における
第２の半導体層の空之層内の電荷によって形成される。
一方、表面フェルミレベルのピニング効果によって形成
されたゲート電極直下のポテンシャルφＢは、第３の半
導体層を通して、伝導帯ポテンシャルの最低点（点線で
表示）より左側のドーブされた第２の半導体層内の正電
荷によってまかなう。ここでゲート電圧一定のまま第３
の半導体層の厚さを増加すれば、第３の半導体層の表面
電界は小さくなり、第２の半導体層中にある伝導帯のポ
テンシャル最低点より左側の第２の半導体中の空之層幅
は小さくなる。この時ヘテロ界面側の第２の半導体層の
膜厚が２次元電子層18の面密度を最大にするのに必要な
膜厚以上あり、しかも一定のドーピングレベルであれ
ば、２次元電子層18の面密度は不変である。従って、ゲ
ート入力容量が近似的に第２及び第３の半導体層の膜厚
の総和に反比例することを考慮すれば、電子チャネル18
の面密度を大きく保ったまま、即ちソース抵抗を小さく
保ったまま、第３の半導体層を厚くしてゲート入力容量
を小さくすること、言い換えればこれらパラメーターを
独立に制御することが可能となる。また、ソース抵抗を
小さく保ちつつゲート容量を減少できる効果、しゃ断周
波数の向上がはかれる。さらに第７図、第８図に示した
従来のFETでは、ゲート電極直下で電界が最大であり、
かつドーピングレベルを上げる程電界が大きくなるのに
対し、本発明によるFETでは、ゲート電極下の第３の半
導体層内の電界はほぼ一定でかつ、小さく、特に第３の
半導体層を厚くする程小さくなるため、ゲート耐圧は大
きく向上する。すなわち、第２の半導体層のドーピング
レベルに依存なく、ゲート耐圧は大きくとることができ
る。更に高濃度の不純物を含有する第２の半導体層の膜
厚を実効的に減少させ、この膜中に含まれるトラップの
影響を小さくできる。また、第３の半導体層の膜厚によ
ってゲートしきい値電圧の制御性を著しく改善できる。
と同じく第１および第２の半導体のヘテロ界面における
第２の半導体層の空之層内の電荷によって形成される。
一方、表面フェルミレベルのピニング効果によって形成
されたゲート電極直下のポテンシャルφＢは、第３の半
導体層を通して、伝導帯ポテンシャルの最低点（点線で
表示）より左側のドーブされた第２の半導体層内の正電
荷によってまかなう。ここでゲート電圧一定のまま第３
の半導体層の厚さを増加すれば、第３の半導体層の表面
電界は小さくなり、第２の半導体層中にある伝導帯のポ
テンシャル最低点より左側の第２の半導体中の空之層幅
は小さくなる。この時ヘテロ界面側の第２の半導体層の
膜厚が２次元電子層18の面密度を最大にするのに必要な
膜厚以上あり、しかも一定のドーピングレベルであれ
ば、２次元電子層18の面密度は不変である。従って、ゲ
ート入力容量が近似的に第２及び第３の半導体層の膜厚
の総和に反比例することを考慮すれば、電子チャネル18
の面密度を大きく保ったまま、即ちソース抵抗を小さく
保ったまま、第３の半導体層を厚くしてゲート入力容量
を小さくすること、言い換えればこれらパラメーターを
独立に制御することが可能となる。また、ソース抵抗を
小さく保ちつつゲート容量を減少できる効果、しゃ断周
波数の向上がはかれる。さらに第７図、第８図に示した
従来のFETでは、ゲート電極直下で電界が最大であり、
かつドーピングレベルを上げる程電界が大きくなるのに
対し、本発明によるFETでは、ゲート電極下の第３の半
導体層内の電界はほぼ一定でかつ、小さく、特に第３の
半導体層を厚くする程小さくなるため、ゲート耐圧は大
きく向上する。すなわち、第２の半導体層のドーピング
レベルに依存なく、ゲート耐圧は大きくとることができ
る。更に高濃度の不純物を含有する第２の半導体層の膜
厚を実効的に減少させ、この膜中に含まれるトラップの
影響を小さくできる。また、第３の半導体層の膜厚によ
ってゲートしきい値電圧の制御性を著しく改善できる。
以下、具体的な計算式に基づいて、本発明の特有な原理
と作用について詳しく説明する。第１図（ｂ）におい
て、第３の半導体層14と第２の半導体層13及びゲート電
極領域16のみについて考察する。今、第３の半導体層14
とゲート電極領域16との接合界面を一次元座標軸ｘの原
点とし、原点から第２の半導体層13方向を正方向とする
と、この第３及び第２の半導体層近傍のポアゾンの方程
式は、次の（１）式及び（２）式で与えられる。
と作用について詳しく説明する。第１図（ｂ）におい
て、第３の半導体層14と第２の半導体層13及びゲート電
極領域16のみについて考察する。今、第３の半導体層14
とゲート電極領域16との接合界面を一次元座標軸ｘの原
点とし、原点から第２の半導体層13方向を正方向とする
と、この第３及び第２の半導体層近傍のポアゾンの方程
式は、次の（１）式及び（２）式で与えられる。
ここで、φ３は第３の半導層14のポテンシャルエネルギ
ーを、φ２は第２の半導体層13のポテンシャルエネルギ
ーを、N3 -は第３の半導体層14のドナー不純物密度を、N
2 +は第２の半導体層13のドナー不純物密度を、ε３及び
ε２はそれぞれ第３及び第２の半導体層14及び13の誘電
率を、d3は第３の半導体層14の膜厚を、d20は表面側の
ポテンシャルｑφＢの影響によって拡がる第２の半導体
層13の空之層幅を、ｑは電子の電荷量を表わしている。
（１）式においては、ｎ型の第３の半導体層14を仮定し
ているが、ｐ型でもよい。しかし、実際には高純度の方
が望ましく、従って N3 -＝０ （３） と仮定する。また、第２の半導体層13中の多数キャリア
に対してボルツマン分布を仮定すると次式（４）を得
る。
ーを、φ２は第２の半導体層13のポテンシャルエネルギ
ーを、N3 -は第３の半導体層14のドナー不純物密度を、N
2 +は第２の半導体層13のドナー不純物密度を、ε３及び
ε２はそれぞれ第３及び第２の半導体層14及び13の誘電
率を、d3は第３の半導体層14の膜厚を、d20は表面側の
ポテンシャルｑφＢの影響によって拡がる第２の半導体
層13の空之層幅を、ｑは電子の電荷量を表わしている。
（１）式においては、ｎ型の第３の半導体層14を仮定し
ているが、ｐ型でもよい。しかし、実際には高純度の方
が望ましく、従って N3 -＝０ （３） と仮定する。また、第２の半導体層13中の多数キャリア
に対してボルツマン分布を仮定すると次式（４）を得
る。
但し、ΔEFは第２の半導体層13の伝導帯最下端の準位と
フエルミ準位との差を、Ｔは絶対温度、Nc2は第２の半
導体層13の伝導帯の実効状態密度を、kBはボルツマン定
数を示している。前記（１），（２），（３）及び
（４）式を境界条件を入れて解くと、次の関係式（５）
が得られる。
フエルミ準位との差を、Ｔは絶対温度、Nc2は第２の半
導体層13の伝導帯の実効状態密度を、kBはボルツマン定
数を示している。前記（１），（２），（３）及び
（４）式を境界条件を入れて解くと、次の関係式（５）
が得られる。
例えば、第２及び第３の半導体層13及び14をAl0.3Ga0.7
ASと仮定し、ｑφＢ＝0.8eV,N2 +＝２×1018cm-3とし
て、（５）式を用いた計算結果を第３図に示す。第３図
は、第３の半導体層14の膜厚d3を増加させることによ
り、第２の半導体層13の膜厚d20を十分に減少させうる
ことを示している。また、第２の半導体層13と第１の半
導体層12との伝導帯エネルギーバンドの不連続に応じて
拡がった第２の半導体層13中の空之層幅を補うのに必要
十分な膜厚d21を第２の半導体層13の膜厚として常に確
保している限り、ヘテロ界面に形成された電子チャネル
18の電子濃度を熱平衡状態下において変化させることな
く、上記（５）式に従って、第２の半導体層13の総膜厚
d2（d2＝d20＋d21）を減少させることができる。更に、
第３図は、第３の半導体層14の膜厚d3を十分厚く（例え
ば、1000Å）設けることにより、ゲートしきい値電圧の
制御性を著しく改善しうることを示している。詳しく述
べると、ゲートしきい値電圧を決める重要な要素として
第２及び第３の半導体層のそれぞれの総膜厚及び不純物
密度、表面ポテンシャルなどが挙げられるが、ゲートし
きい値電圧はこれらの変化に対し、極めて敏感である。
従って様々な半導体装置の製造過程における特に膜厚、
表面ポテンシャルの変動は、このゲートしきい値電圧の
制御性を著しく低下させていた。しかしながら、第３図
から明らかな様に、例えばd0＝1000Å付近の微係数が極
めて大きいため表面層となる第３の半導体層14の膜厚d0
が例えば100Å程度製造過程において変化したとして
も、今の場合、第２の半導層の膜厚に置換した場合の実
効的膜厚変化は高々10Å以下である。この結果は、例え
ばゲートしきい値電圧の厳しい制御性を不可欠とする半
導体の高集積回路にとって極めて有効な手段となり得
る。以上示した第２の半導体層13の膜厚の実効的低減及
び空乏幅の制御性の改善によって、第２の半導体層13中
に含まれる多くのトラップの影響を著しく軽減すること
ができることも明らかである。
ASと仮定し、ｑφＢ＝0.8eV,N2 +＝２×1018cm-3とし
て、（５）式を用いた計算結果を第３図に示す。第３図
は、第３の半導体層14の膜厚d3を増加させることによ
り、第２の半導体層13の膜厚d20を十分に減少させうる
ことを示している。また、第２の半導体層13と第１の半
導体層12との伝導帯エネルギーバンドの不連続に応じて
拡がった第２の半導体層13中の空之層幅を補うのに必要
十分な膜厚d21を第２の半導体層13の膜厚として常に確
保している限り、ヘテロ界面に形成された電子チャネル
18の電子濃度を熱平衡状態下において変化させることな
く、上記（５）式に従って、第２の半導体層13の総膜厚
d2（d2＝d20＋d21）を減少させることができる。更に、
第３図は、第３の半導体層14の膜厚d3を十分厚く（例え
ば、1000Å）設けることにより、ゲートしきい値電圧の
制御性を著しく改善しうることを示している。詳しく述
べると、ゲートしきい値電圧を決める重要な要素として
第２及び第３の半導体層のそれぞれの総膜厚及び不純物
密度、表面ポテンシャルなどが挙げられるが、ゲートし
きい値電圧はこれらの変化に対し、極めて敏感である。
従って様々な半導体装置の製造過程における特に膜厚、
表面ポテンシャルの変動は、このゲートしきい値電圧の
制御性を著しく低下させていた。しかしながら、第３図
から明らかな様に、例えばd0＝1000Å付近の微係数が極
めて大きいため表面層となる第３の半導体層14の膜厚d0
が例えば100Å程度製造過程において変化したとして
も、今の場合、第２の半導層の膜厚に置換した場合の実
効的膜厚変化は高々10Å以下である。この結果は、例え
ばゲートしきい値電圧の厳しい制御性を不可欠とする半
導体の高集積回路にとって極めて有効な手段となり得
る。以上示した第２の半導体層13の膜厚の実効的低減及
び空乏幅の制御性の改善によって、第２の半導体層13中
に含まれる多くのトラップの影響を著しく軽減すること
ができることも明らかである。
また、高周波特性に重要な遮断周波数Ｔは、次式
（６）で簡単には与えられる。
（６）で簡単には与えられる。
ここで、gmは相互コンダクタンスを、Cgsはゲート入力
容量を表わしている。ゲート入力容量は、近似的に第２
および第３の半導体を絶縁膜とする容量に比例する。し
たがって本発明による第３の半導体層14は、ゲート入力
容量の低減をはかることができ、しかも、ヘテロ界面の
電子チャネル18の面電子密度を大きく維持できるため、
遮断周波数Ｔの増大をはかることができる。
容量を表わしている。ゲート入力容量は、近似的に第２
および第３の半導体を絶縁膜とする容量に比例する。し
たがって本発明による第３の半導体層14は、ゲート入力
容量の低減をはかることができ、しかも、ヘテロ界面の
電子チャネル18の面電子密度を大きく維持できるため、
遮断周波数Ｔの増大をはかることができる。
また、第２及び第３の半導体層13及び14の膜厚及び不純
物密度を調整することなどにより、ノーマリオン型及び
ノーマリオフ型のFETを実現できる。
物密度を調整することなどにより、ノーマリオン型及び
ノーマリオフ型のFETを実現できる。
なぜならば真性相互コンダクタンスをgmo,ソース抵抗を
RSとすると、gmは で表わされ、gmoはCgSと同様な割合で減少するが、RSが
一定のためgmはCgSよりも減少の割合が小さいためであ
る。
RSとすると、gmは で表わされ、gmoはCgSと同様な割合で減少するが、RSが
一定のためgmはCgSよりも減少の割合が小さいためであ
る。
以上説明したような本発明の原理・作用は、本発明に特
有なものであり、従来技術のものとは著しく異なる。
有なものであり、従来技術のものとは著しく異なる。
（実施例１） 次に本発明の実施例１について説明する。本実施例にお
けるFETの模式的構造断面図は第１図（ａ）と同様であ
る。本実施例においては、半絶縁性基板11に半絶縁性Ga
As基板を、第１の半導体層12に不純物密度が１×1015cm
-3以下で膜厚１μｍのノンドープGaAsを、第２の半導体
層13にドナー不純物密度が２×1018cm-3程度で膜厚150
Å程度のｎ型Al0.3Ga0.7Asを、第３の半導体層14に不純
物密度が１×1015cm-3程度で膜厚500Å程度のノンドー
プAl0.3Ga0.7Asを、ソース電極領域15及びドレイン電極
領域17にAuGe/Niによるオーミック電極を、ゲート電極
領域16にアルミニウム（Al）によるショットキ電極を用
いる。本実施例において、熱平衡状態におけるゲート電
極領域16下でのエネルギーバンド図は第１図（ｂ）と同
様である。
けるFETの模式的構造断面図は第１図（ａ）と同様であ
る。本実施例においては、半絶縁性基板11に半絶縁性Ga
As基板を、第１の半導体層12に不純物密度が１×1015cm
-3以下で膜厚１μｍのノンドープGaAsを、第２の半導体
層13にドナー不純物密度が２×1018cm-3程度で膜厚150
Å程度のｎ型Al0.3Ga0.7Asを、第３の半導体層14に不純
物密度が１×1015cm-3程度で膜厚500Å程度のノンドー
プAl0.3Ga0.7Asを、ソース電極領域15及びドレイン電極
領域17にAuGe/Niによるオーミック電極を、ゲート電極
領域16にアルミニウム（Al）によるショットキ電極を用
いる。本実施例において、熱平衡状態におけるゲート電
極領域16下でのエネルギーバンド図は第１図（ｂ）と同
様である。
本実施例において、第２の半導体層のうち、第１の半導
体層側の100Åがヘテロ界面の電子親和力差によって空
乏化する層で、最大限の２次元電子を供給し、残りの50
Åが表面電位の上昇をまかなうために空乏化する層であ
る。
体層側の100Åがヘテロ界面の電子親和力差によって空
乏化する層で、最大限の２次元電子を供給し、残りの50
Åが表面電位の上昇をまかなうために空乏化する層であ
る。
第３の半導体層14の不純物濃度は、従来用いられてきた
1017cm-3に比べ、２桁以上も小さいため、ゲート耐圧が
著しく改善されることは明らかである。更に、0.5μｍ
ゲート長でゲート入力容量が第８図に示した従来例の0.
6倍に減少した結果遮断周波数も従来例の約40GHzと比較
して50GHz程度と増大した。
1017cm-3に比べ、２桁以上も小さいため、ゲート耐圧が
著しく改善されることは明らかである。更に、0.5μｍ
ゲート長でゲート入力容量が第８図に示した従来例の0.
6倍に減少した結果遮断周波数も従来例の約40GHzと比較
して50GHz程度と増大した。
また、第３図から明らかな様に、第３の半導体層14の膜
厚d3＝500Å付近における±50Å程度の変動は、第２の
半導体層13の実効的膜厚変動にして、10Å程度でゲート
しきい値電圧の変動としては、高々30mV程度にしかなら
ない。この結果は、本発明による第３の半導体層14を用
いない従来構造におけるゲートしきい値電圧の変動の少
なくとも数十分の１以下程度にできることを示してい
る。更に、第２の半導体層13として用いたｎ型のAl0.3G
a0.7As中に含まれる高濃度のトラップの影響は、その膜
厚が約150Åと極めて薄くしかも完全に空乏化している
ため、極めて小さかった。
厚d3＝500Å付近における±50Å程度の変動は、第２の
半導体層13の実効的膜厚変動にして、10Å程度でゲート
しきい値電圧の変動としては、高々30mV程度にしかなら
ない。この結果は、本発明による第３の半導体層14を用
いない従来構造におけるゲートしきい値電圧の変動の少
なくとも数十分の１以下程度にできることを示してい
る。更に、第２の半導体層13として用いたｎ型のAl0.3G
a0.7As中に含まれる高濃度のトラップの影響は、その膜
厚が約150Åと極めて薄くしかも完全に空乏化している
ため、極めて小さかった。
本実施例においては、ノーマリオン型のプレーナ型FET
を示したが、例えば、第２の半導体層13の膜厚及び不純
物密度を減少させることによって、ノーマリオフ型のFE
Tを容易に実現できることは明らかである。
を示したが、例えば、第２の半導体層13の膜厚及び不純
物密度を減少させることによって、ノーマリオフ型のFE
Tを容易に実現できることは明らかである。
（実施例２） 次に本発明の実施例２について説明する。本実施例にお
けるFETを模式的構造断面図を第４図に示す。第１図
（ａ）に示したものと同じものは原則として同一番号と
して示す。本実施例において、半絶縁性基板11に半絶縁
性GaAs基板を、第１の半導体層12に不純物密度が１×10
15cm-3以下で膜厚0.5μｍのGaAsを、第２の半導体層13
にドナー不純物密度が２×1018cm-3程度で膜厚150Å程
度のｎ型Al0.4Ga0.6Asを、電３の半導体層14に不純物密
度が１×1015cm-3程度以下で膜厚450ÅのノンドープAl
0.4Ga0.6Asを、第４の半導体層41にドナー不純物密度が
３×1018cm-3程度で膜厚400Å程度のｎ型のGaAsを、ソ
ース電極領域15及びドレイン電極領域17にAuGe/Auによ
るオーミック電極を、ゲート電極領域16にタングステン
（Ｗ）によるショットキ電極を用いる。但し、ゲート電
極領域16下においては、例えばエッチングによって第４
の半導体層41、場合によっては更に第３の半導体層14の
一部を除き、リセス構造を有したFETで、ゲート下にお
けるエネルギーバンド図は第１図（ｂ）と同様である。
けるFETを模式的構造断面図を第４図に示す。第１図
（ａ）に示したものと同じものは原則として同一番号と
して示す。本実施例において、半絶縁性基板11に半絶縁
性GaAs基板を、第１の半導体層12に不純物密度が１×10
15cm-3以下で膜厚0.5μｍのGaAsを、第２の半導体層13
にドナー不純物密度が２×1018cm-3程度で膜厚150Å程
度のｎ型Al0.4Ga0.6Asを、電３の半導体層14に不純物密
度が１×1015cm-3程度以下で膜厚450ÅのノンドープAl
0.4Ga0.6Asを、第４の半導体層41にドナー不純物密度が
３×1018cm-3程度で膜厚400Å程度のｎ型のGaAsを、ソ
ース電極領域15及びドレイン電極領域17にAuGe/Auによ
るオーミック電極を、ゲート電極領域16にタングステン
（Ｗ）によるショットキ電極を用いる。但し、ゲート電
極領域16下においては、例えばエッチングによって第４
の半導体層41、場合によっては更に第３の半導体層14の
一部を除き、リセス構造を有したFETで、ゲート下にお
けるエネルギーバンド図は第１図（ｂ）と同様である。
第４の半導体層41は、オーミック形成の良化及び表面状
態の安定性を維持するなどの目的のために設けられたも
のである。
態の安定性を維持するなどの目的のために設けられたも
のである。
本実施例における利点は、実施例１と原則として同様で
あるが、ソースーゲート間の表面のｎ−GaAs層が、高周
波でのソース抵抗の低減に有効で、雑音指数が実施例１
より大きく改善された。
あるが、ソースーゲート間の表面のｎ−GaAs層が、高周
波でのソース抵抗の低減に有効で、雑音指数が実施例１
より大きく改善された。
（実施例３） 次に本発明の実施例３について説明する。本実施例にお
けるFETの模式的構造断面図を第５図に熱平衡状態にお
けるエネルギーバンド図を第６図に示す。第１図（ａ）
及び第４図に示したものと同じものは原則として同一番
号として示す。本実施例において、半絶縁性基板11に半
絶縁性GaAs基板を、第１の半導体層12に不純物密度が１
×1015cm-3以下で膜厚１μｍのGaAsを、第２の半導体層
13にドナー不純物密度が２×1018cm-3程度で膜厚100Å
程度のｎ型Al0.3Ga0.7Asを、第３の半導体層14に不純物
密度が１×1015cm-3程度で膜厚1000Å程度のノンドープ
Al0.3Ga0.7Asを、第４の半導体層62にアクセプタ不純物
密度が２×1019cm-3程度で膜厚200Å程度のｐ型Al0.3Ga
0.7Asを、第５の半導体層61に不純物密度が１×1015cm
-3以下で膜厚50ÅのノンドープAl0.3Ga0.7Asを、ソース
電極領域15及びドレイン電極領域17にAuGe/Niによるオ
ーミック電極をゲート電極領域16にアルミニウム（Al）
によるショットキ電極を用いる。
けるFETの模式的構造断面図を第５図に熱平衡状態にお
けるエネルギーバンド図を第６図に示す。第１図（ａ）
及び第４図に示したものと同じものは原則として同一番
号として示す。本実施例において、半絶縁性基板11に半
絶縁性GaAs基板を、第１の半導体層12に不純物密度が１
×1015cm-3以下で膜厚１μｍのGaAsを、第２の半導体層
13にドナー不純物密度が２×1018cm-3程度で膜厚100Å
程度のｎ型Al0.3Ga0.7Asを、第３の半導体層14に不純物
密度が１×1015cm-3程度で膜厚1000Å程度のノンドープ
Al0.3Ga0.7Asを、第４の半導体層62にアクセプタ不純物
密度が２×1019cm-3程度で膜厚200Å程度のｐ型Al0.3Ga
0.7Asを、第５の半導体層61に不純物密度が１×1015cm
-3以下で膜厚50ÅのノンドープAl0.3Ga0.7Asを、ソース
電極領域15及びドレイン電極領域17にAuGe/Niによるオ
ーミック電極をゲート電極領域16にアルミニウム（Al）
によるショットキ電極を用いる。
第５の半導体層61は、チャネルを走行するキャリアのイ
オン化不純物散乱を低減するために設けられたもので、
本発明の直接的要旨ではない。
オン化不純物散乱を低減するために設けられたもので、
本発明の直接的要旨ではない。
本実施例においては、高いアクセプタ密度を有する第４
の半導体層62を用いることにより、実質的にゲート下障
壁を高くし、ノーマリオフ型のFETを実現している。ま
た、第３の半導体層14と第４の半導体層62の接合によっ
て実質的なゲート下障壁を形成できるため、極めて安定
である。本実施例における利点は、実施例１及び実施例
２と原則として同様である。
の半導体層62を用いることにより、実質的にゲート下障
壁を高くし、ノーマリオフ型のFETを実現している。ま
た、第３の半導体層14と第４の半導体層62の接合によっ
て実質的なゲート下障壁を形成できるため、極めて安定
である。本実施例における利点は、実施例１及び実施例
２と原則として同様である。
以上の実施例においては、特にAlGaAs及びGaAsを半導体
材料として用いたが、AllnAs及びInGaAsなどを用いるこ
とにより、更に高性能なFETを実現できる。なぜなら例
えばInGaAs中における電子の走行速度は、GaAs中のもの
より大きい為で、相互コンダクタンス等々を飛躍的に向
上できる。
材料として用いたが、AllnAs及びInGaAsなどを用いるこ
とにより、更に高性能なFETを実現できる。なぜなら例
えばInGaAs中における電子の走行速度は、GaAs中のもの
より大きい為で、相互コンダクタンス等々を飛躍的に向
上できる。
（第２の発明について） 以上の説明では、キャリアが電子となる場合について述
べたが、キャリアが正孔の場合についても本発明の原理
は同様に適用できる。この場合には、正孔が価電子帯に
蓄積されるために電子の場合とは多少異なる。
べたが、キャリアが正孔の場合についても本発明の原理
は同様に適用できる。この場合には、正孔が価電子帯に
蓄積されるために電子の場合とは多少異なる。
第２図（ａ）は、本発明による正孔チャネルを有する場
合の半導体装置の基本的構造の一例を示す模式的構造断
面図である。
合の半導体装置の基本的構造の一例を示す模式的構造断
面図である。
第２図（ａ）において、21は半絶縁性基板であり、22は
高純度あるいは低不純物密度の第１の半導体層、23はこ
の第１の半導体層22の有する電子親和力とエネルギーギ
ャップの和よりも大きい電子親和力とエネルギーギャッ
プの和を有し、かつｐ型で高い不純物密度の第２の半導
体層、24は高純度の第３の半導体層、25はソース電極領
域、26はゲート電極領域、27はドレイン電極領域、28は
正孔チャネルである。
高純度あるいは低不純物密度の第１の半導体層、23はこ
の第１の半導体層22の有する電子親和力とエネルギーギ
ャップの和よりも大きい電子親和力とエネルギーギャッ
プの和を有し、かつｐ型で高い不純物密度の第２の半導
体層、24は高純度の第３の半導体層、25はソース電極領
域、26はゲート電極領域、27はドレイン電極領域、28は
正孔チャネルである。
第２図（ｂ）は、第２図（ａ）に示した本発明にかかる
FET構造において、熱平衡状態におけるゲート電極領域2
6下でのエネルギーバンド図の一例であり、ノーマリオ
ン型のFETを示している。
FET構造において、熱平衡状態におけるゲート電極領域2
6下でのエネルギーバンド図の一例であり、ノーマリオ
ン型のFETを示している。
第２図（ｂ）において、EFはフエルミ準位、EVは価電子
帯上端のエネルギー準位、はイオン化アクセプター不
純物を表わしている。
帯上端のエネルギー準位、はイオン化アクセプター不
純物を表わしている。
本発明による半導体装置が、キャリアに電子を用いた場
合と原則的に同様の原理、作用及び効果を有しているこ
とは言うまでもない。
合と原則的に同様の原理、作用及び効果を有しているこ
とは言うまでもない。
（実施例） 次に正孔チャネルを用いた本発明の１つの実施例につい
て説明する。本実施例におけるFETの模式的構造断面図
は第２図（ａ）と同様である。本実施例においては、21
は半絶縁性GaAs基板を、第１の半導体層22に不純物密度
が１×1015cm-3程度以下で膜厚１μｍのノンドープGe
を、第２の半導体層23にアクセプター不純物密度が２×
1018cm-3程度で膜厚250Å程度のｐ型のGaAsを、第３の
半導体層24に不純物密度が１×1015cm-3程度で膜厚1000
ÅのノンドープGaAsを、ソース電極領域25及びドレイン
電極領域27にAuZnによるオーミック電極を、ゲート電極
領域26にアルミニウム（Al）によるショットキ電極を用
いる。本実施例において、熱平衡状態におけるゲート電
極領域26下でのエネルギーバンド図は第２図（ｂ）と同
様である。
て説明する。本実施例におけるFETの模式的構造断面図
は第２図（ａ）と同様である。本実施例においては、21
は半絶縁性GaAs基板を、第１の半導体層22に不純物密度
が１×1015cm-3程度以下で膜厚１μｍのノンドープGe
を、第２の半導体層23にアクセプター不純物密度が２×
1018cm-3程度で膜厚250Å程度のｐ型のGaAsを、第３の
半導体層24に不純物密度が１×1015cm-3程度で膜厚1000
ÅのノンドープGaAsを、ソース電極領域25及びドレイン
電極領域27にAuZnによるオーミック電極を、ゲート電極
領域26にアルミニウム（Al）によるショットキ電極を用
いる。本実施例において、熱平衡状態におけるゲート電
極領域26下でのエネルギーバンド図は第２図（ｂ）と同
様である。
本実施例において、第２の半導体層のうち、第１の半導
体層側の200Åがヘテロ界面の価電子帯上端のエネルギ
ー差によって空乏化する層で、最大限の２次元正孔層を
供給し、残りの50Åが表面電位の下降をまかなうために
空乏化する層である。本発明においても、キャリアが電
子の場合と原則として同様にリセス構造FET、ノーマリ
オフ型及びノーマリオン型FET及び第６図における第４
の半導体層62に対応した高いドナー不純物を含む半導体
層を第２図（ａ）においてゲート電極領域26と第３の半
導体層24の間に挿入することにより安定なゲート障壁を
有すFETなどを容易に形成できることは明らかである。
体層側の200Åがヘテロ界面の価電子帯上端のエネルギ
ー差によって空乏化する層で、最大限の２次元正孔層を
供給し、残りの50Åが表面電位の下降をまかなうために
空乏化する層である。本発明においても、キャリアが電
子の場合と原則として同様にリセス構造FET、ノーマリ
オフ型及びノーマリオン型FET及び第６図における第４
の半導体層62に対応した高いドナー不純物を含む半導体
層を第２図（ａ）においてゲート電極領域26と第３の半
導体層24の間に挿入することにより安定なゲート障壁を
有すFETなどを容易に形成できることは明らかである。
（発明の効果） 以上本発明によれば、２次元チャネルの面キャリア密度
とゲート入力容量を独立的に設計でき、設計の自由度の
増大、しゃ断周波数の向上、ゲート耐圧の向上、しきい
値電圧の制御制の改善など極めて多大な長所をもつ超高
周波超高速FETを実現できる。本発明によって高性能、
高信頼度マイクロ波、ミリ波デバイスおよび超高速IC等
高性能半導体装置が得られ、本発明の効果は極めて大き
い。
とゲート入力容量を独立的に設計でき、設計の自由度の
増大、しゃ断周波数の向上、ゲート耐圧の向上、しきい
値電圧の制御制の改善など極めて多大な長所をもつ超高
周波超高速FETを実現できる。本発明によって高性能、
高信頼度マイクロ波、ミリ波デバイスおよび超高速IC等
高性能半導体装置が得られ、本発明の効果は極めて大き
い。
第１図（ａ）及び第２図（ａ）は本発明の半導体装置の
基本的構造の一例を示す模式的断面図、第１図（ｂ）及
び第２図（ｂ）はそれぞれのエネルギーバンド図、第３
図は、第２及び第３の半導体層の関係を示す一例の図、
第４図は本発明の実施例２の構造を示す模式的断面図、
第５図は本発明の実施例３の構造を示す模式的断面図、
第６図はそのエネルギーバンド図、第７図は従来の半導
体装置の一例の構造を示す模式的断面図、第８図はその
エネルギーバンド図である。 11及び21……半絶縁性基板、12及び22……低不純物密度
の第１の半導体層、13……高いドナー不純物密度の第２
の半導体層、14及び24……高純度の第３の半導体層、23
……高いアクセプタ不純物密度の第２の半導体層、15及
び25……ソース電極領域、16及び26……ゲート電極領
域、17及び27……ドレイン電極領域、18……電子チャネ
ル、28……正孔チャネル、EC……伝導帯下端のエネルギ
ー準位、EF……フエルミ準位、EV……価電子帯上端のエ
ネルギー準位、ｑφＢ……ショットキ障壁の高さ、…
…イオン化ドナー不純物、……イオン化アクセプター
不純物。
基本的構造の一例を示す模式的断面図、第１図（ｂ）及
び第２図（ｂ）はそれぞれのエネルギーバンド図、第３
図は、第２及び第３の半導体層の関係を示す一例の図、
第４図は本発明の実施例２の構造を示す模式的断面図、
第５図は本発明の実施例３の構造を示す模式的断面図、
第６図はそのエネルギーバンド図、第７図は従来の半導
体装置の一例の構造を示す模式的断面図、第８図はその
エネルギーバンド図である。 11及び21……半絶縁性基板、12及び22……低不純物密度
の第１の半導体層、13……高いドナー不純物密度の第２
の半導体層、14及び24……高純度の第３の半導体層、23
……高いアクセプタ不純物密度の第２の半導体層、15及
び25……ソース電極領域、16及び26……ゲート電極領
域、17及び27……ドレイン電極領域、18……電子チャネ
ル、28……正孔チャネル、EC……伝導帯下端のエネルギ
ー準位、EF……フエルミ準位、EV……価電子帯上端のエ
ネルギー準位、ｑφＢ……ショットキ障壁の高さ、…
…イオン化ドナー不純物、……イオン化アクセプター
不純物。
Claims (2)
- 【請求項１】高抵抗基板上に、高純度あるいはｐ型の第
１の半導体層と、該第１の半導体より電子親和力の小さ
いｎ型の第２の半導体導体層と、高純度の第３の半導体
層とが順次設けられ、前記第１の半導体層と第２の半導
体層との界面の第１の半導体層側に電子チャネルが形成
され、該電子チャネルの導電度を第３の半導体層上に形
成されたゲート電極で制御する半導体装置であって、該
第２の半導体層のドナー密度によって電子チャネルの面
電子密度が制御され、該第３の半導体層の厚さによって
ゲート入力容量が制御される半導体装置において、第３
の半導体層の膜厚d3が次の不等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢはショット
キー障壁の高さ、d2は第２の半導体層の膜厚、N2 +は第
２の半導体層のドナー不純物密度、NC2は第２の半導体
層の伝導帯の実効状態密度、NSは第１の半導体層に形成
される電子面密度である） を満足することを特徴とする半導体装置。 - 【請求項２】高抵抗基板上に、高純度あるいはｎ型の第
１の半導体層と、該第１の半導体より電子親和力とエネ
ルギーギャップの和の大きいｐ型の第２の半導体層と、
高純度の第３の半導体層とが順次設けられ、前記第１の
半導体層と第２の半導体層との界面の第１の半導体層側
に正孔チャネルが形成され、該正孔チャネルの導電度を
第３の半導体層上に形成されたゲート電極で制御する半
導体装置であって、該第２の半導体層のアクセプタ密度
によって正孔チャネルの面正孔密度が制御され、該第３
の半導体層の厚さによってゲート入力容量が制御される
半導体装置において、第３の半導体層の膜厚d3が次の不
等式 （但し、εｎは第ｎの半導体層の誘電率、ｑは電子の電
荷量、kBはボルツマン定数、Ｔは温度、φＢショットキ
ー障壁の高さ、d2は第２の半導体層の膜厚、N2 -は第２
の半導体層のアクセプタ不純物密度、NV2は第２の半導
体層の価電子帯の実効状態密度、PSは第１の半導体層に
形成される正孔面密度である） を満足することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267842A JPH0789584B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267842A JPH0789584B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144881A JPS61144881A (ja) | 1986-07-02 |
| JPH0789584B2 true JPH0789584B2 (ja) | 1995-09-27 |
Family
ID=17450378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267842A Expired - Lifetime JPH0789584B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789584B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2710309B2 (ja) * | 1987-04-09 | 1998-02-10 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| DE69111120T2 (de) * | 1990-04-11 | 1996-04-04 | Hughes Aircraft Co | HEMT-Struktur mit passivierter Struktur. |
| US8399911B2 (en) | 2006-06-07 | 2013-03-19 | Imec | Enhancement mode field effect device and the method of production thereof |
| EP1883115A1 (en) * | 2006-07-28 | 2008-01-30 | Interuniversitair Microelektronica Centrum (IMEC) | An enhancement mode field effect device and the method of production thereof |
| EP1865561B1 (en) * | 2006-06-07 | 2013-01-02 | Imec | An enhancement mode field effect device and the method of production thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
| JPS593977A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-12-19 JP JP59267842A patent/JPH0789584B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144881A (ja) | 1986-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |