JPS61144881A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体へテロ接合界面における高速なキャリ
アを用いた半導体装置に関するものである。

（技術の背景と従来技術の問題点） 従来の電子親和力の相異なるヘテ１接合を用いた電界効
果型トランジスタ（以下％ＦＩＴという。）の模式的断
面図（応用物理第５０巻第１２号、１９８１年、１３１
６頁）を第７図に示す。第７図ににおいて、１０１は半
絶縁性基板であり、例えばＧａＡｓ％１０２は低不純物
密度の第１の半導体層、例えばノンドープＧａＡｓ、１
０３は高いドナー不純物密度を含有し、この第１の半導
体層１０２の電子親和力よりも小さい電子親和力を有す
る第２の半導体層、例えばｎ型の１　（、、、Ｇａ　Ｏ
，、Ａｓ、１０４はソース電極領域、１０５はゲート電
極領域、１０６はドレイン電極領域、１０７は２次元電
子層からなる電流通路（以下、電子チャネルというωで
ある。この素子は、ゲート電極領域１０５に印加された
ゲート電極により電子チャネル１０７の電子濃度を制御
して、他に設けられたソース電極領域１０４とドレイン
電極領域１０６の間に形成される電子チャネル１０７の
インピーダンスを制御することを基本原理上するＦｇＴ
である。

第８図は、例えばノーマリオン型の場合の熱平衡状態〈
おけるゲート電極領域１０５の直下のエネルギーバンド
図を表わしている。

ここでＥａは伝導帯下端のエネルギー準位、ＥＰは７エ
ルミ準位、　　ＱｔｐＥはシテットキ障壁の高さ、ｅは
イオン化ドナー不純物を表わしている。

このＦｇＴの場合周知の様に％ｔ１と電２０半導体層１
０２と１０３のへテロ接合界面近傍に蓄積された２次元
電子は、特に不純物散乱の影響が少なくなるために極め
て大きな電子移動度を有しており、従って、％に超高速
性及び低雑音性に優れた効果を有している。

第７図に示したような従来構造ＦｇＴにおいては、ソー
ス抵抗の減少のためＫは２次元電子層１０７の面密度を
大きくするのが効果的である。

しかしながら、このためＫは第２の半導体層１０３中の
ドナー不純物密度を大きくする必要があるがこれはシ曹
ットキグートの耐圧上低下させる欠点があった。さらに
ゲート入力容量が大きくなり、相互コンダクタンスは少
し大きくなるもののし中断周波数は却って低下する現象
を招いていた。、言い換えれば、ソース抵抗、相互コン
ダクタンス、入力容量など、高周波動作に重要なパラメ
ータ全それぞれ独立に制御できない欠点を有していた。

更に通常用いられているＳｉをドープしたｎ型Ａ／　、
、　Ｇａ　ｃＬｙ　Ａｓ中にはＤＸセンターと呼ばれる
深い準位が存在し、これが原因となって、温度変化に伴
うゲートしきい値電圧の大きなシフト、高電界印加時に
おける走行電子のトラップ及び長時間に亘る電流の光応
答などの動作特性の不安定性を引き起こしていた。また
、第２の半導体層１０３の膜厚及び不純物密度に対して
ゲートしきい値電圧が極めて敏感であるため、このゲー
トしきい値電圧の絶対値制御及び再現性が極めて困難で
ありたＯ 以上のような欠点は、ソース抵抗を小さくし、高い相互
コンダクタンスを得るためＫは、第２の半導体層の膜厚
を薄くし、しかも高濃度に不純物をドープすることが重
要であるという従来の考え方に必然的に付随するもので
あった。この対策の例として、特開昭５９−２５２７５
及び特開昭５９−１２４７６９がある。これらは、単に
第２の半導体層の表面側の不純物密度を下げたものであ
る。これにより、ゲート耐圧及びゲート入力容量の点で
少々改善はみられるものの、第２の半導体層の不純物密
度が例えば１０１７儂−３程度と未だ高く、その改善は
十分なものとは言い難い。逆に、相互コンダクタンスの
低下を招いてしまう。更に、前記トラップ及びゲートし
きい値電圧の制御性の問題解決も期待できなり６ （発明の目的） 本発明の目的は、以上のような従来技術における欠点を
除去し、設計の自由度が大きく、高速性及び高周波：ｒ
ｆ住に優れ、しかも高い生産性及び信頼性を有するヘテ
ロ接合を用いた半導体装置を提供することにある。

（発明の＃ＩＩａ″） 本発明によれば、亮抵抗基板上に、高純度あるいはｐｍ
の第１の半導体層と、該第１の半導体より電子親和力の
小さ＋Ａｎ型の第２の半導体層と。

高純度の第３の半導体層とが順次設けられ、前記第１の
半導体層と第２の半導体層との界面のｔｌの半導体層側
に電子チャネルが形成され、該電子チャネルの導電度を
第３の半導体層上に形成されたゲート電極で制御する半
導体装置であって・該第２の半導体層のドナー密度によ
って電子チャネルの面電子密度が制御され、該第３の半
導体層の厚さＫよってゲート入力容量が制御されること
を特徴とする半導体装置が得られる。

更に本発明によれば、高抵抗基板上に、高純度あるいは
ｎ型の第１の半導体層と、該第１の半導体よシミ子親和
力とエネルギーギャップの和の大きいｐ型の第２の半導
体層と、高純度の第３の半導体層とが順次設けられ、前
記第１の半導体層と８２の半導体層との界面の第１の半
導体層側に正孔チャネルが形成され、核正孔チャネルの
導電度を第３の半導体層上に形成されたゲート電極で制
御する半導体装置であって、孔密度が制御され、該第３
の半導体層の厚さによってゲート入力容量が制御される
ことを特徴とする半導体装置が得られる。

（発明のＭ狸・作用） 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが１本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。

第１図（ａ）は本発明の半導体装置の基本的構造の一例
を示す模式的構造断面図である。

第４図（、Ｉにおいて、１１は半絶縁性基板であり、１
２は高純度あるいはｐ型の第１の半導体層、１３はこの
第１の半導体層１２の電子親和力よりも小さい電子親和
力を有し、かつｎ型で高い不純物密度の第２の半導体層
、１４は高純度の第３の半導体層、１５はソース電極領
域、１６はゲート電極領域％１７はドレイン電極領域、
１８は電子チャネルである。

第１図Φ）は％第１図（ａｌに示した本発明ＫかかるＦ
ＥＴ構造において、熱平衡状態下におけるゲート電極領
域１６下でのエネルギーバンド図の一例である。第１図
（ｂ）は、ノーマリオンｆＪＩＦＥＴを示している。第
１図中）における記号ＥＣ，ＥＦ　　、Ｑ４ｎｏは第８
図で説明したものと同一のものを示している。

本発明の基本ｙＫ！！は、半導体表面におけるフェルミ
準位のピニング効果を積極的に利用することによシ成立
っている。

即ち、４１図ら）を参照して、２次元電子１８は、従来
と同じく第１および第２の半導体のへテロ界面における
第２の半導体層の空乏層内の電荷によって形成される。

一方、表面フェルミレベルのピニング効果によって形成
されたゲート電極直下のポテンシャルφＢは、第３の半
導体層を通して、伝導帯ポテンシャルの最低点（点線で
表示）より左側のドープされた第２の半導体層内の正電
荷によってまかなう。ここでゲート電圧一定のまま＠３
０半導体層の厚さを増加すれば、第３の半導体層の表面
電界は小さくなシ、第２の半導体層中ＫＴ。

る伝導帯のポテンシャル最低点より左側の第２の半導体
中の空乏層幅は小さくなる。この時へテロ界面側の第２
の半導体層の膜厚が２次元電子層１８の面密度を最大に
するのに必要な膜厚以上あり、シカ４一定のドーピング
レベルであれば、２次元電子層１＠の面密度は不変であ
る。従って、ゲート入力容量が近似的に第２及び第３の
半導体層の膜厚の総和に反比例することを考慮すれば、
電子チャネル１８０面密度を大きく保ったまま、即ちソ
ース抵抗を小さく保ったまま、第３の半導体層を厚くし
てゲート入力容量を小さくすること、言い換えればこれ
らパラメーターを独立に制御することが可能となる。ま
た、ソース抵抗を小さく保ちつつゲート容量を減少でき
る結果、し中断周波数の向上がはかれる。さらに第７図
、第８図に示した従来のＦＥＴでは、ゲート電極直下で
電界が最大でちゃ、かつドーピングレベルを上げる程電
界が大きくなるのに対し、本発明によるＦＥＴでは、ゲ
ート電極下の第３の半導体層内の電界はほぼ一定でかつ
、小さく、特に第３の半導体層を厚くする程小さくなる
ため、ゲート耐圧は大きく向上する。

すなわち、第２の半導体層のドーピングレベルに依存な
く、ゲート耐圧は大きくとることができる。

更に高濃度の不純物を含有する第２の半導体層の膜厚を
冥効的に減少させ、この膜中に含まれるトラップの影響
を小さくできる。また、第３０半導層の膜厚によってゲ
ートしきい値電圧の制御性を著しく改善できる。

以下、具体的な計算式に基づいて１本発明の特有な原理
と作用について詳しく説明する。第１図（ｂｌＫｊ？ｔ
、−ｎて、第３の半導体層１４と第２の半導体層１３及
びゲート電極領域１６のみにりいて考察する。

今、第３の半導体層１４とゲート電極領域１６との接合
界面を一次元座標軸Ｘの原点とし、原点から第２の半導
体層１３方向を正方向とすると、この第３及び第２の半
導体層近傍のポアソンの方程式は、次の（１）式及び（
２）式で与えられる。

ここで、ψａは第３０半導層１４のポテンシャルエネル
ギーを％　９’−は第２の半導体層１３のポテンシャル
エネルギーを、Ｎ１−は第３の半導体層１４のドナー不
純物密度を、Ｎ、＋は第２の半導体層１３のドナー不純
物密度を、Ｅｓ及び６■はそれぞれ第３及び第２の半導
体層１４及び１３の誘電率を、ｄ−は第３の半導体層１
４の膜厚を、ｄｚｏは表面側のポテンシャルｑ＄Ｂの影
響によって拡がる第２の半導体層１３の空乏層幅を、ｑ
は電子の電荷量を表わしている。（１）弐Ｋｌ！？ｌ、
ｑては、ｎ型の第３の半導体層１４を仮定しているが、
ｐ型でもよい。しかし、実際には高純度の方が望ましく
、従って Ｎ　ａ”　＝　０　　　　　　　　　　　　（３）と仮
定する。また、第２の半導体層１３中の多数キャリアに
対してボルツマン分布を仮定すると次式％式％ 但し、１Ｂ１ｐは第２の半導体層１３の伝導帯最下端の
準位と７工ルミ単位との差を、Ｔは絶対温度、ＮＣ自は
第２０半導悴層１３の伝導帯の実効状態密度を、ｋＢは
ボルツマン定数を示している。前記（ｌ）。

（２）、　（３）及び（４）式を境界条件を入れて解く
と、次の関係式（５２が得られる。

例えば、第２及び第３の半導体層１３及び１４ｆ：Ａ　
ｌ　６．３　Ｇ　ａ　ｏ、　Ｉ　Ａ　８と仮定し、　　
ｑ　ｐ　Ｂ　＝：、　０，８　ｅ　Ｖ　。

Ｎ　−＝　２　ｘ　ＩＱ”　ＣＭＬ−”　（！：　Ｌ、
テ、　（５１式？用イｆｃ計ＮＩＭ果を第３図に示す。

第３図は、第３の半導体層１４の膜厚ｄｔを増加させる
ととＫより、第２の半導体層１３０膜厚ｄ、−を十分に
減少させうろことを示している。また、第２の半導体層
１３と第１の半導体層１２との伝導帯エネルギーバンド
の不連続に応じて拡がった第２の半導体層１３中の空乏
層＃Ａを補うのく必要十分な膜Ｗｄ■’ｌ：第２の半導
体層１３の膜厚として常に確保している限り、ヘテロ界
面に形成された電子チャネル１８の電子濃度を熱平衡状
態下において変化させることなく、上記（５）弐に従っ
て、第２の半導体層１３のＦＡ膜厚ｄ、（ｄ、：ｄｔ・
＋ｄａｍ　）を減少させることができる。更Ｃて、第３
図は、第３の半導体層１４の膜厚ｄ、を十分厚く（例え
ば、１０００　Ａ　）設けることにより、ゲーートシき
い値電圧の制御性を著しく改善しうろことを示してい″
る。詳しく述べると、ゲートしきい値電圧を決める重９
′＆要素として第２及び第３の電圧はこれらの変化に対
し、極めて敏感である。

従って様々な半導体装置の製造過程における特に膜厚、
表面ポテンシャルの変動は、このゲートしきい値電圧の
制御性を著しく仮下させていた。しかしながら、第３図
から明らかな様に、例えばｄ・＝ＩＯ００Ａ付近の微係
数が極めて大きいため表面層となる第３の半導体層１４
の膜厚ｄ・が例えば１００八程度製造過程において変化
したとしても、今の場合、＠２０半導層の膜厚に置換し
た場合の実効的膜厚変化は高々ＩＯＡ以下である。この
結果は、例えばゲートしきい値電圧の厳しい制御性を不
可欠とする半導体の高集積回路にとりて極めて有効な手
段となり得る。以上示した第２の半導体層１３の膜厚の
実効的低減及び空乏幅の制御性の改善によって、第２の
半導体層１３中に含まれる多くのトラップの影響を著し
く軽減することができることも明らかである。

また、高周波特性に３ｉ要な遮断周波数ｆＴは、次式（
６）で簡単には与えられる。

ｇｍ　　　　　　　　（６） ＺＴ＝２＋ｒＣｇ’ ここで％　ｇｍは相互コンダクタンスを、ＣｇＳ　はゲ
ート入力容量を表わしている。ゲート入力容量は、近似
的にｔ４２および第３の半導体を絶縁膜とする容量に比
例する。したがって本発明による第３の半導体層１４は
、ゲート入力容量の低減をはかることができ、しかも、
ヘテロ界面の電子チャネル１８の面電子密Ｊ［を大きく
維持できるため、遮断周波数ｆＴの増大をはかることが
できる。

また、第２及び第３の半導体層１３及び１４の膜厚及び
不純物密度を調整することなどにより、ノーマリオン型
及びノーマリオン型のＦ　ＥＴを実現できる。

なぜならば真性相互コンダクタンスｔ”ｇｍｏ　　・ソ
ース抵抗をＲ３とすると、ｇｍは ｇｍｏ　　　　　　　　　　　　　　　　　　　　　　
　（〕）ｇｍ　”田■η儒。

で表わされ、ｇｍｏはＣｇｓと同様な割合で減少するが
、Ｒｓが一定のためｇｍは０ｇ３　よ夕も減少の割合が
小さいためである。

以上説明したような本発明の原理・作用は、本発明に特
有な吃りであり、従来技術のものとは著しく異なる。

（実施例１〕 次に本発明の実施例ＩＫついて説明する。本実施例にお
けるＰＥＴの模式的構造断面図は第１図１ａ）と同様で
ある。本実施例においては、半絶縁性基板１１Ｆｃ半絶
縁性Ｇ　ａ　Ａ　８基板を、　第１の半導体層１２に不
純物密度が１　ｘ　ＩＱ”ｃｍ−”以下で膜厚１ｌｎｎ
のノンドープＧ　ａ　Ａ　Ｓを、Ｒ２の半導体層１３に
ドナー不純物密度が２　×１０１ａ儂−３程度で膜厚１
５０Ａｌ１度のｎ型Ａｉ！亀ｓ　Ｇ　ａ　（Ｌ　ｙ　Ａ
　’を、　第３の半導体層１４に不純物密度がｌＸｌ０
”α−１程度で膜厚５００　Ａ程度のノンドープＡｌｈ
＠Ｇａα、Ａｓを、ソース電極領域１５及びドレイン電
極領域１７ＫＡｕ　Ｑｅ　／　ＮｉＫよるオーミック電
極を、ゲート電極領域１６にアルミニウム（ＡＪ）によ
るシ璽ットキ電極を用いる。

本実施例において、熱平衡状態におけるゲート電極領域
１６下でのエネルギーバンド図は第１図−）と同様であ
る。

本実施例において、第２の半導体層のうち、第１の半導
体層側の１０ＯＡがへテロ界面の電子親和力差によって
空乏化する層で、最大限の２次元電子を供給し、残りの
５ＯＡが表面電位の上昇をまかなうために空乏化する層
である。

第３の半導体層１４の不純物濃度は、従来用いられてき
た１０Ｉ？ｃＩＩｒｌＫ比べ、２桁以上も小さいため。

ゲート耐圧が著しく改善されることは明らかである。更
に％　０．５μｍゲート長でゲート入力容量が第８図に
示した従来例の０．６倍に減少した結果遮断周波数も従
来例の約４００Ｈ２と比較して５０　ＧＨｚ程度と増大
した。

また、第３図から明らかな様に１第３の半導体層１４の
膜厚ｄ　ａ　＝　ｓｏｏ　Ａ付近における±５０Ａ　程
度の変動は、第２の半導体層１３の実効的膜厚変動にし
て、１ＯＡ程度でゲートしきい値電圧の変動としては、
高々３０ｍＶ程度にしかならない。この結果は、本発明
による第３の半導体層１４ヲ用いない従来構造における
ゲートしきい値電圧の変動の少なくとも数十分の１以下
径度にできることを示している。更に、第２の半導体層
１３として用いたｎ型のＡＪ、、Ｇａ０．、Ａｓ中に含
まれる高濃度のトラップの影響は、その膜厚が約１５０
Ａと極めて薄くしかも完全に空乏化してｂるため、極め
て小さかった。

本実施例に、おいては、ノーマリオン型のプレーナ型Ｆ
ＥＴを示したが、例えば、第２の半導体層１３の膜厚及
び不純物密度を減少させることによって、ノーマリオフ
型のＦＥＴを容易に実現できることは明らかである。

（実施例２） 次に本発明の実施例２について説明する。本実施例にお
けるＦＥＴの模式的構造断面図を第４図に示す。第１図
（ａ）に示したものと同じものは原則として同一番号と
して示す。本実施例において、半絶縁性基板１１に半絶
縁性Ｇ　ａ　Ａ　ｌ基板を、　第１の半導体層１２に不
純物密度がＩ　Ｘ　１０”ｃｍ−ｍ以下で膜厚０．５μ
ｍのＧ　ａ　Ａ　Ｓを、第２の半導体層１３にドナー不
純物密度が２　Ｘ　１０　”　ｃｍ−”　８度で膜厚１
５０Ａ程度のｎ型ＡＪ　（Ｌ　ａ　Ｇａ　Ｏ，ｓ　Ａｌ
！　ｔ’、電３の半導体層１４に不純物密度が１×１０
１ｃｒＩＬ″′ｓ程度以下で膜厚４５０Ａのノンドープ
ＡＪ　Ｏ，、、Ｇａ　ＩＬ　＠　Ａ’　を％第４の半導
体層４１にドナー不純物密度が３Ｘ１０（！ＩＩ程度で
膜厚４００　Ａ　８にのｎ型のＱａＡｓを、ソース電極
領域１５及びドレイン電極領域１７ＫＡｕＧｅ／ＡｕＫ
よるオーミック電極を、ゲート電極領域１６にタングス
テン（Ｗ）によるシ四ットキ電極を用いる。

但し、ゲート電極領域１６下においては１例えばエツチ
ングによって第４の半導体層４１、場合によっては更に
第３の半導体層１４の一部を除き、リセス構造を有した
ＦＥＴで、ゲート下におけるエネルギーバンド図は第１
図−）と同様である。

第４の半導体層４１は、オーミック形成の良化及び表面
状態の安定性を維持するなどの目的のために設けられた
ものである。

本実施例における利点は、実施例１と原則として同様で
あるが、ソース−ゲート間の表面のｎ　−ＧａＡ１層が
、高周波でのソース抵抗の低減に有効で、雑音指数が実
施例１よ夕大きく改善された。

（実施例３） 次に本発明の実施例３について説明する。本実施例にお
けるＦＦ１ｉＴの模式的構造断面図を第５図に熱平衡状
態におけるエネルギーバンド図を第６図に示す。第１図
（ａ）及び第４図に示したものと同じものは原則として
同一番号として示す。本実施例において、半絶縁性基板
１１に半絶縁性Ｇ　ａ　Ａ　ｓ基板を、１ｌｃｉの半導
体層１２に不純物密度がＩ　Ｘ　１０”傷−３以下で膜
厚１μｍのＧａＡｓを、第２の半導体層１３にドナー不
純物密度が２　×ｔｏｊ＃は−Ｓ程度で膜厚１００Ａ程
度のｎ　型Ａｊ　（１ｓ　Ｇ　ａ　４１　Ａ　ｓ　ｆ　
、第３の半導体層１４に不純物密度が１　ｘ　１０　”
　ｃｚ１程度で膜厚１０００Ａ程度のノンドープＡ７　
（Ｌ　Ｂ　Ｃｊａ　Ｌ　ｖＡａ管、第４の半導体層６２
にアクセグタ不純物密度が２ｘｌＱ”ｃｍ〜１程度で膜
厚２００Ａ程度のｐｆｆｉＡｌｉａ）Ｇａａ、λｍを、
第５の半導体層６１に不純物密度がＩ　Ｘ　ＩＱ　”　
ｃＩＬ１以下で膜厚５０Ａの／７ドープＡＪａｓＧａｌ
ＩＬ、ＡＳＩ−１ソース電極領域１５及びドレイン電極
領域１７にＡｕＧｅ／Ｎｉによるオーミック電極をゲー
ト電極領域１６にアルミニウム（Ａ１　）　Ｋよるシ菅
ットキ電極を用りる。

第５の半導体層６１は、チャネルを走行するキャリアの
イオン化不純物散乱を低減するために設けられたもので
、本発明の直接的要旨ではない。

本実施例においては、高いアクセプタ密度を有する第４
の半導体層６２を用いることＫより、実質的にゲート下
障壁を高くし、ノーマリオフ型。

ＦＩＴを実現している。また、第３の半導体層１４とに
４０半導体層６２の接合によって実質的なゲート下障壁
を形成できるため、極めて安定である。

本実施例における利点は、実施例１及び実施例２と原則
として同様である。

以上の実施例においては、特にＡｌＧａＡｓ及びＧａＡ
ｓＴｈ半導体材料として周込たが、Ａ１１ｎＡｓ及び１
ｎＧａＡ８などを用いることにより、更に高性能なＰＥ
Ｔを実現できる。なぜなら例えばＩｎＱ　ａ　Ａ　Ｓ中
−一おける電子の走行速度は、ＧａＡｓ中のものより大
きい為で、相互コンダクタンス等々を飛躍的に向上でき
る。

（第２の発明について） 以上の説明では、キャリアが電子となる場合について述
べたが、キャリアが正孔の場合についても本発明の原理
は同様に適用できる。この場合には、正孔が価電子帯に
蓄積されるためＪ（電子の場合とは多少異なる。

１ｇ２１ｍ（ａ）は、本発明による正孔チャネル含有す
る場合の半導体装置の基本的構造の一例を示す模式的構
造断面図である。

第２図（ａ）　において、２１は半絶縁性基板であり、
２２は高純度あるいは低不Ａ物密度の第１の半導体層、
葛はこの第１の半導体層２２の有する電子親和力とエネ
ルギーギャップの和よ夕も大きい電子親和力とエネルギ
ーギャップの和を有し、かつｐ型で高い不純物密度のｊ
ｇ２の半導体＠、　２４は高純度の第３の半導体層、６
はソース電極領域、２６はゲート電極領域、ｎはドレイ
ン電極領域、２８は正孔チャネルである。

第２図中）は、Ｉ２図（川に示した本発明にがかるＦＥ
Ｔ構造において、熱平衡状態におけるゲート電極領域２
６下でのエネルギーバンド図の一例であシ、ノーマリオ
ン型のＦＥＴを示している。

第２図Ｔｏ）において、島はフェルミ準位、ＥＶは価電
子帯上端のエネルギー準位、ｅはイオン化アクセプター
不純物を表わしている。

本発明による半導体装置が、キャリアに電子を用いた場
合と原則的に同様の原理、作用及び効果を有しているこ
とは言うまでもない。

（実施例） 次に正孔チャネルを用い九本発明の１つの実施例につい
て説明する。本実施例におけるＦＩＴの模式的構造断面
図は第２図（ａ）と同様である。本実施例においては、
２１は半絶縁性ＧａＡｓ基板を、第１の半導体層２２に
不純物密度がＩ　Ｘ　１０”ｃＩＬ−”種度以下で膜厚
１μｍのノンドープＧｅを、第２の半導体層ｎにアクセ
プター不純物密度が２　Ｘ　１０”ｃＩｆ１程度で膜厚
２５０Ａ程度のｐ型のＧａＡｓを、第３の半導体層２４
に不純物密度がＩ　Ｘ　１０”　ａｎ−”糧度で膜厚１
０００ＡのノンドープＧ　ａ　Ａ　ｓ　ｆ、　　ソース
電極領域２５及びドレイン電極領域２７忙Ａｕｚｎ　Ｋ
よるオーミック電極を、ゲート電極領域２６にアルミニ
ウム（Ａ７）Ｋよるシ１ットキ電極を用いる。

本実施例において、熱平衡状ＭＫおけるゲート電極領域
２６下でのエネルギーバンド図は第２図（ｂ）と同様で
ある。

本実施例において、第２の半導体層のうち、第１の半導
体層側の２００Ａかへテロ界面の価電子帯上端のエネル
ギー差によって空乏化する層で、最大阪の２次元正孔層
を供給し、残りの５ＯＡが表面電位の下降をまかなうた
めに空乏化する層である。

本発明においても、キャリアが電子の場合と原則として
同様にリセス構造ＦＥＴ、ノーマリオフ型及びノーマリ
オン、３１１ＦＢＴ及び第６図における第４の半導体層
６２に対応した高ｂドナー不純物を含む半導体層を第２
図（ａ）においてゲート電極領域拠と第３の半導体層あ
の間に挿入するととＫよシ安定なゲート障壁を有すＦＥ
Ｔなどを容易に形成できることは明らかである。

（発明の効果） 以上本発明によれば、２次元チャネルの面キャリア密度
とゲート入力容量を独立的に設計でき。

設計の自由度の増大、しゃ断層波数の向上、ゲート耐圧
の向上、しきい値電圧の制御側の改善など極めて多大な
長所をもつ超高周波超高速ＦＥＴを実現できる。本発明
Ｋｊって高性能、高信頼にマイクロ波、ミリ波デバイス
および超高速ＩＣ等高性能半導体装置が得られ、本発明
の効果は極めて大！い。

【図面の簡単な説明】

第１図（ａ）及び第２図（ａ）は本発明の半導体装置の
基本的構造の一例を示す模式的断面図、第１図中）及び
第２図（ｂ）はそれぞれのエネルギーバンド図、第３図
は、第２及び第３の半導体層の関係を示す一例の図、第
４図は本発明の実施例２の構造を示す模式的断面図、第
５図は本発明の実施例３の構造を示す模式的断面図、第
６図はそのエネルギーバンド図、第７図は従来の半導体
装置の一例の構造を示す模式的断面図、第８図はそのエ
ネルギーバンド図である。 １１及び２１・・・・・・半絶縁性基板、１２及び２２
・・・・・・低不純物密度の第１の半導体層、１３・・
団・高いドナー不純物密度の第２の半導体層、１４及び
２４・・山高純度の第３の半導体層５２３−川・・高い
アクセプタ不純物密度の第２の半導体層、１５及び５・
・・・・・ソース電極領域、１６及び妬・・・・・・ゲ
ート電極領域、１７及び２７・・・・・・ドレイン電極
飯城１．１８・・用１子チャネル、あ・・曲玉孔チャネ
ル、Ｅｃ・・・・・・伝導帯下端のエネルギ一単位、ｇ
ｐ・・・・・・フェルミ準位、Ｅｖ・・・・・・価電子
帯上端のエネルギー準位、ｑφＢ・・・・・・シ璽ット
キ障壁の高さ、■・・・・・・イオン化ドナー不純物、
ｅ・・、・・・イオン化アクセプター不純物。 代理人弁理士内　！　　　贋、　　　］°、　、。 ７ｒｌ　　図　（０） オ　１　図　（ｂ） ７Ｆ２図　（ａ） ２？２図（ｂ） 第３図 第２の半導体層の膜厚ｄ２゜仏） ７４　図 オ　５図 ７１−６　図 オフ　図 オ　８　図

Claims (1)

1. 【特許請求の範囲】 １　高抵抗基板上に、高純度あるいはｐ型の第１の半導
   体層と、該第１の半導体より電子親和力の小さいｎ型の
   第２の半導体層と、高純度の第３の半導体層とが順次設
   けられ、前記第１の半導体層と第２の半導体層との界面
   の第１の半導体層側に電子チャネルが形成され、該電子
   チャネルの導電度を第３の半導体層上に形成されたゲー
   ト電極で制御する半導体装置であって、該第２の半導体
   層のドナー密度によって電子チャネルの面電子密度が制
   御され、該第３の半導体層の厚さによってゲート入力容
   量が制御されることを特徴とする半導体装置。 ２　高抵抗基板上に、高純度あるいはｎ型の第１の半導
   体層と、該第１の半導体より電子親和力とエネルギーギ
   ャップの和の大きいｐ型の第２の半導体層と、高純度の
   第３の半導体層とが順次設けられ、前記第１の半導体層
   と第２の半導体層との界面の第１の半導体層側に正孔チ
   ャネルが形成され、該正孔チャネルの導電度を第３の半
   導体層上に形成されたゲート電極で制御する半導体装置
   であって、該第２の半導体層のアクセプター密度によっ
   て正孔チャネルの面正孔密度が制御され、該第３の半導
   体層の厚さによってゲート入力容量が制御されることを
   特徴とする半導体装置。