JPS593977A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　　発明の技術分野 本発明は半導体装置に関し、特に本特許出願人が先に特
願昭５５−８２０３５号により提供した半導体装置の改
良に関する。

（ｂ）　　技術の背景 情輻処理装置の能力及びコストパフォーマンスの一層の
向上はこれに使用される半導体装置にかかっていると目
され、論理演算装置の高速化、低消費電力化及び記憶装
置の大容量化が強力に推進されて゛いる。

現在は専らシリコン（Ｓｔ）半導体装置が実用化されて
いるが、Ｓｔ半導体装置の高速化はキャリアの移動度な
どのＳｉの物性により制約されるために、キャリア移動
度がＳｔより遥かに大きいガリウム・砒素（ＧａＡｓ）
などの化合物半導体を用いて、高速化、低消費電力化を
実現する努力が重ねられている。

従来の構造のＳｔもしくはＧａＡｓ等の化合物を用いた
半導体装置においては、キャリアは不純物イオンが存在
している空間を移動する。この移動に際してキャリアは
格朶振動および不純物イオンによって散乱を受けるが、
格子振動による散乱の確率を小さくするために温度を低
下させると。

散乱の確率が大きくなって、キャリアの移動度がこ扛に
よ−９て制限される。

この不純物散乱効果を排除するために不純物が添加され
る領域と、キャリアが移動する領域とを空間的に分翻し
て、特に低温におけるキャリアの移動度を増大せしめた
ものが本発明の個数とする半導体装置である。

（Ｃ１従来技術と問題点 従来知られている半導体装置の一例を第１図ｔａ＋に示
す断面図を参照して説明する。半絶縁性ＧａＡｓ基板１
上にノンドープＧａＡｓ層２とこれより電子親和力の小
さいｎ型アルミニウム・ガリウム　砒素（ＡＩＧａＡｓ
）層３とが設けられて。

両層の界面はへテロエピタキシャル接合を形成している
。ｎ型／〜Ｉ　Ｃ；　ａ　Ａ　ｓ層３　（電子供給層と
いう）からノンドープｃａＡｓｌ−２＜チャネル層とい
う）へ電子が遷移されることによって住人されろ電ｆ−
ｍ積層（２次元電子層）４の電子濃度を。

ゲート電極５に印加される電圧によって制御する二とに
よって、ソース電極６とドレイン電極７との間の電子蓄
積層４によって形成される伝導路のインピーダンスが制
御される。なお８は↑１（抗＋＋１接続（オーミックコ
ンタク［・）領域である。

かかる半導体装置は先に述べた如＜、ｎ型ＡｌＧａＡｓ
層３に例えばソリコン（Ｓｌ）をトナーとして濃度２　
Ｘ　１０”　　（ｃｍ−’）程度に導入して電子供給層
としている。またこのｎ型ＡｌＧａＡｓ層３とへテロエ
ピタキシャル接合して、伝導路となる電子蓄積層４を形
成するＧａＡｓ層２はノンドープとしてイ純物イオンに
よるキャリア電子の散乱を防止してその移動度を高めて
いる。

この電子蓄積層４へのｎ型ＡｌＧａＡｓ層３からの不純
物の侵入の防止及びヘテロエピタキシャル接合界面近傍
のＡ　Ｉ　Ｇ　ａ　Ａ　ｓ層３にある不純物イオンによ
る電子蓄積層（２次元電子層）４内のキャリア電子に対
する散乱効果の防止のために。

ｎ型ＡｌＧａＡｓ層３のへテロエピタキシャル接合界面
近傍１例えば６乃至１０（ｎｍ）程度の範囲をノンドー
プ領域とすることが既に知られている。

かかる従来の半導体装置においては、電子供給層とする
ｎ型ＡｌＧａＡｓ層３は、前記ノンドープ領域を設けた
場合にはこの領域以外は、また前記ノンドープ領域を設
けない場合にはこの層全体が、第１図（ａ＋の各層に対
応させて第１図（ｂｌに例示する如く、電子供給層とし
ての技術的条件、即ち電子蓄積層４に充分なキャリアを
蓄積することができ、ゲート闇値電圧ｖｔｈの制御が容
易であるなどの理由によって１例えば２　Ｘ　］　０’
　［ｃｍ−３）程度のドーピング濃度とされている。

しかしながら、ｎ型Ａ、　Ｉ　Ｇ　ａ　Ａ　ｓ層３は電
子供給層であると同時に、先に説明した如く、ゲー［・
電極５、ソース電極６及びドレイン電極７がへテロエビ
クキノヤル接合界面の反対側に配設されて。

ゲート電極５に関しては充分な耐電圧を有するショ、ト
キハリアが形成され１　ソース及びドレイン電極６及び
７に関しては低抵抗の抵抗性接続領域８を形成する機能
が必要とされる。

ｎ型Ａ　Ｉ　Ｇ　ａ　Ａ、　ｓ層３を以上の如く電極を
形成する表面層として見るならば、先に例示した１−−
ピング濃度２　Ｘ　Ｉ　Ｏ”　（ｃｍ’）程度の高濃度
はソース及びドレイン電極６及び７に関しては不利な条
件ではないが、ゲート電極５に関しては洩れ電流が多く
、またゲート耐電圧が低下して適切なドーピング濃度で
はない。

従って電子供給層に関して、電極を形成する表面層とし
ての特性の改善が要求される。

（ｄｉ　　発明の目的 本発明は、このような従来の半導体装置について、その
電極に係る特性を電子供給層の改善によって２次元電子
層に悪影響を及ぼすことなく改善することを目的とする
。

（ｅｌ　　発明の構成 本発明の前記目的は、第１の半導体層と、該第１の半導
体層より電子親和力が小であり、かつｎ型不純物を含む
第２の半導体層とを有して、１１）記第１の半導体層と
前記第２の半導体層とかへテロ接合を形成し、前記第２
の半導体層から前記第１の半導体層に遷移する電子によ
って構成される２次元電子層を電流路とする半導体装置
であって。

前記第２の半導体層は少なくとも電子供給領域と該電子
供給領域よりも不純物濃度の低い表面制御領域とから構
成され、該表面制御領域上にゲート電極を配設してなる
ことによって達成される。

すなわち本発明は、従来２次元電子層の特性の最適化条
件のみに従って構成されている前記例におけるＡｌＧａ
Ａｓ層について、２次元電子層の特性を支配するのはこ
のＡｌＧａＡｓ層の不純物をドープされた領域のうちの
僅少な部分１例えばヘテロ接合界面より厚さ６（ｎｍ）
程度のノンドープ領域を介して濃度２　Ｘ　１０　　　
（ｃｍ””）程度の領域が形成されている場合に、２次
元電子層の特性は、不純物をドープされた領域のうちノ
ンドープ領域に隣接する厚さ３　　（ｎｍ）程度の部分
のみによって支配される事実に基づいて、ＡｌＧａＡｓ
層の前記部分よりヘテロ接合界面までの部分については
電子供給層としての最適化条件、ＡｌＧａＡｓ層の残る
表面側の部分については電極が形成されてこれと能動部
とを接続する表面制御層としての最適化条件に従って構
成するものである。

混晶系化合物半導体の物性を制御するパラメータとして
は、これにドープされる不純物濃度と混晶の組成比が挙
げられるが１本発明は不純物濃度について前記のそれぞ
れ独立した最適化を実施するものである。

（ｆｌ　　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

第２図ｆａ）はＧａＡｓ及びＡ　１　ｘＧａ　ｌ　−Ｘ
Ａ　ｓを用いて構成された本発明の実施例の断面図、第
２図（ｂｌは本実施例における不純物濃度の分布例を第
２図（δ）の各層に対応させて示す図表である。

本実施例にかかる半導体装置は大略下記の如くに製造さ
れる。

半絶縁性のＧａＡｓ基板１】上に９分子線結晶成長法（
Ｍｏｌｅｃｕｌａｒ　　Ｂｅａｍ　　Ｅｐｉｔａｘｙ：
以下ＭＢＥ法と略称する）によって。

実質的に不純物を含有せず、厚さ１　〔μｍ〕程度のＧ
ａＡｓ層（チャネル層）１２と＝　Ａ　Ｉ、、ｓ　Ｇ　
ａＡｓ層の実質的に不純物を含有しない厚さ例え′　ｌ
δ　　〜３ ば６（ｎｍ）程度の領域１３，２ｘｌＯ（ｃｒＱ〕程度
の濃度に例えばシリコン（Ｓｔ）がドープされた厚さ３
　（ｎｍ）以上の領域１４及び例えば５×１０　乃至１
×１０　（ｃＩｎ　〕程度にＳｔがドープされた厚さ１
００乃至２００（ｎｍ）程度の表面制御領域１５とを順
次形成する。

次いで１例えばＳｔを１５０（ｋｅＶ）におい３−２ て１．５Ｘ１０　　（ｃｍ　　）程度に選択的に注入し
て。

温度７００（”Ｃ）、時間５分間程度の熱処理を行うこ
とによって、　Ａ　Ｉ　Ｄｊ　Ｇ　ａ　０．７　Ａ　ｓ
層の領域１５の上表面よりＧａＡｓ層１２に達する低抵
抗の抵抗性接続領域１６を形成し、その領域に例えば金
・ゲルマニウム（ＡｕＧｅ）／金（Ａｕ）層を選択的に
配設して温度４５０（”Ｃ）、時間３分間程度の熱処理
を行うことによってソース電極１７及びドレイン電極１
８を形成する。更にゲート電極１９を例えばアルミニウ
ム（ＡＩ）を用いて、従来技術によって形成、する。な
お２０は電子蓄積層を示す。

以上説明した本実施例の試料と、ゲート電極１／θ　　
　　−３ ９との界面まで一様に２×ＩＯ（ｃｍ　　）にＳｉをド
ープした比較試料とのゲート耐電圧を比較して２本実施
例の試料は従来の構造の試料より５０〔％〕程度以上の
耐電圧の向上が認められた。

なお１以上の説明はＧ　ａ　Ａ　ｓ　／　Ａ　Ｉ　Ｇ　
ａ　Ａ　ｓを用いた半導体装置を例としたが、かかる構
造の半導体装置は例えばガリウム・アンチモン（Ｇａｓ
ｂ）とアルミニウム・ガリウム・アンチモン（Ａｌ　ｙ
Ｇａ　１−ｙｓｂ）との組合せ等によっても構成するこ
とが可能であって、この様なＧａＡｓ／ＡｌＧａＡｓ系
以外の材料により構成される場合についても本発明を同
様に適用することが可能である。

（ｇｌ　　発明の効果 本発明によれば以上説明した如く、従来２次元電子層の
特性の最適化条件に偏って構成されているいわゆる電子
供給層を２分して、それぞれを電子供給と表面制御とに
最適な不純物濃度とすることによって、２次元電子層の
特性に対しては悪影響を及ぼすことなく、ゲート電極に
係る特性を向上することが可能であって、半導体装置の
高密度集積化によって高速、低消費電力の半導体装置を
実現することに大きく寄与する。

【図面の簡単な説明】

第１図ｆａ）は従来の半導体装置の一例を示す断面図、
第１図（ｂｌはその各層の不純物濃度を示す図表。 第２図（ａｌは本発明による半導体装置の実施例を示す
断面図、第２図中）はその各層の不純物濃度を示す図表
である。 図において１はＧａＡｓ基板、２はＧａＡｓ層。 ３はＡｌｘＧａ１−ｘＡｓ層、４は電子蓄積層。 ５はゲート電極、６はソース電極、７はドレイン電極、
８は抵抗性接続領域、１１はＧａＡｓ基板。 １２はノン・ドープＧａＡｓ層、１３はＡｌｘＧａ１−
ｘＡｓ層のノンドープ領域、１４はＡｌｘＧａ１−ｘＡ
ｓ、Ｈの電子供給領域、１５はＡｌｘＧａ　１−ｘＡｓ
層の表面制御領域、１６は抵抗性接続領域、１７はソー
ス電極、１８はドレイン電極、１９はゲート電極、２０
は電子蓄積層を示す。 ￥＝１１ （θ） 茅　２１ （４） 不純物１戻 不純物膿度

Claims (1)

【特許請求の範囲】
1. 第１の半導体層と、該第１の半導体層より電子親和力が
   小であり、かつｎ型不純物を含む第２の半導体層とを有
   して、前記第１の半導体層と前記第２の半導体層とかへ
   テロ接合を形成し、前記第２の半導体層から前記第１の
   半導体層に遷移する電子によって構成される２次元電子
   層を電流路とする半導体装置であって、前記第２の半導
   体層は少なくとも電子供給領域と該電子供給領域よりも
   不純物濃度の低い表面制御領域から構成され、該表面制
   御領域上にゲート電極を配設してなることを特徴とする
   半導体装置。