JPH0371774B2 - - Google Patents
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- JPH0371774B2 JPH0371774B2 JP57112839A JP11283982A JPH0371774B2 JP H0371774 B2 JPH0371774 B2 JP H0371774B2 JP 57112839 A JP57112839 A JP 57112839A JP 11283982 A JP11283982 A JP 11283982A JP H0371774 B2 JPH0371774 B2 JP H0371774B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置に関し、特に本特許出願人
が先に特願昭55−82035号により提案した半導体
装置の改良に関する。
が先に特願昭55−82035号により提案した半導体
装置の改良に関する。
(b) 技術の背景
情報処理装置の能力及びコストパフオーマンス
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化、低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化、低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
現在は専らシリコン（Si）半導体装置が実用化
されているが、Si半導体装置の高速化はキヤリア
の移動度などのSiの物性により制約されるため
に、キヤリア移動度がSiより遥かに大きいガリウ
ム・砒素（GaAs）などの化合物半導体を用い
て、高速化、低消費電力化を実現する努力が重ね
られている。
されているが、Si半導体装置の高速化はキヤリア
の移動度などのSiの物性により制約されるため
に、キヤリア移動度がSiより遥かに大きいガリウ
ム・砒素（GaAs）などの化合物半導体を用い
て、高速化、低消費電力化を実現する努力が重ね
られている。
従来の構造のSiもしくはGaAs等の化合物を用
いた半導体装置においては、キヤリアは不純物イ
オンが存在している空間を移動する。この移動に
際してキヤリアは格子振動および不純物イオンに
よつて散乱を受けるが、格子振動による散乱の確
率を小さくするために温度を低下させると、不純
物イオンによる散乱の確率が大きくなつて、キヤ
リアの移動度がこれによつて制限される。
いた半導体装置においては、キヤリアは不純物イ
オンが存在している空間を移動する。この移動に
際してキヤリアは格子振動および不純物イオンに
よつて散乱を受けるが、格子振動による散乱の確
率を小さくするために温度を低下させると、不純
物イオンによる散乱の確率が大きくなつて、キヤ
リアの移動度がこれによつて制限される。
この不純物散乱効果を排除するために不純物が
添加される領域と、キヤリアが移動する領域とを
空間的に分離して、特に低温におけるキヤリアの
移動度を増大せしめたものが本発明の対象とする
半導体装置である。
添加される領域と、キヤリアが移動する領域とを
空間的に分離して、特に低温におけるキヤリアの
移動度を増大せしめたものが本発明の対象とする
半導体装置である。
(C) 従来技術と問題点
半導体装置の従来知られている構造の一例を第
１図ａに示す断面図を参照して説明する。半絶縁
性GaAs基板１上にノンドープGaAs層２とこれ
より電子親和力の小さいｎ型アルミニウム・ガリ
ウム・砒素（AlGaAs）層３とが設けられて、両
層の界面はヘテロエピタキシヤル接合を形成して
いる。ｎ型AlGaAs層３（電子供給層という）か
らノンドープGaAs層２（チヤネル層という）へ
電子が遷移されることによつて生成される電子蓄
積層（２次元電子層）４の電子濃度を、ゲート電
極５に印加される電圧によつて制御することによ
つて、ソース電極６とドレイン電極７との間の電
子蓄積層４によつて形成される伝導路のインピー
ダンスが制御される。なお８は抵抗性接続（オー
ミツクコンタクト）領域である。
１図ａに示す断面図を参照して説明する。半絶縁
性GaAs基板１上にノンドープGaAs層２とこれ
より電子親和力の小さいｎ型アルミニウム・ガリ
ウム・砒素（AlGaAs）層３とが設けられて、両
層の界面はヘテロエピタキシヤル接合を形成して
いる。ｎ型AlGaAs層３（電子供給層という）か
らノンドープGaAs層２（チヤネル層という）へ
電子が遷移されることによつて生成される電子蓄
積層（２次元電子層）４の電子濃度を、ゲート電
極５に印加される電圧によつて制御することによ
つて、ソース電極６とドレイン電極７との間の電
子蓄積層４によつて形成される伝導路のインピー
ダンスが制御される。なお８は抵抗性接続（オー
ミツクコンタクト）領域である。
以上説明した構造の半導体装置において、ゲー
ト電極５は一般的にはアルミニウム（Al）によ
つて構成されて、ｎ型AlxGa1−xAs層３との間
にシヨツトキバリアが形成されている。
ト電極５は一般的にはアルミニウム（Al）によ
つて構成されて、ｎ型AlxGa1−xAs層３との間
にシヨツトキバリアが形成されている。
このｎ型AlxGa1−xAs層３は、この層全体が
必ずしもドナー不純物を含まず、GaAs層２との
ヘテロエピタキシヤル接合界面近傍がノンドープ
のバツフアとされる場合がある。この場合を含め
て、ｎ型もしくはノンドーブのAlxGa1−xAs層
３のAlの組成比Ｘは従来0.3程度であり、第１図
ａの各層に対応させて第１図ｂに例示する如く、
AlxGa1−xAs層全体を通じてAlの組成比Ｘが一
定である構造が普通である。
必ずしもドナー不純物を含まず、GaAs層２との
ヘテロエピタキシヤル接合界面近傍がノンドープ
のバツフアとされる場合がある。この場合を含め
て、ｎ型もしくはノンドーブのAlxGa1−xAs層
３のAlの組成比Ｘは従来0.3程度であり、第１図
ａの各層に対応させて第１図ｂに例示する如く、
AlxGa1−xAs層全体を通じてAlの組成比Ｘが一
定である構造が普通である。
これはAlの組成比Ｘを0.3程度より大きくする
ならば、(イ)ヘテロ接合における格子整合が悪化し
て接合界面に乱れを生じ易い。(ロ)AlxGa1−xAs
層中にAlに伴つて酸素が混入し、キヤリアのト
ラツプとして作用する深いレベルが形成されて結
晶の電子的特性に悪影響を与え易い等の問題を生
ずるためである。
ならば、(イ)ヘテロ接合における格子整合が悪化し
て接合界面に乱れを生じ易い。(ロ)AlxGa1−xAs
層中にAlに伴つて酸素が混入し、キヤリアのト
ラツプとして作用する深いレベルが形成されて結
晶の電子的特性に悪影響を与え易い等の問題を生
ずるためである。
しかしこのAlの組成比0.3程度のAlxGa1−xAs
層３上にゲート電極５が配設されている場合に
は、AlxGa1−xAs層３とゲート電極界面でのビ
ルデイングポテンシヤルが比較的低い為にゲート
電極５からAlxGa1−xAs層３へ流れるリーク電
流を生じ、ゲート電極に印加する電圧に制限を受
けてしまうという問題がある。
層３上にゲート電極５が配設されている場合に
は、AlxGa1−xAs層３とゲート電極界面でのビ
ルデイングポテンシヤルが比較的低い為にゲート
電極５からAlxGa1−xAs層３へ流れるリーク電
流を生じ、ゲート電極に印加する電圧に制限を受
けてしまうという問題がある。
(d) 発明の目的
本発明は、ゲート電極に於けるリーク電流を低
減し、ゲート電極に印加される電圧に余裕をもた
せることが可能な半導体装置を提供するにある。
減し、ゲート電極に印加される電圧に余裕をもた
せることが可能な半導体装置を提供するにある。
(e) 発明の構成
本発明の前記目的は、半導体基板上に形成され
た第１の半導体層と、該第１の半導体層上に形成
され、該第１の半導体層より電子親和力が小であ
り、かつｎ型不純物を含む第２の半導体層とを有
して、前記第１の半導体層と前記該２の半導体層
とがヘテロ接合を形成し、前記第２の半導体層か
ら前記第１の半導体層に遷移する電子によつて構
成される２次元電子層を電流路とする半導体装置
であつて、 前記第２の半導体層上に形成され、該第２の半
導体層とシヨツトキ接合を形成するゲート電極
と、 前記第２の半導体層上に形成され、該ゲート電
極の両側に形成されたソース・ドレインオーミツ
ク電極とを有し、 前記第２の半導体層を構成する元素の組成比が
該ゲート電極近傍においてビルデイングポテンシ
ヤルが高くなる如くされてなることにより達成さ
れる。
た第１の半導体層と、該第１の半導体層上に形成
され、該第１の半導体層より電子親和力が小であ
り、かつｎ型不純物を含む第２の半導体層とを有
して、前記第１の半導体層と前記該２の半導体層
とがヘテロ接合を形成し、前記第２の半導体層か
ら前記第１の半導体層に遷移する電子によつて構
成される２次元電子層を電流路とする半導体装置
であつて、 前記第２の半導体層上に形成され、該第２の半
導体層とシヨツトキ接合を形成するゲート電極
と、 前記第２の半導体層上に形成され、該ゲート電
極の両側に形成されたソース・ドレインオーミツ
ク電極とを有し、 前記第２の半導体層を構成する元素の組成比が
該ゲート電極近傍においてビルデイングポテンシ
ヤルが高くなる如くされてなることにより達成さ
れる。
すなわち本発明は、従来２次元電子層の特性の
最適化条件のみに従つて構成されている前記例に
おけるAlGaAs層について、２次元電子層の特性
を支配するのはこのAlGaAs層の不純物をドープ
された領域のうちの僅少な部分、例えばヘテロ接
合界面より厚さ６〔nm〕程度のノンドープ領域を
介して濃度２×1018〔cm-3〕程度の領域が形成さ
れている場合に、２次元電子層の特性は、不純物
をドープされた領域のうちノンドープ領域に隣接
する厚さ３〔nm〕程度の部分のみによつて支配さ
れる事実に基づいて、AlGaAs層の前記部分より
ヘテロ接合界面までの部分については電子供給層
としての最適化条件、AlGaAs層の残る表面側の
部分について電極が形成されてこれと能動部とを
接続する表面制御層としての最適化条件に従つて
構成するものである。
最適化条件のみに従つて構成されている前記例に
おけるAlGaAs層について、２次元電子層の特性
を支配するのはこのAlGaAs層の不純物をドープ
された領域のうちの僅少な部分、例えばヘテロ接
合界面より厚さ６〔nm〕程度のノンドープ領域を
介して濃度２×1018〔cm-3〕程度の領域が形成さ
れている場合に、２次元電子層の特性は、不純物
をドープされた領域のうちノンドープ領域に隣接
する厚さ３〔nm〕程度の部分のみによつて支配さ
れる事実に基づいて、AlGaAs層の前記部分より
ヘテロ接合界面までの部分については電子供給層
としての最適化条件、AlGaAs層の残る表面側の
部分について電極が形成されてこれと能動部とを
接続する表面制御層としての最適化条件に従つて
構成するものである。
混晶系化合物半導体の物性を制御するパラメー
タとしては混晶の組成比と、これにドープされる
不純物濃度とが挙げられるが、本発明は混晶の組
成比について前記のそれぞれ独立した最適化を実
施するものである。
タとしては混晶の組成比と、これにドープされる
不純物濃度とが挙げられるが、本発明は混晶の組
成比について前記のそれぞれ独立した最適化を実
施するものである。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第２図ａはGaAs及びAlxGa1−xAsを用いて構
成された本発明の実施例の断面図、第２図ｂは本
実施例におけるAlの組成比Ｘの分布例を第２図
ａの各層に対応させて示す図表である。
成された本発明の実施例の断面図、第２図ｂは本
実施例におけるAlの組成比Ｘの分布例を第２図
ａの各層に対応させて示す図表である。
本実施例の半導体装置は大略下記の如くに製造
される。
される。
半絶縁性のGaAs基板１１上に分子線結晶成長
法（Molecular Beam Epitaxy：以下MBE法と
略称する。）によつて実質的に不純物を含有せず、
厚さ１〔μm〕程度のGaAs層（チヤネル層）１２
と、AlxGa1−xAs層の実質的に不純物を含有し
ない厚さ６〔nm〕程度の領域１３、２×1018〔cm
-3〕程度の濃度に例えばシリコン（Si）がドープ
された厚さ３〔nm〕以上の領域１４及び同一ドー
ピング濃度の厚さ50乃至100〔nm〕程度の領域１
５とを順次形成する。
法（Molecular Beam Epitaxy：以下MBE法と
略称する。）によつて実質的に不純物を含有せず、
厚さ１〔μm〕程度のGaAs層（チヤネル層）１２
と、AlxGa1−xAs層の実質的に不純物を含有し
ない厚さ６〔nm〕程度の領域１３、２×1018〔cm
-3〕程度の濃度に例えばシリコン（Si）がドープ
された厚さ３〔nm〕以上の領域１４及び同一ドー
ピング濃度の厚さ50乃至100〔nm〕程度の領域１
５とを順次形成する。
本実施例においてAlxGa1−xAs層のAlの組成
比Ｘは、第１の不純物を含有しない領域１３及び
第２の不純物をドープした領域１４についてはＸ
＝0.3程度の一定値であり、最後の不純物をドー
プした領域１５については、前記領域１４に接す
る端においては領域１４に等しく、次第にＸが増
大すなわちAlの組成比が増大して、第２の半導
体層の上表面においてはＸ＝0.4程度に到つてい
る。
比Ｘは、第１の不純物を含有しない領域１３及び
第２の不純物をドープした領域１４についてはＸ
＝0.3程度の一定値であり、最後の不純物をドー
プした領域１５については、前記領域１４に接す
る端においては領域１４に等しく、次第にＸが増
大すなわちAlの組成比が増大して、第２の半導
体層の上表面においてはＸ＝0.4程度に到つてい
る。
前記エピタキシヤル成長層を形成した後に、
金・ゲルマニウム（AuGe）／金（Au）層をソ
ース電極１６及びドレイン電極１７を配設する位
置に選択的に蒸着し、更に温度450〔℃〕時間３分
間程度の熱処理を施してこれを合金化し、チヤネ
ル層であるGaAs層１２との抵抗性接続領域１８
を形成する。次いでゲート電極１９を例えばアル
ミニウム（Al）を用いて従来技術によつて形成
する。なお２０は電子蓄積層を示す。
金・ゲルマニウム（AuGe）／金（Au）層をソ
ース電極１６及びドレイン電極１７を配設する位
置に選択的に蒸着し、更に温度450〔℃〕時間３分
間程度の熱処理を施してこれを合金化し、チヤネ
ル層であるGaAs層１２との抵抗性接続領域１８
を形成する。次いでゲート電極１９を例えばアル
ミニウム（Al）を用いて従来技術によつて形成
する。なお２０は電子蓄積層を示す。
以上説明した製造方法によつて得られる本実施
例の半導体装置のエネルギ帯を第３図に示す。た
だし第３図においては第２図ａと同一符号によつ
て対応部分を示し、一点鎖線にて示したEfはフ
エルミ準位、実線にて示したEcは伝導帯、Evは
価電子帯の従来技術によつてAlxGa1−xAs層全
体についてAlの組成比Ｘが0.3程度一定値である
場合を示し、領域１５に示した破線は本発明の前
記実施例において従来例と異なる状態を示す。
例の半導体装置のエネルギ帯を第３図に示す。た
だし第３図においては第２図ａと同一符号によつ
て対応部分を示し、一点鎖線にて示したEfはフ
エルミ準位、実線にて示したEcは伝導帯、Evは
価電子帯の従来技術によつてAlxGa1−xAs層全
体についてAlの組成比Ｘが0.3程度一定値である
場合を示し、領域１５に示した破線は本発明の前
記実施例において従来例と異なる状態を示す。
第３図より明らかなる如く、本発明の構造にお
いては、ゲート電極１９とAlxGa1−xAs層の領
域１５との接触界面におけるバリアの大きさが従
来より増大し、ビルテイングポテンシヤルVbiが
増大する為、ゲート電極１９からAlxGa1 xAs層
の領域１５へ流れるリーク電流を低減でき、従来
よりも高いゲート電圧を設定できる。
いては、ゲート電極１９とAlxGa1−xAs層の領
域１５との接触界面におけるバリアの大きさが従
来より増大し、ビルテイングポテンシヤルVbiが
増大する為、ゲート電極１９からAlxGa1 xAs層
の領域１５へ流れるリーク電流を低減でき、従来
よりも高いゲート電圧を設定できる。
なお先に述べた如く、AlxGa1−xAs層のAlの
組成比Ｘを増加することは格子整合については不
利な条件ではあるが、このことは、組成比Ｘの増
加勾配の選択によつて容易に解決することがで
き、酸素の混入によるキヤリアのトラツプの増加
もMBE成長法の改良によつてかなり改善できる。
組成比Ｘを増加することは格子整合については不
利な条件ではあるが、このことは、組成比Ｘの増
加勾配の選択によつて容易に解決することがで
き、酸素の混入によるキヤリアのトラツプの増加
もMBE成長法の改良によつてかなり改善できる。
更に以上の説明はGaAs／AlGaAsを用いた半
導体装置を例としたが、半導体装置は例えばガリ
ウム・アンチモン（GaSb）とアルミニウム・ガ
リウム・アンチモン（AlyGa1−ySb）との組合
せ等によつても構成することが可能であつて、こ
の様なGaAs／AlGaAs系以外の材料による半導
体装置についても本発明を同様に適用することが
可能である。
導体装置を例としたが、半導体装置は例えばガリ
ウム・アンチモン（GaSb）とアルミニウム・ガ
リウム・アンチモン（AlyGa1−ySb）との組合
せ等によつても構成することが可能であつて、こ
の様なGaAs／AlGaAs系以外の材料による半導
体装置についても本発明を同様に適用することが
可能である。
(g) 発明の効果
本発明によれば以上説明した如く、ゲート電極
近傍での半導体層の元素の組成比をビルテイング
ポテンシヤルが高くなるように選択することによ
り、ゲート電極に於けるリーク電流を低減でき、
ゲート電極に印加する電圧に余裕をもたせること
ができる。さらに、本発明によれば、ゲート、ソ
ース及びドレイン電極がAlGaAs層３上に形成さ
れるため、GaAs層２とAlGaAs層３を連続して
成長することができ、製造が容易である。
近傍での半導体層の元素の組成比をビルテイング
ポテンシヤルが高くなるように選択することによ
り、ゲート電極に於けるリーク電流を低減でき、
ゲート電極に印加する電圧に余裕をもたせること
ができる。さらに、本発明によれば、ゲート、ソ
ース及びドレイン電極がAlGaAs層３上に形成さ
れるため、GaAs層２とAlGaAs層３を連続して
成長することができ、製造が容易である。
また、従来から設けられていたAlGaAs層３の
上部のみ組成比を変えるだけで実施できるので、
ゲート容量を変えることなしに実現できる。
上部のみ組成比を変えるだけで実施できるので、
ゲート容量を変えることなしに実現できる。
第１図ａは従来例を示す断面図、第１図ｂはそ
の各層のAlの組成比Ｘを示す図表、第２図ａは
本発明の実施例を示す断面図、第２図ｂはその各
層のAlの組成比Ｘを示す図表、第３図はそのエ
ネルギ帯を示す図表である。 図において１はGaAs基板、２はGaAs層、３
はAlxGa1−xAs層、４は電子蓄積層、５はゲー
ト電極、６はソース電極、７はドレイン電極、８
は抵抗性接続領域、１１はGaAs基板、１２はノ
ン・ドープGaAs層、１３はAlxGa1−xAs層のノ
ンドープ領域、１４はAlxGa1−xAs層の電子供
給領域、１５はAlxGa1−xAs層の表面制御領域、
１６はソース電極、１７はドレイン電極、１８は
抵抗性接続領域、１９はゲート電極、２０は電子
蓄積層を示す。
の各層のAlの組成比Ｘを示す図表、第２図ａは
本発明の実施例を示す断面図、第２図ｂはその各
層のAlの組成比Ｘを示す図表、第３図はそのエ
ネルギ帯を示す図表である。 図において１はGaAs基板、２はGaAs層、３
はAlxGa1−xAs層、４は電子蓄積層、５はゲー
ト電極、６はソース電極、７はドレイン電極、８
は抵抗性接続領域、１１はGaAs基板、１２はノ
ン・ドープGaAs層、１３はAlxGa1−xAs層のノ
ンドープ領域、１４はAlxGa1−xAs層の電子供
給領域、１５はAlxGa1−xAs層の表面制御領域、
１６はソース電極、１７はドレイン電極、１８は
抵抗性接続領域、１９はゲート電極、２０は電子
蓄積層を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された第１の半導体層
と、該第１の半導体層上に形成され、該第１の半
導体層より電子親和力が小であり、かつｎ型不純
物を含む第２の半導体層とを有して、前記第１の
半導体層と前記該２の半導体層とがヘテロ接合を
形成し、前記第２の半導体層から前記第１の半導
体層に遷移する電子によつて構成される２次元電
子層を電流路とする半導体装置であつて、 前記第２の半導体層上に形成され、該第２の半
導体層とシヨツトキ接合を形成するゲート電極
と、 前記第２の半導体層上に形成され、該ゲート電
極の両側に形成されたソース・ドレインオーミツ
ク電極とを有し、 前記第２の半導体層を構成する元素の組成比が
該ゲート電極近傍においてビルデイングポテンシ
ヤルが高くなる如くされてなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11283982A JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11283982A JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594085A JPS594085A (ja) | 1984-01-10 |
| JPH0371774B2 true JPH0371774B2 (ja) | 1991-11-14 |
Family
ID=14596818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11283982A Granted JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594085A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668354B2 (ja) * | 1984-08-25 | 1997-10-27 | 富士通株式会社 | 電界効果型半導体装置 |
| JPS61256675A (ja) * | 1985-05-09 | 1986-11-14 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
| JPS6490565A (en) * | 1987-10-01 | 1989-04-07 | Mitsubishi Electric Corp | Field-effect transistor |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1982
- 1982-06-30 JP JP11283982A patent/JPS594085A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594085A (ja) | 1984-01-10 |
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