JPS61176160A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高集積化に好適な高速の電界効果ト・ランジ
スタに関する。
スタに関する。
特開昭５８−９１６８２に記載されているＧａＡｓ／Ｇ
ａ Ａｔ Ａｓのヘテロ接合を用いた従来の電界効果ト
−ランジスタは、しきい値電圧（以下、ｖＴ）が０．７
〜０，８ｖとなる。これは、集積回路に通常用いられる
Ｅ ／Ｄ （Ｅｎｈａｎｃｅｍｅｎｔ−Ｄｅｐｌｅｔｉ
ｏｎ ）構成のインバータの駆動用トランジスタとして
使用するには、ｖＴが高い。なぜなら、通常、駆動用ト
ランジスタのｖＴは、０．０５〜０．３ｖの間に設定で
きることが望ましいからである。
ａ Ａｔ Ａｓのヘテロ接合を用いた従来の電界効果ト
−ランジスタは、しきい値電圧（以下、ｖＴ）が０．７
〜０，８ｖとなる。これは、集積回路に通常用いられる
Ｅ ／Ｄ （Ｅｎｈａｎｃｅｍｅｎｔ−Ｄｅｐｌｅｔｉ
ｏｎ ）構成のインバータの駆動用トランジスタとして
使用するには、ｖＴが高い。なぜなら、通常、駆動用ト
ランジスタのｖＴは、０．０５〜０．３ｖの間に設定で
きることが望ましいからである。
ところが、従来のトランジスタは、半導体の膜厚やドー
ピング量によりｖＴを所望の値に制御で、 きないとい
う欠点を有している。
ピング量によりｖＴを所望の値に制御で、 きないとい
う欠点を有している。
本発明の目的は、上記した従来技術での欠点を解消し、
ｖＴを上記の０．０５〜０．３Ｖに設定可能な電界効果
トランジスタを提供することにある。
ｖＴを上記の０．０５〜０．３Ｖに設定可能な電界効果
トランジスタを提供することにある。
本発明の特徴は、上記目的を達成するために、第１の半
導体層と、不純物含有量が１０１５ｃｍ−３以下の第２
の半導体層と、この第２の半導体層とヘテロ接合をなし
第２の半導体層より禁制帯が大であり、しかも不純物含
有量が１０”ｃｍ−″３以下の第３の半導体層と、金属
とをこの順に配置した構成とすること、さらに、上記第
１の半導体層と第２の半導体層との間に第２の半導体層
とヘテロ接合をな構成とすることで、上記第１の半導体
層に印加する電圧でｖＴを設定可能とすることにある。
導体層と、不純物含有量が１０１５ｃｍ−３以下の第２
の半導体層と、この第２の半導体層とヘテロ接合をなし
第２の半導体層より禁制帯が大であり、しかも不純物含
有量が１０”ｃｍ−″３以下の第３の半導体層と、金属
とをこの順に配置した構成とすること、さらに、上記第
１の半導体層と第２の半導体層との間に第２の半導体層
とヘテロ接合をな構成とすることで、上記第１の半導体
層に印加する電圧でｖＴを設定可能とすることにある。
従来の電界効果トランジスタでｖＴが制御できないのは
、以下の理由による。このトランジスタのｖＴは、第５
図に示す記号を用いて。
、以下の理由による。このトランジスタのｖＴは、第５
図に示す記号を用いて。
となる。ここで、特開昭５８−９１６８２に記載されて
いる電界効果トランジスタの材料構成によれば。
いる電界効果トランジスタの材料構成によれば。
φＢｎ ’アンドープｃａｏ、？ Ａ／１）３Ａｓ １
に対するショットキ障壁の高さくφＢｎ： １．２ ｅ
Ｖ ）ΔＥＣ： Ｇａｏ、７ Ａｊ’ｏ、３ Ａｓ １
とアンドープＧａ Ａｓ ２の伝導帯のエネルギーキャ
ップ（ΔＥ（Ｈ＝０．３２ｅＶ）ＮＡ： ＧａＡｓ ２
中のアクセプタ濃度（ＮＡ ＜ １０１５ａｎ−３）Ｎ
（３：ＧａＡｓ２の伝導帯の有効状態密度ｄ ： Ｇ
ａｇ、７ Ｎ！０，３ ＡＳ １の厚さくｄ＝５００Ｘ
）ε１．： Ｇａ（１，７Ｎ！６．３Ａｓ １の誘電率
（ｔ、／１． ＝ １２．２ ）ｇ、 ： ＧａＡｓ
２の誘電率（ｅ２／ ｅ６ ＝ １３．１ ）ε０ ：
真空の誘電率 ｎｉ ： ＧａＡｓの真性キャリア濃度ｋ ：ボルッ
マン定数 Ｔ ：絶対温度 ｑ ：電子の電荷 である。これらの数値を用いれば。
に対するショットキ障壁の高さくφＢｎ： １．２ ｅ
Ｖ ）ΔＥＣ： Ｇａｏ、７ Ａｊ’ｏ、３ Ａｓ １
とアンドープＧａ Ａｓ ２の伝導帯のエネルギーキャ
ップ（ΔＥ（Ｈ＝０．３２ｅＶ）ＮＡ： ＧａＡｓ ２
中のアクセプタ濃度（ＮＡ ＜ １０１５ａｎ−３）Ｎ
（３：ＧａＡｓ２の伝導帯の有効状態密度ｄ ： Ｇ
ａｇ、７ Ｎ！０，３ ＡＳ １の厚さくｄ＝５００Ｘ
）ε１．： Ｇａ（１，７Ｎ！６．３Ａｓ １の誘電率
（ｔ、／１． ＝ １２．２ ）ｇ、 ： ＧａＡｓ
２の誘電率（ｅ２／ ｅ６ ＝ １３．１ ）ε０ ：
真空の誘電率 ｎｉ ： ＧａＡｓの真性キャリア濃度ｋ ：ボルッ
マン定数 Ｔ ：絶対温度 ｑ ：電子の電荷 である。これらの数値を用いれば。
ＶＴ＝ ０．６９〜０．８１ Ｖ
となる。（１）式において、φＢｎ−ΔＥｃは、ＧａＡ
ｌ！Ａｓの混晶比を決めれば、金属３の種類に無関係に
ほぼ敏感でなく 、２ ＃２ｑ Ｎｐ、＝２ ？Ｂは、
アクセプタεｌ 濃度ＮＡが小さい（（１０１５ｃｍ−３）ためにｖＴに
対して大きな寄与をしない。即ち、ｖＴは、構成材料を
一意に決めれば、アクセプタ濃度ＮＡｓ Ｇａｏ、７
Ａ−ｅｏ、３Ａｓ１の膜厚ｄにかかわりなく、はぼ一定
の値に落ちつくことになる。このため、従来の電界効果
トランジスタでは、半導体のドーピング量や膜厚により
、ｖＴを制御できない。
ｌ！Ａｓの混晶比を決めれば、金属３の種類に無関係に
ほぼ敏感でなく 、２ ＃２ｑ Ｎｐ、＝２ ？Ｂは、
アクセプタεｌ 濃度ＮＡが小さい（（１０１５ｃｍ−３）ためにｖＴに
対して大きな寄与をしない。即ち、ｖＴは、構成材料を
一意に決めれば、アクセプタ濃度ＮＡｓ Ｇａｏ、７
Ａ−ｅｏ、３Ａｓ１の膜厚ｄにかかわりなく、はぼ一定
の値に落ちつくことになる。このため、従来の電界効果
トランジスタでは、半導体のドーピング量や膜厚により
、ｖＴを制御できない。
ところが、第１図に示すように、ＧａＡｓ２に隣接して
ｎ型のＧａ Ａｓ層４を設け、これに正の電圧■を印加
する場合、このような電界効果トランジスタノｖＴハ、
ＮＤＩ）ＮＡトスレバ。
ｎ型のＧａ Ａｓ層４を設け、これに正の電圧■を印加
する場合、このような電界効果トランジスタノｖＴハ、
ＮＤＩ）ＮＡトスレバ。
＋ −（ｑａ ＮＡ ） ・・・・・
・・・・（２）１゜ ただし・ＮＤ’ ： ｎ型Ｇａ Ａｓ層４のドナー濃度
ａ：ＧａＡｓ層２の厚さ となり、ｖＴは、正の電圧■を印加しただけ、負の方向
ヘシフトさせることが可能である。例えば、ｖＴを０．
ＩＶに設定するためには、正の印加電圧Ｖは、６〜７ｖ
であればよい（ｄ／ａの値は通常Ｖ１ｏ程度となるので
）。即ち、第１図に示す構成のトランジスタによれば、
ｖＴを外部印加電圧により制御できることになる。
・・・・（２）１゜ ただし・ＮＤ’ ： ｎ型Ｇａ Ａｓ層４のドナー濃度
ａ：ＧａＡｓ層２の厚さ となり、ｖＴは、正の電圧■を印加しただけ、負の方向
ヘシフトさせることが可能である。例えば、ｖＴを０．
ＩＶに設定するためには、正の印加電圧Ｖは、６〜７ｖ
であればよい（ｄ／ａの値は通常Ｖ１ｏ程度となるので
）。即ち、第１図に示す構成のトランジスタによれば、
ｖＴを外部印加電圧により制御できることになる。
ただし、第１図に示す構造によれば、Ｇａ、）、７ Ａ
１０．３Ａｓ １とＧａＡｓ２の界面に蓄積する電子８
は、ＧａＡｓ２のポテンシャル障壁５が低いために、こ
れを越えてｎ型ＧａＡｓ層４の方へ放出されリーク電流
となり、このため、界面に蓄積する電子量が減少し、ト
ランジスタの相互コンダクタンスが低下するという問題
点を残している。
１０．３Ａｓ １とＧａＡｓ２の界面に蓄積する電子８
は、ＧａＡｓ２のポテンシャル障壁５が低いために、こ
れを越えてｎ型ＧａＡｓ層４の方へ放出されリーク電流
となり、このため、界面に蓄積する電子量が減少し、ト
ランジスタの相互コンダクタンスが低下するという問題
点を残している。
これに対処して、第２図に示すように、ＧａＡｓ層２と
ｎ型ＧａＡｓ層４との間に、さらに、アンドープかある
いは低濃度にドープしたＧａ１−ｚ７ｖ′ｘＡｓ（ｘ）
０）層６を配する構造によれば、第１図に示すＧａＡｓ
層２のポテンシャル障壁５に代って、第２図に示すＧａ
１−ｘＡｌ！ｘＡＳ層６のポテンシャル障壁７となり、
Ｇａ１−ＸＡｌ！ｘＡＳ層６とＧａ Ａｓ層２の伝導帯
端のエネルギー差ΔＥｌｃだけ障壁が高（なり、ｎ型Ｇ
ａ Ａｓ層４へのリーク電流を低減でき、第１図に示す
構造に比べ、トランジスタの相互コンダクタンスが向上
する。
ｎ型ＧａＡｓ層４との間に、さらに、アンドープかある
いは低濃度にドープしたＧａ１−ｚ７ｖ′ｘＡｓ（ｘ）
０）層６を配する構造によれば、第１図に示すＧａＡｓ
層２のポテンシャル障壁５に代って、第２図に示すＧａ
１−ｘＡｌ！ｘＡＳ層６のポテンシャル障壁７となり、
Ｇａ１−ＸＡｌ！ｘＡＳ層６とＧａ Ａｓ層２の伝導帯
端のエネルギー差ΔＥｌｃだけ障壁が高（なり、ｎ型Ｇ
ａ Ａｓ層４へのリーク電流を低減でき、第１図に示す
構造に比べ、トランジスタの相互コンダクタンスが向上
する。
以下、本発明の一実施例を第３図により説明する。キャ
リア濃度がｌ Ｘ １０１Ｂ１０１Ｂのｎ型のＧａ Ａ
ｓ基板２１上に、ＭＢＥ （Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法を用いて、キャリア濃度が約
Ｉ Ｘ １０１８ｃｍ−３（通常ｌ×１０１７〜５×１
０１８ｃＩｎ−３）のｎ型のＧａ Ａｓ層２２を約。
リア濃度がｌ Ｘ １０１Ｂ１０１Ｂのｎ型のＧａ Ａ
ｓ基板２１上に、ＭＢＥ （Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法を用いて、キャリア濃度が約
Ｉ Ｘ １０１８ｃｍ−３（通常ｌ×１０１７〜５×１
０１８ｃＩｎ−３）のｎ型のＧａ Ａｓ層２２を約。
１μｍ（通常５０００λ〜１．５μｍ）の厚さに基板温
度５８０℃で成長させた後、不純物を故意に添加しない
、即ちアンドープの、ＧａＯ，７Ａ／ｇ、３ Ａｓ層２
３を約５００ＯＡ（通常２０００Ａ〜１μｍの範囲で選
択する）の厚さに、アンドープのＧａＡｓ層２４を５０
ＯＡ（通常１００〜１０００Ａ）の厚さに、アンドープ
のＧａ （１，７ＡＩ！０．３ Ａｓ層２５を５００人
（通常３９０〜１０００人）の厚さに成長させる。いず
れの層にも不純物は特に添加しないが、ＧａＡｓ層２４
中でのドナー濃度は、約Ｉ Ｘ １０１５Ｇ−３であっ
た。
度５８０℃で成長させた後、不純物を故意に添加しない
、即ちアンドープの、ＧａＯ，７Ａ／ｇ、３ Ａｓ層２
３を約５００ＯＡ（通常２０００Ａ〜１μｍの範囲で選
択する）の厚さに、アンドープのＧａＡｓ層２４を５０
ＯＡ（通常１００〜１０００Ａ）の厚さに、アンドープ
のＧａ （１，７ＡＩ！０．３ Ａｓ層２５を５００人
（通常３９０〜１０００人）の厚さに成長させる。いず
れの層にも不純物は特に添加しないが、ＧａＡｓ層２４
中でのドナー濃度は、約Ｉ Ｘ １０１５Ｇ−３であっ
た。
上記のエピタキシャル層上に、ゲート電極２６となる金
属、例えばＷ、を約３００ＯＡの厚さにつけた後、この
金属電極をイオン打込みの際のマスクとして（セルファ
ライン）Ｓｉイオン２７を５０ＫｅＶで２ Ｘ １０１
３ｃｍ−２打込む。イオン打込みにより発生した格子欠
陥を除去し、イオンを活性化するために、８００℃、２
Ｑｍｉｎ間のアニールを行なう。第３図（ｂｌに２８と
して示したのがこの不純物領域である。なお上記ドナー
不純物としてはＳｉの他に、Ｇｅ、Ｓｎ。
属、例えばＷ、を約３００ＯＡの厚さにつけた後、この
金属電極をイオン打込みの際のマスクとして（セルファ
ライン）Ｓｉイオン２７を５０ＫｅＶで２ Ｘ １０１
３ｃｍ−２打込む。イオン打込みにより発生した格子欠
陥を除去し、イオンを活性化するために、８００℃、２
Ｑｍｉｎ間のアニールを行なう。第３図（ｂｌに２８と
して示したのがこの不純物領域である。なお上記ドナー
不純物としてはＳｉの他に、Ｇｅ、Ｓｎ。
Ｔｅ、 Ｓｅ、 Ｓ等を用いることができる。
大略１０１３〜１０”ａｎ−２の程度をイオン打込みす
る不純物濃度は、キャリアをどの程度生ぜしめるか、即
ちトランジスタに要求される特性に応じて設定される。
る不純物濃度は、キャリアをどの程度生ぜしめるか、即
ちトランジスタに要求される特性に応じて設定される。
イオン打込みのエネルギーは打込み元素に応じて異なる
が、３０〜２００ＫｅＶ程度の範囲を使用する。
が、３０〜２００ＫｅＶ程度の範囲を使用する。
次に、イオン打込み層とつながって、ＡｕＧｅ／Ｎｉ
／Ａｕ （７００Ａ／ １００Ａ ／２０００ Ａ ）
（７）膜構成を有するソース電極２９及びドレイン電
極３０を、通常のホトレジストによるリフトオフ法によ
って形成し、同時にｎ型Ｇａ Ａｓ基板２１とつながっ
て裏面に制御電極３１を上記と同様の膜構成で形成し、
４００℃。
／Ａｕ （７００Ａ／ １００Ａ ／２０００ Ａ ）
（７）膜構成を有するソース電極２９及びドレイン電
極３０を、通常のホトレジストによるリフトオフ法によ
って形成し、同時にｎ型Ｇａ Ａｓ基板２１とつながっ
て裏面に制御電極３１を上記と同様の膜構成で形成し、
４００℃。
３ ｍｉｎ間の熱処理を行ない、電極のオーミック性を
実現し、第３図（Ｃ）に示す断面構成の、電界効果トラ
ンジスタが作成される。
実現し、第３図（Ｃ）に示す断面構成の、電界効果トラ
ンジスタが作成される。
このようにして作成したトランジスタは、裏面の制御電
極３１に、ソース電極２９に対して０〜１０ｖの正の電
圧を印加することにより、ｖＴを−０，３〜０．７ｖの
範囲で制御することができた。
極３１に、ソース電極２９に対して０〜１０ｖの正の電
圧を印加することにより、ｖＴを−０，３〜０．７ｖの
範囲で制御することができた。
以上の実施例では、ｎ型のＧａ Ａｓ基板を用いてトラ
ンジスタを形成したが、半絶縁性のＧａ Ａｓ基板を用
いても形成できることは言うまでもない。
ンジスタを形成したが、半絶縁性のＧａ Ａｓ基板を用
いても形成できることは言うまでもない。
即ち、第４図に示すように、半絶縁性Ｇａ Ａｓ基板４
１上に、ＭＢＥ法を用いてキャリア濃度がＩ Ｘ １０
１８ＣＩｌ＋−３のｎ型のＧａＡｓ層４２を約１ ｔｔ
ｍ （７）厚すニ、７７ドープのＧａＯ，７ＡＩ！ｏ、
３ Ａｓ層４３を５００ＯＡの厚さに、アンドープのＧ
ａ Ａｓ層４４を５００Ａの厚さに、アンドープのｃａ
ｏ、７ Ａｊ（１，３Ａｓ層４５を５００Ａの厚さに成
長させる。以降の電極形成、イオン打込み工程は前記第
３図の場合と同様である。ただし、第４図の場合は、ｎ
型Ｇａ Ａｓ層４２に対してオーミック接触をなすＡｕ
Ｇｅ／Ｎｉ ／Ａｕ （７００Ａ／１００Ａ／２０００
Ａ ）の膜構成を有する制御電極５１を基板表面に設け
る。
１上に、ＭＢＥ法を用いてキャリア濃度がＩ Ｘ １０
１８ＣＩｌ＋−３のｎ型のＧａＡｓ層４２を約１ ｔｔ
ｍ （７）厚すニ、７７ドープのＧａＯ，７ＡＩ！ｏ、
３ Ａｓ層４３を５００ＯＡの厚さに、アンドープのＧ
ａ Ａｓ層４４を５００Ａの厚さに、アンドープのｃａ
ｏ、７ Ａｊ（１，３Ａｓ層４５を５００Ａの厚さに成
長させる。以降の電極形成、イオン打込み工程は前記第
３図の場合と同様である。ただし、第４図の場合は、ｎ
型Ｇａ Ａｓ層４２に対してオーミック接触をなすＡｕ
Ｇｅ／Ｎｉ ／Ａｕ （７００Ａ／１００Ａ／２０００
Ａ ）の膜構成を有する制御電極５１を基板表面に設け
る。
また、本実施例では、ｎ型のＧａ Ａｓを用いて説明し
たが、ｐ型の半導体でも同様の効果が得られることは言
うまでもない。
たが、ｐ型の半導体でも同様の効果が得られることは言
うまでもない。
以上の実施例では、Ｇａ Ａｓ −Ｇａ ＡＩ！Ａｓ系
で構成したトランジスタに関して説明したが、他のヘテ
ロ接合を構成するトランジスタも可能である。例えば、
Ｇａ１−ｙＡｔｙＡｓ−Ｇａｔ−ｚ Ｎ！ｚ Ａｓ、
Ｇａ Ａｓ −Ａ／ＧａＡｓＰ、 ＩｎＰ−ＩｎＧａＡ
ｓＰ、 ＩｎＰ −ＩｎＧａＡｓ、 ＩｎＡｓ−ＧａＡ
ｓＳｂ等である。
で構成したトランジスタに関して説明したが、他のヘテ
ロ接合を構成するトランジスタも可能である。例えば、
Ｇａ１−ｙＡｔｙＡｓ−Ｇａｔ−ｚ Ｎ！ｚ Ａｓ、
Ｇａ Ａｓ −Ａ／ＧａＡｓＰ、 ＩｎＰ−ＩｎＧａＡ
ｓＰ、 ＩｎＰ −ＩｎＧａＡｓ、 ＩｎＡｓ−ＧａＡ
ｓＳｂ等である。
以上説明したように、本発明によれば、しきい値電圧を
、外部印加電圧によって所望の電圧値に制御することが
可能である。
、外部印加電圧によって所望の電圧値に制御することが
可能である。
第１図及び第２図はそれぞれ本発明によるヘテロ接合電
界効果トランジスタのゲート構造のバンド断面図、第・
３図及び第４図はそれぞれ本発明によるヘテロ接合電界
効果トランジスタの製造工程を示す断面構造図、第５図
は従来のヘテロ接合電界効果トランジスタのゲート構造
のバンドの断面図である。 く符号の説明〉 １・・・アンドープのＣｙａＱ、７ Ａ／、１．３ Ａ
ｓ層２・・・アンドープのＧａ Ａｓ層 ３・・・ゲート金属 ４ ・−・ｎ型Ｇａ Ａｓ層 ５．７・・・ポテンシャル障壁 ６・・・アンドープのＧａ １−ｘ Ｎ！ｘＡｓ層（ｘ
）０）８・・・電子
界効果トランジスタのゲート構造のバンド断面図、第・
３図及び第４図はそれぞれ本発明によるヘテロ接合電界
効果トランジスタの製造工程を示す断面構造図、第５図
は従来のヘテロ接合電界効果トランジスタのゲート構造
のバンドの断面図である。 く符号の説明〉 １・・・アンドープのＣｙａＱ、７ Ａ／、１．３ Ａ
ｓ層２・・・アンドープのＧａ Ａｓ層 ３・・・ゲート金属 ４ ・−・ｎ型Ｇａ Ａｓ層 ５．７・・・ポテンシャル障壁 ６・・・アンドープのＧａ １−ｘ Ｎ！ｘＡｓ層（ｘ
）０）８・・・電子
Claims (4)
- （１）第１の半導体層と、不純物含有量が１０＾１＾５
ｃｍ＾−＾３＾５以下の第２の半導体層と、この第２の
半導体層とヘテロ接合をなし第２の半導体層より禁制帯
が大きくしかも不純物含有量が１０＾１＾５ｃｍ＾−＾
３以下の第３の半導体層と、金属とがこの順に配置され
、上記第１の半導体層に印加する電圧でしきい値電圧を
制御する制御手段を備えたことを特徴とする電界効果ト
ランジスタ。 - （２）前記第１及び第２の半導体層がＧａＡｓであり、
前記第３の半導体層がＧａ＿１＿−＿ｘＡｌ＿ｘＡｓ（
ｘ＞０）であることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタ。 - （３）第１の半導体層と、不純物含有量が１０＾１＾５
ｃｍ＾−＾３以下の第２の半導体層と、この第２の半導
体層とヘテロ接合をなし第２の半導体層より禁制帯が大
きく、しかも不純物含有量が１０＾１＾５ｃｍ＾−＾３
以下の第３の半導体層と、金属とがこの順に配置され、
さらに、上記第１の半導体層と第２の半導体層との間に
第２の半導体層とヘテロ接合をなし第２の半導体層より
禁制帯が大きく、しかも不純物含有量が１０＾１＾５＾
ｃｍ＾−＾３以下の第４の半導体層が配置され、上記第
１の半導体層に印加する電圧でしきい値電圧を制御する
制御手段を備えたことを特徴とする電界効果トランジス
タ。 - （４）前記第１及び第２の半導体層がＧａＡｓであり、
前記第３の半導体層がＧａ＿１＿−＿ｘＡｌ＿ｘＡｓ（
ｘ＞０）であり、前記第４の半導体層がＧａ＿１＿−＿
ｙＡｌ＿ｙＡｓ（ｙ＞０）であることを特徴とする特許
請求の範囲第３項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1541985A JPS61176160A (ja) | 1985-01-31 | 1985-01-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1541985A JPS61176160A (ja) | 1985-01-31 | 1985-01-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176160A true JPS61176160A (ja) | 1986-08-07 |
Family
ID=11888237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1541985A Pending JPS61176160A (ja) | 1985-01-31 | 1985-01-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61176160A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| JPS62274783A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 半導体装置 |
| JPS62293780A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 半導体装置 |
| JPH01166567A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 電界効果トランジスタ |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
| US5241190A (en) * | 1991-10-17 | 1993-08-31 | At&T Bell Laboratories | Apparatus for contacting closely spaced quantum wells and resulting devices |
-
1985
- 1985-01-31 JP JP1541985A patent/JPS61176160A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| JPS62274783A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 半導体装置 |
| JPS62293780A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 半導体装置 |
| JPH01166567A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 電界効果トランジスタ |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
| US5241190A (en) * | 1991-10-17 | 1993-08-31 | At&T Bell Laboratories | Apparatus for contacting closely spaced quantum wells and resulting devices |
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