JPH01257372A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体として砒化ガリウム(GaAs)を用
いた絶縁ゲート型電界効果トランジスタに関する。
いた絶縁ゲート型電界効果トランジスタに関する。
(従来の技術)
現在、電力用スイッチング素子として二重拡散を用いて
作り、基板面に垂直方向に電流を流すSl電力用MO3
FETが用いられている。第2図はそのようなMOSF
ETを示し、n9層22を介してドレイン電極23に接
触するn形ドレイン層21の表面層にp形チャネル層2
4を形成し、さらにその表面層にn・ソース層25を設
けてドレイン層21との間にチャネル領域26となるよ
うにする。ラッチング現象防止のためにソース層25の
下の抵抗の低減と、ソース層25にも接触するソース電
極28との接触抵抗の低減のために、チャネル層24の
中央にp°低抵抗層27を形成する。チャネル形成領域
26をnチャネルに反転させるためのゲート電極29は
、例えば多結晶シリコンを用いてシリコン基板の表面に
熱酸化により形成されるゲート酸化膜30の上に設けら
れる。しかしこの素子は、高耐圧にするときにはオン抵
抗が高くなって大電流を流すのが難しい、これに対して
、n゛層22の代わりに90層を設けてnチャネルを通
じて0層21に注入される電子に呼応してその90層か
ら正孔が注入されることによる1層21の導電変調を利
用した絶桃ゲート型バイポーラトランジスタ (IGB
T)の開発が進められている。
作り、基板面に垂直方向に電流を流すSl電力用MO3
FETが用いられている。第2図はそのようなMOSF
ETを示し、n9層22を介してドレイン電極23に接
触するn形ドレイン層21の表面層にp形チャネル層2
4を形成し、さらにその表面層にn・ソース層25を設
けてドレイン層21との間にチャネル領域26となるよ
うにする。ラッチング現象防止のためにソース層25の
下の抵抗の低減と、ソース層25にも接触するソース電
極28との接触抵抗の低減のために、チャネル層24の
中央にp°低抵抗層27を形成する。チャネル形成領域
26をnチャネルに反転させるためのゲート電極29は
、例えば多結晶シリコンを用いてシリコン基板の表面に
熱酸化により形成されるゲート酸化膜30の上に設けら
れる。しかしこの素子は、高耐圧にするときにはオン抵
抗が高くなって大電流を流すのが難しい、これに対して
、n゛層22の代わりに90層を設けてnチャネルを通
じて0層21に注入される電子に呼応してその90層か
ら正孔が注入されることによる1層21の導電変調を利
用した絶桃ゲート型バイポーラトランジスタ (IGB
T)の開発が進められている。
しかし、このIGBTは素子構造、製造プロセスの複雑
化等の問題がある。そこで、Siに比して高い移動度を
有するGaAsを用いれば、S1電力用MO3FETに
くらべて大電流、高耐圧のトランジスタが実現できる可
能性がある。しかしながら、GaAsにおいてはSlの
ように熱酸化によりSiとの間に良好な界面特性を有す
る酸化膜が形成することが困難であり、MO5構造を構
成できないという問題がある。
化等の問題がある。そこで、Siに比して高い移動度を
有するGaAsを用いれば、S1電力用MO3FETに
くらべて大電流、高耐圧のトランジスタが実現できる可
能性がある。しかしながら、GaAsにおいてはSlの
ように熱酸化によりSiとの間に良好な界面特性を有す
る酸化膜が形成することが困難であり、MO5構造を構
成できないという問題がある。
本発明の課題は、半導体としてGaAsを用い、絶縁膜
として酸化膜を用いないで半導体基板の両面にそれぞれ
ソース、ドレイン電極を備えた高耐圧。
として酸化膜を用いないで半導体基板の両面にそれぞれ
ソース、ドレイン電極を備えた高耐圧。
大電流の絶縁ゲート型FETを提供することにある。
上記の課題の解決のために本発明は、GaAsからなり
、第−導電型の第一領域と、第一領域の一面の表面層に
選択的に形成された第二it型の第三領域と、第二領域
の表面層に第一領域との間にチャネル領域をはさむ高不
純物濃度の第一導電型の第三領域を有する基板のチャネ
ル領域上に、ドープされないA7t Ga+−= As
、ただしQ<x≦1、あるいはZn5eよりなる膜を介
してドープされたGaAsよりなるゲートが設けられ、
第二領域および第三領域にソース電極、第−領域の他面
にドレイン電極がそれぞれ接続されたものとする。
、第−導電型の第一領域と、第一領域の一面の表面層に
選択的に形成された第二it型の第三領域と、第二領域
の表面層に第一領域との間にチャネル領域をはさむ高不
純物濃度の第一導電型の第三領域を有する基板のチャネ
ル領域上に、ドープされないA7t Ga+−= As
、ただしQ<x≦1、あるいはZn5eよりなる膜を介
してドープされたGaAsよりなるゲートが設けられ、
第二領域および第三領域にソース電極、第−領域の他面
にドレイン電極がそれぞれ接続されたものとする。
例えばnチャネルのFETの場合、チャネル層のp−G
aAs層とドープされないA7. Ga+−x Asあ
るいはZn5eからなる絶縁層の間のへテロ界面には二
次元電子ガスが生じ、nチャネルが形成されるので、M
ISFETとしてGaAsの高移動度を生かすことがで
きる。pチャネルの場合はn−GaAsJiとドープさ
れないM、IGap−、AsあるいはZn5aからなる
絶縁層の間のへテロ界面によりpチャネルが形成される
。
aAs層とドープされないA7. Ga+−x Asあ
るいはZn5eからなる絶縁層の間のへテロ界面には二
次元電子ガスが生じ、nチャネルが形成されるので、M
ISFETとしてGaAsの高移動度を生かすことがで
きる。pチャネルの場合はn−GaAsJiとドープさ
れないM、IGap−、AsあるいはZn5aからなる
絶縁層の間のへテロ界面によりpチャネルが形成される
。
第1図は本発明の一実施例のGaAaからなるnチャネ
ル電力用MISFETを示し、n0層2を介してドレイ
ン電極3に接触するn形ドレイン層(第一領域)1の中
にp−チャネル1it(第二領域)4が形成されており
、さらにその表面にn0ソ一ス層 (第三領域)5を設
けてドレイン層11との間がチャネル領域6となるよう
にする。p−チャネル層4のソースN5の直下より内側
には低抵抗のp゛層7形成されており、ソースN5と共
にソース電極8に接触している。n0ソ一ス層5の中央
部上からチャネル領域6の表面、さらにn Jll 1
の表面を絶縁膜として覆うドープされないAJAs膜1
0膜上0その上のゲートとしてのn”GaAs層9がそ
れぞれエピタキシャル成長によって積層して設けられて
いる。このゲートには^u−Ge合金蒸着膜を下地層と
する^植電橿11が被着され、n9層2に接触するドレ
イン電極3およびソース層5に接触する電極も^u−G
o合金膜を介したAu層よりなる。
ル電力用MISFETを示し、n0層2を介してドレイ
ン電極3に接触するn形ドレイン層(第一領域)1の中
にp−チャネル1it(第二領域)4が形成されており
、さらにその表面にn0ソ一ス層 (第三領域)5を設
けてドレイン層11との間がチャネル領域6となるよう
にする。p−チャネル層4のソースN5の直下より内側
には低抵抗のp゛層7形成されており、ソースN5と共
にソース電極8に接触している。n0ソ一ス層5の中央
部上からチャネル領域6の表面、さらにn Jll 1
の表面を絶縁膜として覆うドープされないAJAs膜1
0膜上0その上のゲートとしてのn”GaAs層9がそ
れぞれエピタキシャル成長によって積層して設けられて
いる。このゲートには^u−Ge合金蒸着膜を下地層と
する^植電橿11が被着され、n9層2に接触するドレ
イン電極3およびソース層5に接触する電極も^u−G
o合金膜を介したAu層よりなる。
これに対し、p″GaAsGaAs層7ソース電極3の
大部分はAu−Zn合金蒸着膜を介したAu層よりなる
。ゲート9およびゲート電極ll上はシリコン酸化11
112で被覆されている。
大部分はAu−Zn合金蒸着膜を介したAu層よりなる
。ゲート9およびゲート電極ll上はシリコン酸化11
112で被覆されている。
第3図は第1図のA−A’締断面におけるバンド図を示
す、このようにゲート電圧に誘起される界面のポテンシ
ャルの井戸31にソース層5から電子が供給されてたま
り、二次元電子ガスが生じてnチャネルが形成される。
す、このようにゲート電圧に誘起される界面のポテンシ
ャルの井戸31にソース層5から電子が供給されてたま
り、二次元電子ガスが生じてnチャネルが形成される。
第4図(a) 〜(1)は第1図に示したMOS F
ETの製造工程を示す、先ずn”GaAs基板2の上に
約IXIQ1Scm−’の不純物濃度のnGaAs11
1を40−の厚さにエピタキシャル成長させた (図a
Lエピタキシャル層1の上にスパッタあるいは蒸着でS
IO*llIを被着後、フォトエツチングで310!マ
スク31を形成、さらに門gあるいはZnをドーズ量I
X 1G” am −”。
ETの製造工程を示す、先ずn”GaAs基板2の上に
約IXIQ1Scm−’の不純物濃度のnGaAs11
1を40−の厚さにエピタキシャル成長させた (図a
Lエピタキシャル層1の上にスパッタあるいは蒸着でS
IO*llIを被着後、フォトエツチングで310!マ
スク31を形成、さらに門gあるいはZnをドーズ量I
X 1G” am −”。
深さ31Ia程度にイオン注入し、p゛注入層70を形
成した(図b)0次にS10.マスク31を縮小してマ
スク32とし、再びMlあるいはZnをドーズ量lXl
0”1−s、深さ1am程度にイオン注入し、p−注入
層40を形成した (図cLつづいてアニールにより注
入1140.70を活性化してp−1i4.p” 11
7にした(図d)a S+Jマスク32を除去後再び全
面に5hotを被着し、フォトエツチングでマスク33
を形成、SlをドーズI I X 10”m−”、深さ
0.5 nにイオン注入を行い、アニール活性化により
n″N5を形成した (図e)e次いで5108マスク
33を除去後、エピタキシャル層表面にアンドープVA
s絶縁膜10を2−の厚さに、不′1Il11.物濃度
5×1011.、−3のn”GaAa膜9を2−の厚さ
に順次積層し、フォトエツチング工程により図に示す部
分以外を除去した(図f)。
成した(図b)0次にS10.マスク31を縮小してマ
スク32とし、再びMlあるいはZnをドーズ量lXl
0”1−s、深さ1am程度にイオン注入し、p−注入
層40を形成した (図cLつづいてアニールにより注
入1140.70を活性化してp−1i4.p” 11
7にした(図d)a S+Jマスク32を除去後再び全
面に5hotを被着し、フォトエツチングでマスク33
を形成、SlをドーズI I X 10”m−”、深さ
0.5 nにイオン注入を行い、アニール活性化により
n″N5を形成した (図e)e次いで5108マスク
33を除去後、エピタキシャル層表面にアンドープVA
s絶縁膜10を2−の厚さに、不′1Il11.物濃度
5×1011.、−3のn”GaAa膜9を2−の厚さ
に順次積層し、フォトエツチング工程により図に示す部
分以外を除去した(図f)。
Au−Ge合金をn形のGaAs、すなわちn9 ドレ
イン層2.n0ソース層5およびn゛ゲート9上に蒸着
し、さらにその上にAu層を蒸着し、他の部分に付着し
た分をフォトエツチング工程で除いてドレイン電橋3.
ソース電極8の一部およびゲート電極11を形成した(
図gLp形のGaAsすなわちチャネル層の低抵抗p゛
層7に接触するソース電極8の部分はAu −Zn合金
蒸着膜を下地としてのAuJiの蒸着フォトエツチング
工程で形成した(図h)。
イン層2.n0ソース層5およびn゛ゲート9上に蒸着
し、さらにその上にAu層を蒸着し、他の部分に付着し
た分をフォトエツチング工程で除いてドレイン電橋3.
ソース電極8の一部およびゲート電極11を形成した(
図gLp形のGaAsすなわちチャネル層の低抵抗p゛
層7に接触するソース電極8の部分はAu −Zn合金
蒸着膜を下地としてのAuJiの蒸着フォトエツチング
工程で形成した(図h)。
最後にCVD法による堆積およびフォトエツチングでS
ingアイソレーシッン7112を形成した。
ingアイソレーシッン7112を形成した。
−I’IQにバンドギャップ1.4eVのGaAsとバ
ンドギャップ2.2eVのkIAsの界面には良好なヘ
テロ界面が形成でき、界面準位は非常に少なく、また高
品質の膜が得られるためしきい値電圧の制御性がよい、
耐圧は低濃度のドレイン層9への空乏層の拡がりにより
決定されるが、低濃度n形GaAs層はキャリア密度が
1014〜IQ”os−’に制御された良質なエピタキ
シャル膜を得ることが可能である。しかしAZAsにG
aを加えたA7. Ga1−* Asあるいはバンドギ
ャップ2.3aVのZn5eをゲート絶縁ll!10と
してM^3の代わりに用いた場合も、GaAs上へのそ
れらのエピタキシャル成長およびそれらの上へのGaA
sのエピタキシャル成長は容易であり、同様な工程で製
造できろ。
ンドギャップ2.2eVのkIAsの界面には良好なヘ
テロ界面が形成でき、界面準位は非常に少なく、また高
品質の膜が得られるためしきい値電圧の制御性がよい、
耐圧は低濃度のドレイン層9への空乏層の拡がりにより
決定されるが、低濃度n形GaAs層はキャリア密度が
1014〜IQ”os−’に制御された良質なエピタキ
シャル膜を得ることが可能である。しかしAZAsにG
aを加えたA7. Ga1−* Asあるいはバンドギ
ャップ2.3aVのZn5eをゲート絶縁ll!10と
してM^3の代わりに用いた場合も、GaAs上へのそ
れらのエピタキシャル成長およびそれらの上へのGaA
sのエピタキシャル成長は容易であり、同様な工程で製
造できろ。
上記の実施例のFETは、電流を縦方向に流すためドレ
イン電流が大きく、半導体表面の利用効率が良(、高耐
圧化のための低不純物濃度領域を有する等の利点をもつ
上に、Slより高移動度でバンドギャップの大きいGa
Asを用いているので、高周波特性が良好であり、オン
抵抗が低く、高温動作が可能である。
イン電流が大きく、半導体表面の利用効率が良(、高耐
圧化のための低不純物濃度領域を有する等の利点をもつ
上に、Slより高移動度でバンドギャップの大きいGa
Asを用いているので、高周波特性が良好であり、オン
抵抗が低く、高温動作が可能である。
第1表に第2図に示した構造で耐圧5oov、電流容量
10Aおよび耐圧1000V、電流容量5AのStのM
O3FF、Tに対応する第1図に示した本発明の実施例
のGaAaのM[5FETの特性を比較して示す。
10Aおよび耐圧1000V、電流容量5AのStのM
O3FF、Tに対応する第1図に示した本発明の実施例
のGaAaのM[5FETの特性を比較して示す。
第1表から明らかなように、耐圧が同じ場合同一サイズ
のチップ当たりの電流容量がSIM OS FETの3
倍であり、アンペア当たりコストも31MO3FETよ
り安くなる。
のチップ当たりの電流容量がSIM OS FETの3
倍であり、アンペア当たりコストも31MO3FETよ
り安くなる。
本発明によれば、半導体としてGaAsを用い、ゲート
絶縁膜としてノンドープのAj* Ga+−++ As
あるいはZn5eを用いることにより、GaAaとの間
のヘテロ界面での二次元電子ガスなどを利用した高耐圧
。
絶縁膜としてノンドープのAj* Ga+−++ As
あるいはZn5eを用いることにより、GaAaとの間
のヘテロ界面での二次元電子ガスなどを利用した高耐圧
。
大電流動作の電力用スイッチング素子を基板面に垂直に
電流を流すMISFETとして得ることができた。
電流を流すMISFETとして得ることができた。
第1図は本発明の一実施例のMISFETの要部断面図
、第2図は従来の51 MO3FE’rの要部断面図
、第3図は第1図のA−^゛線断面でのバンド図、第4
図(a)〜(1)は第1図に示したMISFETの製造
工程を順次示す断面図である。 l:nドレイン層 (第一領域)、3ニドレイン電極、
4:p−チャネル層(第二領域)、5:n”ソース層(
第二領域)、6:チャネル領域、8:ソース電極、9
: n” GaAaゲート、10:AjAa絶縁7゛”
“′−′”” f□、*a−1−da。、パ・、1、I h+ 〜2 第1図 隼3図 ル 〜1 (a)□ n+ 〜2 第4し ====4巴3
、第2図は従来の51 MO3FE’rの要部断面図
、第3図は第1図のA−^゛線断面でのバンド図、第4
図(a)〜(1)は第1図に示したMISFETの製造
工程を順次示す断面図である。 l:nドレイン層 (第一領域)、3ニドレイン電極、
4:p−チャネル層(第二領域)、5:n”ソース層(
第二領域)、6:チャネル領域、8:ソース電極、9
: n” GaAaゲート、10:AjAa絶縁7゛”
“′−′”” f□、*a−1−da。、パ・、1、I h+ 〜2 第1図 隼3図 ル 〜1 (a)□ n+ 〜2 第4し ====4巴3
Claims (1)
- 1)GaAsからなり、第一導電型の第一領域と、第一
領域の一面の表面層に選択的に形成された第二導電型の
第二領域と、第二領域の表面層に第一領域との間にチャ
ネル領域をはさむ高不純物濃度の第一導電型の第三領域
を有する基板のチャネル領域上に、ドープされないAl
_xGa_1_−_xAs、ただし0<x≦1、あるい
はZnSeよりなる膜を介してドープされたGaAsよ
りなるゲートが設けられ、第二領域および第三領域にソ
ース電極、第一領域の他面にドレイン電極がそれぞれ接
続されたことを特徴とする絶縁ゲート型電界効果トラン
ジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63085938A JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63085938A JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01257372A true JPH01257372A (ja) | 1989-10-13 |
Family
ID=13872704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63085938A Pending JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01257372A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681332A1 (en) * | 1994-05-03 | 1995-11-08 | Motorola, Inc. | Modulation doped field effect transistor |
US5715733A (en) * | 1996-11-25 | 1998-02-10 | Tractech Inc. | Locking differential including a spring cap biasing assembly |
US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
-
1988
- 1988-04-07 JP JP63085938A patent/JPH01257372A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681332A1 (en) * | 1994-05-03 | 1995-11-08 | Motorola, Inc. | Modulation doped field effect transistor |
US5715733A (en) * | 1996-11-25 | 1998-02-10 | Tractech Inc. | Locking differential including a spring cap biasing assembly |
US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
US9876090B1 (en) * | 2016-06-30 | 2018-01-23 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
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