JPS61156889A

JPS61156889A - 半導体装置

Info

Publication number: JPS61156889A
Application number: JP27749284A
Authority: JP
Inventors: Hikari Toida; 樋田　光; Keiichi Ohata; 恵一大畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1986-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体へテロに接合界面における高速なキャ
リアを用いた半導体装置に関するものである。

（技術の背景と従来技術の問題点）従来の電子親和力の相異なるヘテロ接合を用いた電界効
果型ト２／ジスタ（以下、ＦＢＴという。）の模式的断
面図（゛応用物理第５０巻、第１２号、１９８１年、１
３１６頁）を第６図に示す。第６図において、１０１は
半絶縁性基板であシ、例えばＧａＡａ、１０２は低不純
物密度の第１の半導体層、例えばノ゛ンドープＧａＡｓ
、　　１０３は高いドナー不純物密度を含有し、この第
１の半導体層１０２の電子親和力よシも小さい電子親和
力を有する第２の半導体層、例えばｎ型のＡ　Ｉ　Ｑ、
３　Ｇａ　Ｏ，？　Ａｓ　％　１０４はソース電極領域
、１０５はゲート電極領域、１０６はドレイン電極、１
０７は２次元電子層からなる電流通路（以下、電子チャ
ネルという。）である。この素子は、ゲート電極領域１
０５に印加されたゲート電極により電子チャネル１０７
の電子濃度を制御して、他に設けられたソース電極領域
１０４とドレイン電極領域１０６の間に形成される電子
チャネル１０７のインピーダンスを制御することを基本
原理とするＦＩＴである。

第７図は、例えばノーマリオン型の場合の熱平衡状態に
おけるゲート電極領域１０５の直下のエネルギーバンド
図を表わしている。ここでＦｉｃは伝導帯下端のエネル
ギー準位、　Ｈｐはフェルミ準位、ｑφＢはショットキ
障壁の高さ、Φはイオン化ドナー不純物を表わしている
。このＦＥＴの場合周知の様に、第１と第２の半導体層
１０２と１０３のへテロ接合界面近傍に蓄積された２次
元電子は、特に不純物散乱の影響が少なくなるために極
めて大きな電子移動度・を有してお夛、従って、特に超
高速性及び低雑音性に優れた効果を有している。

第６図に示したような従来構造ＦＥＴにおいては、ソー
ス抵抗の減少のためには２次元電子層１０７の面密度を
大きくするのが効果的である。

しかしながら、このためには第２の半導体層１０３中の
ドナー不純物密度を大きくする必要があるが、これはシ
ョットキゲートの耐圧を低下させる欠点があった。さら
にゲート入力容量が大きくなシ、相互；ンダクタンスは
少し大きくなるもののし中断周波数は却りて低下する現
象を招いていた。言い換えれば、ソース抵抗、相互コン
ダクタンス、入力容量など、高周波動作に重要なパラメ
ータを、それぞれ独立に制御できない欠点を有していた
。

更に通常用いられているＳｉをドープしたＮ型Ａ１．−
〇ａ６．ｙＡＳ中にはＤＸセンターと呼ばれる深い準位
が存在し、これが原因となりて、温度変化に伴うゲート
しきい値電圧の大きなシフト、高電界印加時における走
行電子のトラップ及び長時間に亘る電流の光応答などの
動禄特性の不安定性を引き起こしていた。また、第２の
半導体層１０３の膜厚及び不純物密度に対して、ゲート
しきい値電圧が極めて敏感であるため、このゲートしき
い値電圧の絶対値制御及び再現性が極めて困難でありた
。

以上のような欠点はソース抵抗を小さくシ、高い相互コ
ンダクタンスを得るためには、第２の半導体層の膜厚を
薄くシ、シかも高濃度に不純物をドープすることが重要
であるという従来の考え方に必然的に付随するものであ
った。この対策の例として、特開昭５９−２５２７５及
び特開昭５９−１２４７６９がある。これらは、単に第
２の半導体層の表面側の不純物密度を下げたものである
。これによシ、ゲート耐圧及びゲート入力容量の点で少
々改善はみられるものの、第２の半導体層の不純物密度
が例えばｌ　Ｑ″？（ＦＫ−”程度と未だ高く、その改
善は十分なものとは言い難い。逆に、相互コンダクタン
スの低下を招いてしまう。更に、前記トラップ及びゲー
トしきい値電圧の制御性の問題解決も期待できない。

（発明の目的）本発明の目的は以上のような従来技術における欠点を除
去し、設計の自由度が大きく、高速性及び高周波特性に
優れ、しかも高い生産性及び信頼性を有するヘテロ接合
を用いた半導体装置を提供することである。

（発明の構成）本発明によれば、高抵抗基板上に、高純度あるいはｐ臘
の第１の半導体層を、該第、１の半導体より電子親和力
の小さい第２の半導体層と、該第２の半導体層との界面
において第２の半導体と電子親和力がほぼ等しく上方に
向かって電子親和力が漸増する第３の半導体層と、第３
の半導体層との界面において第３の半導体と電子親和力
がほぼ等しい第４の半導体層が順次積載され、該第２の
半導体層から第３の半導体層にかけて、あるいは該第２
の半導体層から第３の半導体層の一部にかけてｎ型の不
純物がドープされて該第１の半導体層と第２の半導体層
との界面の第１の半導体層側に電子チャネルが形成され
、該電子チャネルの導電度を第４の半導体層上に形成さ
れたゲート電極で制御する半導体装置であって、ｎｉに
不純物ドープされた該第２の半導体層及び該第３の半導
体層の総ドナー密度によって電子チャネルの面電子密度
が制御され、高純度の該第３の半導体層及び該第４の半
導体層の和の厚さによってゲート入力容量が制御される
ことを特徴とする半導体装置が得られる。

（発明の原理・作用）以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。

第１図は本発明の半導体装置の基本的構造の一例を示す
模式的構造断面図である。

第１図において、１１は半絶縁性基板であシ、１２は高
純度あるいはｐ型の第１の半導体層、１３はこの第１の
半導体層１２の電子親和力よりも小さい電子親和力を有
し、かつｎ型で高い不純物密度の第２の半導体層、１４
は第２の半導体層１３との界面において、第２の半導体
層１３の有する電子親和力とほぼ等しく上方に向かって
電子親和力が漸増しかつ少くとも一部にｎ型不純物ドー
プされている第３の半導体層、１５は、第３の半導体層
１４との界面において、第３の半導体層１４の有する電
子親和力とほぼ等しい電子親和力を有するノンドープの
第４の半導体層、１６はノース電極領域、１７はゲート
電極領域、１８はドレイン電極領域、１９は電子チャネ
ルである。

第２図（、）乃至（ｃ）は第１図に示す本発明によるＦ
ＥＴのゲート電極１７直下における電子親和力の深さ方
向分布、ドナー密度分布、ノーマリオン型ＦＥＴ０熱平
衛状態下でのエネルギーバンドをそれぞれ模式的に示す
図である。

第２図（ａ）に示すように、電子親和力は第１の半導体
層１２よシも第２の半導体層１３が小さく、第３の半導
体層１４は第２の半導体層１３との界面においては第２
の半導体層１３とほぼ同じであるが表面側に向かって漸
増しておシ、第４の半導体層１５は第３の半導体層１４
との界面における第３の半導体層１４とほぼ等しくなっ
ている。ここで、第１の半導体層１２及び第４の半導体
層１５のそれぞれの電子親和力は必ずしも等しい必要は
ない。

また、第２図（ｂ）に示すように、第１の半導体層１２
及び第４の半導体層１５のドナー密度はほぼ零にし、第
２の半導体層１３及び第３の半導体層１４の少くとも一
部のドナー密度は高くする。

更に第２図（ｃ）において、ノーマリオン１ＦＥＴを仮
定しているので、熱平衡下において２次元電子チャネル
１９が形成されている。

本発明の基本原理は、半導体表面におけるフェルミレベ
ルのピニング効果を積極的に利用することによシ成立っ
ている。

即ち、第２図（ｃ）を参照して、２次元電子層１９は従
来と同じく第１及び第２の半導体のへテロ界面における
第２の半導体層１３の空乏層内の電荷によって形成され
る。一方、表面フェルミレベルのピニング効果によって
形成されたゲート電極直下のポテンシャルφＢは、不純
物ドープされていない第４の半導体層１５及び第３の半
導体層１４の一部を通して、伝導帯最低点りよシ左側の
不純物ドープされた第２の半導体層１３及び第３の半導
体層１４の少くとも一部における正電荷によってまかな
う。ここで、不純物ドープされていない第４の半導体層
１５及び第３の半導体層１４の一部の厚さを増加すれ゛
ば、第４の半導体層１５の表面電界は小さくなり、従っ
て伝導帯最低点よシ左側の不純物ドープされた第２の半
導体層１３及び第３の半導体層１４の少くとも一部に拡
がる空乏層幅は小さくなる。この時へテロ界面側の第２
の半導体層１３の膜厚が、２次元、電子層１９の面密度
を最大にするのに必要な膜厚以上でアシ、シかも一定の
ドーピングレベルであれば２次元電子層１９の面密度は
不変である。従って、ゲート入力容量が近似的に第２ｊ
第３及び第４の半導体層の膜厚の総和に反比例すること
を考慮すれば、２次元電子層１９の面密度を大きく保っ
たまま、即ちソース抵抗を小さく保ったまま、ゲート入
力容量を低減すること、換言すれば、これらのパラメー
タを独立に制御することが可能になる。また、その結果
、遮断周波数の向上もはかれる。更に、第６図及び第７
図に示した従来のＦ１３Ｔでは、ゲート電極直下で電界
が最大でアシ、かつドーピングレベルを上げる程電界が
高くなるのに対し、本発明によるＦＥＴでは、ゲートを
種属下の第４の半導体層１５内の電界はほぼ一定でかつ
小さく、特に不純物ドープしていない第４の半導体層１
５及び第３の半導体層１４の一部を厚くする程小さくな
るため、ゲート耐圧は大きく向上する。即ち、不純物ド
ープされた第２の半導体層１３及び第３の半導体層１４
の少くとも一部のドーピングレベルに依存なく、ゲート
耐圧を大きくできる。

ここで例えば、第１の半導体層１２にＧａＡｓ、第２の
半導体層１３にＡＩＧａＡａ、第３の半導体層１４にＡ
ＩＸ　Ｇａｐ−ｘＡｓでＸが表面側に向かって漸減し、
表面で零となる層を用いる、すなわち、第２の半導体層
の表面から、電子親和力が漸増し、Ｇ　ａ　Ａ　ｓに至
る層を用いれば、ｎｕにドープされた第３の半導体層１
４の少くとも一部はＤＸセンターの少いかあるいは存在
しないＡ　Ｉ　Ａ　ｓのモル比Ｘの小さいＡＩ　Ｘ　Ｇ
ａｐ−ｘＡｓ及びＧａＡｓ層であるので、従来技術にお
ける素子冷却に伴うゲートしきい値電圧の変化及び特性
の長期的変動を防ぐことができる。また、表面には素子
製造プロセス中の影響を受けにくい高品質のＧａ　Ａ　
ｓ層となるため、良好なオーミック電極形成も容易とな
り素子の高信頼性及び高生産性を可能にする。また、人
ｌＧａＡｓに比べＧ　ａ　Ａ　ｓは低いショットキ障壁
を形成することから、この障壁をまかなう電荷量、従っ
て空乏層幅は小さくできるため、相互コンダクタンス１
１ｍの向上に有利である。更に、以下に示すように、ゲ
ートしきい値電圧の制御性を著しく改善できることから
高集積回路への応用にも極めて有利となる。

第３図には、第２図（ｃ）を参照して、ショットキ障壁
ｑφＢ　＝０．８　ｅＶとした時の不純物ドープしてい
ない半導体層の膜厚ｔＵＮと不純物ドープした半導体層
の膜厚ｔＤの関係を表す計算結果を示した。

但し、ドーピングレベルはＮＤ＝２Ｘ１０　　ｃＩＬ　
とした。第３図は、例えばｔＵＮ＝５００Ｘの時、ｑφ
Ｂ　＝０．８　ｅＶによって空乏化するドープ層の膜厚
ｔＤ中５０Ｘとなることを示している。即ちｑφｓ　＝
０．８　ｅＶは、５００Ｘ程度のノンドープ層の下にわ
ずか５０Ｘ程度のドープ層を形成することによりまかな
われる。また、例えばｔＵＮ−５００Ｘ付近の±１００
Ｘ程度の膜厚の変動はｔＤ＝５０＾付近の高々±１０Ｘ
程度の変動にしか相当しないことが分る。従って、これ
ら半導体層の膜厚変動に極めて敏感なゲートしきい値電
圧の制御性も著しく向上できることが分る。

また、高周波特性に重要な遮断周波数ｆＴは次式１式％ここで、Ｊｍは相互コンダクタンスを、ｃＩ＠　はゲー
ト入力容量を表わしている。ゲート入力容量は近似的に
第２＃第３及び第４の半導体を絶縁膜とする容量に比例
する。したがりて本発明による第３の半導体層１４及び
第４の半導体層１５は、ゲート入力容量の低減をはかる
ことができ、しかもへテロ界面の電子チャネル１９の面
電子密度を大きく維持できるため、遮断周波数ｆＴの増
大をはかることができる。なぜならば、真性相互コンダ
クタンスをＩｉｍｏ　ｚソース抵抗を札とずぶと、ｈは
、で表わされ、ｇｍｏはＣ１＄と同様な割合で減少する
が、鳥が一定のため１ｍはＣ，ｓよシも減少の割合が小
さいためである。また、第２ｊ第３及び第４の半導体層
１３，１４及び１５の膜厚及び不純物密度を調整するこ
となどによシ、ノーマリオン型及びノーマリオフ型のＰ
ＥＴを実現できる。

以上説明したような本発明の原理・作用は、本発明に特
有なものであシ、従来技術のものとは著しく異なる。

鏑（実施次に本発明の実施例１について説明する。本実施例にお
けるＦＥＴの模式的構造断面図は第１図と同様である。

本実施例においては、半絶縁性基板１１に半絶縁性Ｇａ
Ａｓ基板を、第１の半導体層１２に不純物密度がＩ　Ｘ
　１０”　ｃｍ−”以下で膜厚１μｍのノンドープＧａ
Ａｓを、第２の半導体層１３にドナー不純物密度が２×
Ｉ　Ｑ”　ｃｒｎ−”程度で膜厚１００Ｘ程度のｎ型入
１０，３　Ｇａ　ｏ、７人Ｓを、第３の半導体層１４に
ドナー不純物密度が２×１σａ鋼−３程度で膜厚５０Ｘ
程度と表面側に不純物密度がＩＸ　１０”　ｃｙｎ−”
程度で膜厚１５０又程度のＡＩ　ｘＧａ、−。

ＡｓでＸが０．３から表面側に向かって漸減し、第４の
半導体層１５との界面で零となる層を、第４の半導体層
１５に不純物密度がＩ　Ｘ　１０”　ｔｓ−”程度で膜
厚４００Ｘ程度のＧａＡｓを、ソース電極領域１６及び
ドレイン電極領域１８にＡｕＧｅ／Ｎｉによるオーミッ
ク電極を、ゲート電極領域１７にアル゛ミニクム（ＡＩ
）によるショットキ電極を用いる。

本実施例において、熱平衡状態におけるゲート電極領域
１７下でのエネルギーバンド図は第２図（Ｃ）と同様で
ある。

本実施例において、第２の半導体層１３の膜厚１００Ｘ
程度かへテロ界面の電子親和力差によって空乏化する層
で、最大限の２次元電子を供給しておシ、第３の半導体
層１４のうちドナードープされた５０Ｘ程度がシ目ット
キ障壁をまかなうために空乏化する層である。

ドープされていない第４の半導体Ｎ！１５の不純物濃度
は従来用いられてきたｌ　Ｑ”　ａｍ−”に比べ、２桁
以上も小さいため、ゲート耐圧が著しく改善されること
は明らかである。更に０，５μｍゲート長でゲート入力
容量が第６図に示した従来例の０．６倍に減少した結果
、遮断周波数も従来例の約４０ＧＨｚと比較して５０　
ＧＨｚ程度と増大した。また、第３図から明らかな様に
、ドープされていない第４の半導体層１５の膜厚におい
て、±５０Ｘ程度の変動は、今の場合ドープ層の実効的
膜厚変動に換算して、１０Ｘ程度でゲートしきい値電圧
の変動としては、高々３０　ｍＶ程度にしかならない。

この結果は第６図に示した従来構造におけるゲートしき
い値電圧の変動の少なくとも数十分の１以下程度にでき
ることを示している。更に、第２の半導体層１３として
用いたｎ型のＡ　Ｉ　６．３０ａ　Ｏ，？　Ａ　ｓ中に
含まれる高濃度のトラップの影響は、その膜厚が約１０
０にと標めて薄くしかもほぼ完全に空乏化しているため
、極めて小さかった。

本実施例においては、ノーマリオフ型のプレーナ型ＦＥ
Ｔを示したが、例えば、第２の半導体層１３の膜厚及び
不純物密度を減少させることによって、ノーマリオフ型
のＦＥＴｔ容易に実現できることは明らかである。

（実施例２）次に本発明の実施例２について説明する。本実施例にお
けるＦＥＴの模式的構造断面図を第４図に示す。第１図
に示したものと同じものは原則として同一番号として示
す。本実施例において、半絶縁性基板１１に半絶縁性Ｇ
　ａ　Ａ　ｓ基板を、第１の半導体層１２に不純物密度
が１×１０　ｃＩＩＬ　以下で膜厚０．５μｍのＧ　ａ
　Ａ　ｓを、第２の半導体層１３にドナー不純物密度が
２Ｘ１０　　ｃａ　　程度で膜厚１ｏｏＸ程度のｎ型Ａ
１６．４Ｇａ６，６人Ｓを、第３の半導体層１４にドナ
ー不純物密度が２×１０　α　程度で膜厚５０Ｘと表面
側に不純物密度がＩ　Ｘ　１０”ｃＩＩＬ−８程度で膜
厚１５０Ｘ程度のＡＩ　ｘＧａ　ｌ−、ｃＡｓでＸが０
．４から表面側に向かって漸減し、第４の半導体層１５
との界面で零となる層を、第４の半導体層１５に不純物
゛密度がＩ　Ｘ　１０”α−３程度で３００Ｘ程度のＧ
ａＡｓを、第５の半導体層４１にドナー不純物密度が３
　Ｘ　１０”α−３程度で膜厚４００Ｘ程度のｎ型のＧ
　ａ　Ａ　ｓを、ソース電極領域１６及びドレイン電極
領域１８にＡｕＧｅ／Ａｕによるオーミック電極を、ゲ
ート電極領域１７にタングステン（Ｗ）によるショット
キ電極を用いる。

但し、ゲート電極領域１７下においては、例えばエツチ
ングによって第５の半導体層４１、場合によっては更に
第４の半導体層１５の一部を除き、リセス構造を有した
ＦＥＴとした。この時、ゲート下におけるエネルギーバ
ンド図は第２図（ｃ）と同様である。

第５の半導体層４１は、オーミック形成の良化及び表面
状態の安定性を゛維持するなどの目的のために設けられ
たものである。本実施例における利点は、実施例１と原
則として同様であるが、ンークーゲート間の表面のｎ　
　ＧａＡｓ層が、高周波でのソース抵抗の低減に有効で
、雑音指数が実施例１よシ大きく改善された。

（実施例３）次に本発明の実施例３について説明する。本実施例にお
けるＦＩＴの模式的構造断面図を第５図（、）に熱平衡
状態におけるエネルギーバンド図を第５図（ｂ＞に示す
。第１図、第２図（Ｃ）及び第４図に示したものと同じ
ものは原則として同一番号として示す。本実施例におい
て、半絶縁性基板１１に半絶縁性ＧａＡｓ基板を、第１
の半導体層１２に不純物密度がｌ　×Ｉ　Ｑ”　Ｃ’ｌ
Ｌ””以下で膜厚１μｍのＧａＡｓ−を、第２の半導体
層１３にドナー不純物密度が２ＸＩ　Ｑ”　ＣＩ＋！−
３程度で膜厚５０／Ｘ程度のｎ　ｉｌｌ　Ａｌ　ｏ、ｓ
Ｇａ　Ｏ０？　Ａｓを、第３の半導体層１４に不純物密
度が２　Ｘ　Ｉ　Ｑ”　ｃｍ−”程度で膜厚ｓｏＸ程度
と表面側に不純物密度がＩ　Ｘ　１０”程度で膜厚１５
０Ｘ程度のＡ　ｌ　ｘＧ　ａ　Ｉ　Ｘ人８でＸが０．３
から表面側に向かって漸減し、第４の半導体層１５との
界面で零となる層を、第４の半導体層１５に不純物密度
が１×Ｉ　Ｑ”　ｃｒＩ！−３程度で膜厚１０００Ｘ程
度のＧ　ａ　Ａ　ｓを、第５の半導体層５１にアクセプ
タ不純物密度が２ＸＩＯＣｉｉ　　程度で膜厚２００Ｘ
程度のｐ型Ａ　ｌ　６，３　Ｇ　ａ　Ｏ１７Ａｌを、第
６の半導体層５０に不純物密度が１×１０　ｃＩＬ　以
下で膜厚５０ＸのノンドープＡ　Ｉ　６．１　Ｇａ　６
．−Ｉ　Ａｓを、ソース電極領域１６及びドレイン電極
領域１８にＡｕＧｅ／Ｎｉによるオーミック電極を、ゲ
ート電極領域１７にアルミニウム（ＡＩ）によるショッ
トキ電極を用いる。

第６の半導体層５０は、チャネルを走行するキャリアの
イオン化不純物散乱を低減するために設けられたもので
、本発明の直接的要旨ではない。

本実施例においては、高いアクセプタ密度を有する第５
の半導体層５１を用いることによシ、実。

質的にゲート下障壁を高くシ、ノーマリオフ型のＦＥＴ
を実現している。また、第４の半導体層１５と第５の半
導体層５１の接合によって実質的なゲート下障壁を形成
できるため、極めて安定である。

本実施例における利点は、実施例１及び実施例２と原則
として同様である。

以上の実施例においては、特にＡＩＧａＡａ及びＧ　ａ
　Ａ　ｓを半導体材料として用いたが、ＡｌＩｎＡｓ及
　　。

びＩｎＧａＡ１などを用いることによシ、更に高性能な
ＦＥＴを実現できる。なぜなら例えばＩｎＧａＡｓ中に
おける電子の走行速度は、ＧａＡｓ中のものよシ大きい
為で、相互コンダクタンス等々を飛躍的に向上できる。

（発明の効果）以上本発明によれば、２次元チャネルの面キャリア密度
とゲート入力容量を独立的に設計でき、設計の自由度の
増大、しゃ新局波数の向上、ゲート耐圧の向上、しきい
値電圧の制御側の改善など、極めて多大な長所をもつ超
高周波超高速１’ＥＴを実現できる。本発明によって高
性能、高信頼度マイクロ波、ミリ波デバイスおよび超高
速ＩＣ等高性能半導体装置が得られ、本発明の効果は極
めて大きい。

【図面の簡単な説明】

第１図は本発明の半導体装置の基本的構造の一例を示す
模式的断面図、第２図（ａ）　ｊ　（ｂ）及び（ｃ）は
第１図に示す本発明の半導体装置の電子親和力の分布図
、ドナー不純物密度の分布図及びエネルギーバンド図、
第３図はショットキ電極下におけるドープ層とノンドー
プ層とのそれぞれの膜厚の関係を示す一例の図、第４図
は本発明の実施例２の構造を示す模式的断面図、第５図
（ａ）及び（ｂ）は本発明の実施例３の構造を示す模式
的断面図及びそのエネルギーバンド図、第６図及び第７
図は従来の半導体装置の一例の構造を示す模式的断面図
及びそのエネルギーバンド図である。１１及び１０１・・・半絶縁性基板、１２及び１０２・
・・高純度の第１の半導体層、１３及び１０３・・・高
いドナー不純物密度の第２の半導体層、１４・・・少く
とも一部に高いドナ不純物密度を含む第３の半導体層、
１５・・・高純度の第４の半導体層、１６及び１０４・
・・ソース電極領域、１７及び１０５・・・ゲート電極
領域、１８及び１０６・・・ドレイン電極領域、１９・
・・電子チャネル、ＥＣ・・・伝導帯下端のエネルギー
準位、ＥＦ・・・フェルミ準位、ｑφＢ・・・ショット
キ障壁の高さ、■・・・イオン化ドナー不純物。ｔ゛− 代理人弁二士内　原　　晋　　４７１　図オ　２　図Ｔ（１）　　　　　　　　　　　　　　　　　　　　＋
１）１表面からの距離　　　　　　　表面からの距離７
Ｆ２　　図　（ｃ）オ　３　図ドープ層の膜厚書。（入）７ｉ−４図

Claims

【特許請求の範囲】

高抵抗基板上に、高純度あるいはｐ型の第１の半導体層
と、該第１の半導体より電子親和力の小さい第２の半導
体層と、該第２の半導体層との界面において第２の半導
体と電子親和力がほぼ等しく上方に向かって電子親和力
が漸増する第３の半導体層と、第３の半導体層との界面
において第３の半導体と電子親和力がほぼ等しい第４の
半導体層が順次積載され、該第２の半導体層から第３の
半導体層にかけて、あるいは該第２の半導体層から第３
の半導体層の一部にかけてｎ型の不純物がドープされて
該第１の半導体層と第２の半導体層との界面の第１の半
導体層側に電子チャネルが形成され、該電子チャネルの
導電度を第４の半導体層上に形成されたゲート電極で制
御する半導体装置であって、ｎ型に不純物ドープされた
該第２の半導体層及び該第３の半導体層の総ドナー密度
によって電子チャネルの面電子密度が制御され、高純度
の該第３の半導体層及び該第４の半導体層の和の厚さに
よってゲート入力容量が制御されることを特徴とする半
導体装置。