JPH01199475A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH01199475A JPH01199475A JP2458188A JP2458188A JPH01199475A JP H01199475 A JPH01199475 A JP H01199475A JP 2458188 A JP2458188 A JP 2458188A JP 2458188 A JP2458188 A JP 2458188A JP H01199475 A JPH01199475 A JP H01199475A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明はヘテロ接合界面の２次元電子ガスを利用したヘ
テロ接合電界効果トランジスタに関する。
テロ接合電界効果トランジスタに関する。
（ロ）従来の技術
半導体結晶基板上に、基板結晶より禁止帯幅の大きい半
導体の結晶を積層したヘテロ接合電界効果トランジスタ
（以下、ヘテロ接合ＦＥＴという）は、ある条件下でヘ
テロ接合界面に２次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トランジスタ（ＨＥＭＴ）も前記ヘテロ接合
界面の２次元電子ガスを利用した装置である（＠えば、
ＪＡＰＡＮｔｓｔ ＪＯＬＩＩＮＡＬ ＯＦ ＡｐｐＬ
＋ａｏ Ｒｉ＋ｙｓ＋ｒｓ ＶＯＬ、１９ Ｎｎ５．Ｍ
Ａ、、１９８０ ｐｐ、Ｌ２２５−Ｌ２２７’Ａ Ｎｅ
ｗ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ
ｗｉｔｈ ５ｅｌｅｃｔｉｖｅｌｙ Ｄｏｐｅｄ Ｇ
ａＡｓ／ｎ−ＭｘＧａ＋ −ｘＡｓ Ｈｅｔｅｒｏｊｕ
ｎｃｔｉｏｎｓ」参照）。
導体の結晶を積層したヘテロ接合電界効果トランジスタ
（以下、ヘテロ接合ＦＥＴという）は、ある条件下でヘ
テロ接合界面に２次元電子ガスを形成することが知られ
ている。超高速半導体装置として最近注目を集めている
高電子移動トランジスタ（ＨＥＭＴ）も前記ヘテロ接合
界面の２次元電子ガスを利用した装置である（＠えば、
ＪＡＰＡＮｔｓｔ ＪＯＬＩＩＮＡＬ ＯＦ ＡｐｐＬ
＋ａｏ Ｒｉ＋ｙｓ＋ｒｓ ＶＯＬ、１９ Ｎｎ５．Ｍ
Ａ、、１９８０ ｐｐ、Ｌ２２５−Ｌ２２７’Ａ Ｎｅ
ｗ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ
ｗｉｔｈ ５ｅｌｅｃｔｉｖｅｌｙ Ｄｏｐｅｄ Ｇ
ａＡｓ／ｎ−ＭｘＧａ＋ −ｘＡｓ Ｈｅｔｅｒｏｊｕ
ｎｃｔｉｏｎｓ」参照）。
第４図はＡｌｌ ＧａＡｓ−ＧａＡｓ・＼テロ接合を用
いた従来のＨＥＭＴの模式的断面構造図であり、同図に
より以下にその製造方法を説明する。
いた従来のＨＥＭＴの模式的断面構造図であり、同図に
より以下にその製造方法を説明する。
まず、半絶縁性ＧａＡｓ基板〈２１）上に分子線エピタ
キシ（ＭＢＥ）技術または有機金属エピタキシ（ＯＭＶ
ＰＥ）技術により、ノンドープＧａＡｓ層（２２）を１
−の厚さまで成長きせ、該ノンドープＧａＡｓ層（２２
）上にノンドープＭ！ｘＧ ａｔ −Ｘ Ａｓ層（２３
）を０〜６０人の厚さまで成長させ、次に該ノンドープ
Ｍｌ ｘＧａ＋ −ｘ Ａｓ層（２３）上にＳｉドープ
Ｍ’ ｘＧａ＋ −ｘ Ａｓ層（Ｓｉ濃度：０．５〜２
、ＯＸ ＩＱｌｌｌｃｍ−’）（２４）を３００〜１０
００人の厚さまで成長させ、さらに該ＳｉドープＭ）
ｘＧａ＋ −ｘ Ａｓ層（２４）上に５１ド一プＧａＡ
ｓ層（Ｓｉｆｉ度： ０．５〜２． ＯＸ １０” ｃ
ｍ −３）（２５）を成長させる。ここで、ＸはＭ ｘ
Ｇａ＋ −ｘ Ａｓ中のＡＩ）Ａｓの組成示す数値であ
り、略０．３である。
キシ（ＭＢＥ）技術または有機金属エピタキシ（ＯＭＶ
ＰＥ）技術により、ノンドープＧａＡｓ層（２２）を１
−の厚さまで成長きせ、該ノンドープＧａＡｓ層（２２
）上にノンドープＭ！ｘＧ ａｔ −Ｘ Ａｓ層（２３
）を０〜６０人の厚さまで成長させ、次に該ノンドープ
Ｍｌ ｘＧａ＋ −ｘ Ａｓ層（２３）上にＳｉドープ
Ｍ’ ｘＧａ＋ −ｘ Ａｓ層（Ｓｉ濃度：０．５〜２
、ＯＸ ＩＱｌｌｌｃｍ−’）（２４）を３００〜１０
００人の厚さまで成長させ、さらに該ＳｉドープＭ）
ｘＧａ＋ −ｘ Ａｓ層（２４）上に５１ド一プＧａＡ
ｓ層（Ｓｉｆｉ度： ０．５〜２． ＯＸ １０” ｃ
ｍ −３）（２５）を成長させる。ここで、ＸはＭ ｘ
Ｇａ＋ −ｘ Ａｓ中のＡＩ）Ａｓの組成示す数値であ
り、略０．３である。
その後、このようにして形成されたヘテロエピタキンヤ
ル基板上にＡｕ：Ｇｅ：Ｎｉ等からなるオーミック金属
を蒸着し、リフトオフ法によりソース電極形成部および
ドレイン電極形成部に該金属を残し、合金化を行ってオ
ーミック領域をＳｉドープＧａＡｓ層（２５）、Ｓｉド
ープＭ ｘＧａ＋ −ｘ Ａｓ層（２４）、ノンドープ
Ａｉ ｘＧ ａｔ −ｘ Ａｓ層（２３）、およびノン
ドープＧａＡｓ層（２２）内に貫通させてソース電極＜
２６＞、ドレイン電極（２７）を形成する。
ル基板上にＡｕ：Ｇｅ：Ｎｉ等からなるオーミック金属
を蒸着し、リフトオフ法によりソース電極形成部および
ドレイン電極形成部に該金属を残し、合金化を行ってオ
ーミック領域をＳｉドープＧａＡｓ層（２５）、Ｓｉド
ープＭ ｘＧａ＋ −ｘ Ａｓ層（２４）、ノンドープ
Ａｉ ｘＧ ａｔ −ｘ Ａｓ層（２３）、およびノン
ドープＧａＡｓ層（２２）内に貫通させてソース電極＜
２６＞、ドレイン電極（２７）を形成する。
前記ソース電極（２６）とドレイン電極（２７）間のＳ
ｉドープＧａＡｓ層（２５）を除去し、リセス部（２８
）を形成し、このリセス部（２８）上にゲート電極（２
９）を形成する。このゲート電極はＭまたはＸｌ−Ｐｔ
−Ａｕ等をソース電極（２６）とドレイン電極（２７）
の間にリフトオフ法により選択的に被着することにより
形成される。
ｉドープＧａＡｓ層（２５）を除去し、リセス部（２８
）を形成し、このリセス部（２８）上にゲート電極（２
９）を形成する。このゲート電極はＭまたはＸｌ−Ｐｔ
−Ａｕ等をソース電極（２６）とドレイン電極（２７）
の間にリフトオフ法により選択的に被着することにより
形成される。
上述した如き製造方法により作成されたＨＥＭＴにおい
ては、ノンドープＡＩ！ｘＧａ＋−ｘＡｓ層（２３）と
ノンドープＧａＡｓ層（２２）とのヘテロ接合界面の核
層（２２）側に２次元電子ガスチャンネル（３０）が形
成される。 ＳｉドープＭ ｘＧａ＋ −ｘ Ａｓ層〈
２４）がゲート電極〈２９）のショットキバリアΦｍ及
びノンドープＧａＡｓ層（２２）とノンドープＭｘＧａ
＋−ｘＡｓ層（２３）の電子親和力の差による伝導帯エ
ネルギー差ΔＥｃにより空乏化し、正にイオン化した不
純物はノンドープＭχＧａｒ−ｘＡｓ層（２３）とノン
ドープＧａＡｓ層（２２）とのヘテロ接合界面に負電荷
を持つ電子を誘起することにより、該２次元電子ガスチ
ャンネル（３０）が形成される。
ては、ノンドープＡＩ！ｘＧａ＋−ｘＡｓ層（２３）と
ノンドープＧａＡｓ層（２２）とのヘテロ接合界面の核
層（２２）側に２次元電子ガスチャンネル（３０）が形
成される。 ＳｉドープＭ ｘＧａ＋ −ｘ Ａｓ層〈
２４）がゲート電極〈２９）のショットキバリアΦｍ及
びノンドープＧａＡｓ層（２２）とノンドープＭｘＧａ
＋−ｘＡｓ層（２３）の電子親和力の差による伝導帯エ
ネルギー差ΔＥｃにより空乏化し、正にイオン化した不
純物はノンドープＭχＧａｒ−ｘＡｓ層（２３）とノン
ドープＧａＡｓ層（２２）とのヘテロ接合界面に負電荷
を持つ電子を誘起することにより、該２次元電子ガスチ
ャンネル（３０）が形成される。
第５図は従来のＨＥＭＴのゲート電極（２９） −Ｓｉ
ドープＡｌ２ ｘＧ ａｔ −ｘ Ａｓ層（２４）−ノ
ンドープＭｌ ｘＧａ＋ −ｘ Ａｓ層（２３）−ノン
ドープＧａＡｓ層（２２）に亘る伝導帯エネルギ図であ
る０図中Ｂ１領域はＳｉドープＡｌ） ｘＧａ＋ −ｘ
Ａｓ層（２４）に、Ｂ、領域はノンドープＭ ｘＧａ
＋ −ｘ Ａｓ層（２３）に、Ｂ、領域は２次元電子ガ
スチャンネル（３０）に、Ｂ４領域はノンドープＧａＡ
ｓ層（２２）に夫々対応しており、禁止帯幅はＢ＋及び
Ｂ、領域が略１．８０ｅＶ％Ｂ、およびＢ、領域が１．
４３ｅＶである。また、Ｂ麿領域とＢ、領域との界面す
なわちＭ ｘＧａ＋ −ｘ Ａｓ層（２３）とＧａＡｓ
層（２２ンとのヘテロ接合界面の伝導帯エネルギ差は略
０．３２ｅＶである。該ヘテロ接合界面ではＭ ｘＧ
ａｔ −ｘ Ａｓ層（２３）とＧａＡｓ層（２２）とが
いずれもノンドープであり、しかもＳｉドープＡｌ ｘ
Ｇ ａｔ −ｘ Ａｓ層（２４）のイオン化した不純物
と分離されるためイオン化不純物が極めて少なく、ソー
ス電極（２６）とドレイン電極（２７）との間に電圧を
印加すると電子はイオンによる散乱が少ないため高速で
動作する。なお、誘起される２次元電子ガスａ度ｎｓは
約５ Ｘ １０”ｃｍ−’である。
ドープＡｌ２ ｘＧ ａｔ −ｘ Ａｓ層（２４）−ノ
ンドープＭｌ ｘＧａ＋ −ｘ Ａｓ層（２３）−ノン
ドープＧａＡｓ層（２２）に亘る伝導帯エネルギ図であ
る０図中Ｂ１領域はＳｉドープＡｌ） ｘＧａ＋ −ｘ
Ａｓ層（２４）に、Ｂ、領域はノンドープＭ ｘＧａ
＋ −ｘ Ａｓ層（２３）に、Ｂ、領域は２次元電子ガ
スチャンネル（３０）に、Ｂ４領域はノンドープＧａＡ
ｓ層（２２）に夫々対応しており、禁止帯幅はＢ＋及び
Ｂ、領域が略１．８０ｅＶ％Ｂ、およびＢ、領域が１．
４３ｅＶである。また、Ｂ麿領域とＢ、領域との界面す
なわちＭ ｘＧａ＋ −ｘ Ａｓ層（２３）とＧａＡｓ
層（２２ンとのヘテロ接合界面の伝導帯エネルギ差は略
０．３２ｅＶである。該ヘテロ接合界面ではＭ ｘＧ
ａｔ −ｘ Ａｓ層（２３）とＧａＡｓ層（２２）とが
いずれもノンドープであり、しかもＳｉドープＡｌ ｘ
Ｇ ａｔ −ｘ Ａｓ層（２４）のイオン化した不純物
と分離されるためイオン化不純物が極めて少なく、ソー
ス電極（２６）とドレイン電極（２７）との間に電圧を
印加すると電子はイオンによる散乱が少ないため高速で
動作する。なお、誘起される２次元電子ガスａ度ｎｓは
約５ Ｘ １０”ｃｍ−’である。
ゲート電極（２９）の電界効果により二次元電子ガスチ
ャンネル（３０）を通過する電子を制御することにより
、第４図に示す装置はＨＥＭＴとしてトランジスタ動作
を行なう。
ャンネル（３０）を通過する電子を制御することにより
、第４図に示す装置はＨＥＭＴとしてトランジスタ動作
を行なう。
なお、ＳｉドープＭ’ ｘＧａｔ −ｘ Ａｓ層〈２４
）表面は非常に活性で、表面酸化や不純物吸着等が生じ
不安定になり易く、良好なオーミック電極形成が困難な
ので、ＳｉドープＧａＡｓ層（２５）を設けている。
）表面は非常に活性で、表面酸化や不純物吸着等が生じ
不安定になり易く、良好なオーミック電極形成が困難な
ので、ＳｉドープＧａＡｓ層（２５）を設けている。
（ハ） 発明が解決しようとする課題
−ヒ述した如き従来のＨＥＭＴにおいて、ゲート・ソー
ス間寄生容量Ｃｇｓ、ゲート・ソース間寄生抵抗Ｒｓ等
により高周波特性が劣化するという問題がある。
ス間寄生容量Ｃｇｓ、ゲート・ソース間寄生抵抗Ｒｓ等
により高周波特性が劣化するという問題がある。
前記Ｃｇｓはゲート電極（２９）下の空乏層厚さに逆比
例するためＣｇｓα１／ｄである。但し、ｄはゲート電
極（２９）下のＳｉドープＭ） ｘＧ ａｔ −ｘ Ａ
ｓ層（２４）、及びノンドープＡＱ ｘＧａｒ −ｘ
Ａｓ層（２３）の空乏層の厚さである。
例するためＣｇｓα１／ｄである。但し、ｄはゲート電
極（２９）下のＳｉドープＭ） ｘＧ ａｔ −ｘ Ａ
ｓ層（２４）、及びノンドープＡＱ ｘＧａｒ −ｘ
Ａｓ層（２３）の空乏層の厚さである。
Ｃｇｓを低減するには、ｄを厚くすればよいことがわか
る。
る。
一方、前記Ｒｓは２次元電子ガスチャンネル（３０）の
電子濃度ｎ、に逆比例し、このｎ、はＳｉドープＡｆｘ
Ｇａｌ−ｘＡｓ層（２４）の不純物濃度Ｎ、（正確には
イオン不純物化濃度Ｎ２＋）に比例するため１／Ｒｓ”
Ｎｌである。
電子濃度ｎ、に逆比例し、このｎ、はＳｉドープＡｆｘ
Ｇａｌ−ｘＡｓ層（２４）の不純物濃度Ｎ、（正確には
イオン不純物化濃度Ｎ２＋）に比例するため１／Ｒｓ”
Ｎｌである。
Ｒｓを低減するには、Ｎ２を高くすればよいことがわか
る。
る。
ＨＥ Ｍ Ｔの高周波特性はＣｇｓ、Ｒｓに大きく依存
するため、Ｃｇｓ、 Ｒｓ共に低減する必要がある。
するため、Ｃｇｓ、 Ｒｓ共に低減する必要がある。
しかしながら、Ｃｇｓを低減するため、ｄをＪ’Ｊ く
すると、Ｓｉミド−１Ｍ ｘＧ ａｔ −ｘ Ａｓ層（
２４）に中性領域が光生するので、該中性領域が発生し
ないようにＮｙ’ａ低くする必要があり、Ｒｓが高くな
る。即ち、空乏層幅Ｗと不純物濃度ＮｄとはＷ−１／ん
なる関係があるため、Ｓｉミド−１Ｍ ｘＧａｒ −ｘ
Ａｓｌ！１（２４）の不純物濃度Ｎ８を低くして、ｄ
を大きくした場合、Ｒｓが高くなる。
すると、Ｓｉミド−１Ｍ ｘＧ ａｔ −ｘ Ａｓ層（
２４）に中性領域が光生するので、該中性領域が発生し
ないようにＮｙ’ａ低くする必要があり、Ｒｓが高くな
る。即ち、空乏層幅Ｗと不純物濃度ＮｄとはＷ−１／ん
なる関係があるため、Ｓｉミド−１Ｍ ｘＧａｒ −ｘ
Ａｓｌ！１（２４）の不純物濃度Ｎ８を低くして、ｄ
を大きくした場合、Ｒｓが高くなる。
そこで、Ｒｓも低減するため、Ｎ、を高くしたまま、ｄ
を厚くすると、ＳｉドープＭ ｘＧａｒ −ｘ Ａｓ層
（２４）が厚くなり、該ＳｉドープＡｉ’ ｘＧａｒ
−ｘ Ａｓ層（２４）中に中性領域ができ、電子チャン
ネルが発生する。ＳｉドープＡ２ｘＧａ＋−ｘＡｓＪｌ
（２４）中の電子移動度は小さく、ＨＥＭＴの高速性の
妨げとなる。さらに、Ｎｌを高くすると、ゲート電極（
２９）のショットキ接合の耐圧が小きくなり、ゲートリ
ークが発生しゃすくＨＥＭＴ動作が阻害される。
を厚くすると、ＳｉドープＭ ｘＧａｒ −ｘ Ａｓ層
（２４）が厚くなり、該ＳｉドープＡｉ’ ｘＧａｒ
−ｘ Ａｓ層（２４）中に中性領域ができ、電子チャン
ネルが発生する。ＳｉドープＡ２ｘＧａ＋−ｘＡｓＪｌ
（２４）中の電子移動度は小さく、ＨＥＭＴの高速性の
妨げとなる。さらに、Ｎｌを高くすると、ゲート電極（
２９）のショットキ接合の耐圧が小きくなり、ゲートリ
ークが発生しゃすくＨＥＭＴ動作が阻害される。
また、Ｒ５４ｒ１減化を妨げる他の要因として、Ｓ１ド
ープＡＲＸＧ ａｔ −ｘ Ａｓ層（２４）の組成Ｘに
起因する問題がある８ｇを大きくすると、ドナーレベル
が深くなり（例えば、ＪＡｔＡＮｍｓｔ ＪＯＵＲＮＡ
Ｌ ＯＦ Ａｖｐｔ＋ｗｔ＋ ＲＩｌｔｓ＋ｃｓ ＶＯ
Ｌ、２１ Ｎｏ８．ＡｕａＵｓＴ、１９８２ ｐｐ、Ｌ
４７６−Ｌ４７８’ ５ｉａｎｄ Ｓｎ Ｄｏｐｉ
ｎｇ ｉｎ Ａｌ！ｘＧａ＋−ｘＡｓ Ｇｒｏｗ
ｎ ｂｙ ＭＢＥＪ 参照、）、イオン化不純物
濃度が減少し、Ｒｓの増加を招来する。
ープＡＲＸＧ ａｔ −ｘ Ａｓ層（２４）の組成Ｘに
起因する問題がある８ｇを大きくすると、ドナーレベル
が深くなり（例えば、ＪＡｔＡＮｍｓｔ ＪＯＵＲＮＡ
Ｌ ＯＦ Ａｖｐｔ＋ｗｔ＋ ＲＩｌｔｓ＋ｃｓ ＶＯ
Ｌ、２１ Ｎｏ８．ＡｕａＵｓＴ、１９８２ ｐｐ、Ｌ
４７６−Ｌ４７８’ ５ｉａｎｄ Ｓｎ Ｄｏｐｉ
ｎｇ ｉｎ Ａｌ！ｘＧａ＋−ｘＡｓ Ｇｒｏｗ
ｎ ｂｙ ＭＢＥＪ 参照、）、イオン化不純物
濃度が減少し、Ｒｓの増加を招来する。
ソース電極（２９）あるいはドレイン電極（２７）下の
５１ド一プＧａＡｓ層（２５）とＳｉドープＭｘＧａ＋
−ｘＡｓ層（２４）はヘテロ接合であり、△Ｅｃ〜０．
３ｅＶのバリアが存在することになり、バリア抵抗のた
め、Ｒ５は増加し易い、ドナーレベルに関しては、Ｓｉ
ドープＡｌ！ＸＧａ＋−ｘＡｓ層（２４）のノンドープ
Ｍｌ ｘＧａｒ −ｘ Ａｓ層（２４）側のＸを〜０．
２２とすることにより解決を図り、また、バリア抵抗低
減に関しては、ＳｉドープＡｌ！ ｘＧａｒ −ｘ Ａ
ｓ層（２４）のＸを途中から徐々に減少させ、Ｓｉドー
プＧａＡｓ層（２５）界面でＸを〜０とすることでバリ
ア抵抗を消失させる方法が知られている。しかしながら
、低いＸ及び、グレーティラドＳ１ドープＡｔ）ｘＧａ
ｒ−ｘＡｓ層（２４）により、ある０度、Ｒｓの増加を
抑えることができるが完全なものではない。
５１ド一プＧａＡｓ層（２５）とＳｉドープＭｘＧａ＋
−ｘＡｓ層（２４）はヘテロ接合であり、△Ｅｃ〜０．
３ｅＶのバリアが存在することになり、バリア抵抗のた
め、Ｒ５は増加し易い、ドナーレベルに関しては、Ｓｉ
ドープＡｌ！ＸＧａ＋−ｘＡｓ層（２４）のノンドープ
Ｍｌ ｘＧａｒ −ｘ Ａｓ層（２４）側のＸを〜０．
２２とすることにより解決を図り、また、バリア抵抗低
減に関しては、ＳｉドープＡｌ！ ｘＧａｒ −ｘ Ａ
ｓ層（２４）のＸを途中から徐々に減少させ、Ｓｉドー
プＧａＡｓ層（２５）界面でＸを〜０とすることでバリ
ア抵抗を消失させる方法が知られている。しかしながら
、低いＸ及び、グレーティラドＳ１ドープＡｔ）ｘＧａ
ｒ−ｘＡｓ層（２４）により、ある０度、Ｒｓの増加を
抑えることができるが完全なものではない。
本発明はＣｇｓ及びＲｓの相方を低減したヘテロ接合電
界効果トランジスタを提供しようとするものである。
界効果トランジスタを提供しようとするものである。
（ニ） 課題を解決するための手段
本発明は、半絶縁性結晶基板と、この半絶縁性結晶基板
上に設けられたノンドープ半導体チャンネル層と、この
ノンドープ半導体チャンネル層上に設けられた電子供給
層と、この電子供給層上に設けらえたコンタクト層と、
このコンタクト石上に設けられた入力電極及び出力電極
と、前記入力電極と前記出力電極の間に設けられた制御
電極と、を備えて成るヘテロ接合電界効果トランジスタ
において、前記電子供給層の不純物濃度は前記ノンドー
プ半導体チャンネル層側よりも前記コンタクト層側の方
が小さいことを特徴とするヘテロ接合電界効果トランジ
スタである。
上に設けられたノンドープ半導体チャンネル層と、この
ノンドープ半導体チャンネル層上に設けられた電子供給
層と、この電子供給層上に設けらえたコンタクト層と、
このコンタクト石上に設けられた入力電極及び出力電極
と、前記入力電極と前記出力電極の間に設けられた制御
電極と、を備えて成るヘテロ接合電界効果トランジスタ
において、前記電子供給層の不純物濃度は前記ノンドー
プ半導体チャンネル層側よりも前記コンタクト層側の方
が小さいことを特徴とするヘテロ接合電界効果トランジ
スタである。
（ホ） 作用
２次元電子ガスチャンネルの濃度ｎ、はヘテロ接合界面
での電界強度をＦｉ、、電子供給層の誘電率をε、とす
ると、ｎ、讃Ｆｉ、ε１／ｑとなり、Ｆｉ、はヘテロ接
合界面近傍の不純物濃度Ｎ、に依存するため、濃度ｎｇ
を高めるにはヘテロ接合界面近傍の不純物濃度Ｎ、を高
めればよい、従って、電子供給層ノ２次元電子ガスチャ
ンネル側を高不純物濃度とし、オーミック電極側を低不
純物濃度とすることにより、ｎｌ（Ｎｄを高くでき、し
かも、全体としての電子供給層の厚さを厚くできるので
、中性領域の発生はなく、しかも、高いＮ５（Ｎｌ）は
Ｒｓの低減に寄与する。
での電界強度をＦｉ、、電子供給層の誘電率をε、とす
ると、ｎ、讃Ｆｉ、ε１／ｑとなり、Ｆｉ、はヘテロ接
合界面近傍の不純物濃度Ｎ、に依存するため、濃度ｎｇ
を高めるにはヘテロ接合界面近傍の不純物濃度Ｎ、を高
めればよい、従って、電子供給層ノ２次元電子ガスチャ
ンネル側を高不純物濃度とし、オーミック電極側を低不
純物濃度とすることにより、ｎｌ（Ｎｄを高くでき、し
かも、全体としての電子供給層の厚さを厚くできるので
、中性領域の発生はなく、しかも、高いＮ５（Ｎｌ）は
Ｒｓの低減に寄与する。
また、コンタクト層の電子供給層側を低濃度にすること
で、ゲート耐圧の劣化を防止し、ゲートリークを減少す
ることができる。
で、ゲート耐圧の劣化を防止し、ゲートリークを減少す
ることができる。
（へ） 実施例
本発明を種々の実施例を用い、以下に説明する。
（実施例１）
第１図は本発明に係るヘテロ接合を用いたＨＥＭＴの模
式的断面構造図であり、同図により以下にその製造方法
を説明する。
式的断面構造図であり、同図により以下にその製造方法
を説明する。
まず、半絶縁性ＧａＡｓ基板（半絶縁性結晶基板）（１
）上に分子線エピタキシ（ＭＢＥ＞技術によりノンドー
プＧａＡｓ層（ノンドープ半導体チャンネル層）（２）
を１−の厚さまで成長させ、さらに該ノンドープＧａＡ
ｓ層（２）上にノンドープＭ ｘＧ ａｔ −ｘ Ａｓ
層（３）を２０人の厚さまで成長させる。このノンドー
プＭ ｘＧ ａｔ −ｘ Ａｓ層（３）とノンドープＧ
ａＡｓ層（２）とのヘテロ接合界面の鏡層（２）側に２
次元電子チャンネル（１２）が形成される。
）上に分子線エピタキシ（ＭＢＥ＞技術によりノンドー
プＧａＡｓ層（ノンドープ半導体チャンネル層）（２）
を１−の厚さまで成長させ、さらに該ノンドープＧａＡ
ｓ層（２）上にノンドープＭ ｘＧ ａｔ −ｘ Ａｓ
層（３）を２０人の厚さまで成長させる。このノンドー
プＭ ｘＧ ａｔ −ｘ Ａｓ層（３）とノンドープＧ
ａＡｓ層（２）とのヘテロ接合界面の鏡層（２）側に２
次元電子チャンネル（１２）が形成される。
ノンドープＭ ｘＧａ＋ −ｘ Ａｓ層（３）上にＭＢ
Ｅ技術により、ＳｉドープＭｌ ｘＧａ＋ −ｘ Ａｓ
層（４）を１２０人の厚きまで成長させる。ここで、Ｓ
ｉ濃度は２ Ｘ ＩＱ”ｃｍ−’である。また、ＸはＭ
ｘＧａｔ−ｘＡｓ層の中のＡｔ）Ａｓの組成を示す数値
であり、０．２２である。
Ｅ技術により、ＳｉドープＭｌ ｘＧａ＋ −ｘ Ａｓ
層（４）を１２０人の厚きまで成長させる。ここで、Ｓ
ｉ濃度は２ Ｘ ＩＱ”ｃｍ−’である。また、ＸはＭ
ｘＧａｔ−ｘＡｓ層の中のＡｔ）Ａｓの組成を示す数値
であり、０．２２である。
次に、ＳｉドープＡ１’ｘＧａ＋−ｘＡｓ層（４）上に
ＭＢＥ技術により、ＳｉドープＡｌｘＧａ＋−ｘＡｓ層
（５）を３００人の厚さまで成長させる。ここで、５１
濃度は表面にいくに従い、２Ｘ１０鳳＠ｃ１１１−’か
ら５ Ｘ ＩＱ”ａｎ−”まで徐々に低下させ、Ｘを０
．２２から０まで徐々に低下させている。このＳｉドー
プＡＩ２ ｘＧａ＋−ｎＡｓ層（４）（５）で電子供給
層が形成される。
ＭＢＥ技術により、ＳｉドープＡｌｘＧａ＋−ｘＡｓ層
（５）を３００人の厚さまで成長させる。ここで、５１
濃度は表面にいくに従い、２Ｘ１０鳳＠ｃ１１１−’か
ら５ Ｘ ＩＱ”ａｎ−”まで徐々に低下させ、Ｘを０
．２２から０まで徐々に低下させている。このＳｉドー
プＡＩ２ ｘＧａ＋−ｎＡｓ層（４）（５）で電子供給
層が形成される。
ＳｉドープＭ） ｘＧ ａｔ −ｘ Ａｓ層（５〉上に
ＭＢＥ技術により、ＳｉドープＧａＡｓ層（６）を２０
０人の厚さまで成長させる。ここで、Ｓｉ濃度は最初一
定で、その後、表面にいくに従い、 ５ Ｘ １０１１
０ｌ７”から２．５Ｘ １０ ”作りまで徐々に増加き
せている。続いて、５１ド一プＧａＡｓ層（６）上にＭ
ＢＥ技術によりＳｉドープＧａＡｓ層（７）を３００人
の厚さまで成長させる。ここでＳｉ濃度は２，５Ｘ Ｉ
Ｑ”ｃｍ−’一定である。このＳｉドープＧａＡｓ層（
６）（７）でコンタクト層が形成される。
ＭＢＥ技術により、ＳｉドープＧａＡｓ層（６）を２０
０人の厚さまで成長させる。ここで、Ｓｉ濃度は最初一
定で、その後、表面にいくに従い、 ５ Ｘ １０１１
０ｌ７”から２．５Ｘ １０ ”作りまで徐々に増加き
せている。続いて、５１ド一プＧａＡｓ層（６）上にＭ
ＢＥ技術によりＳｉドープＧａＡｓ層（７）を３００人
の厚さまで成長させる。ここでＳｉ濃度は２，５Ｘ Ｉ
Ｑ”ｃｍ−’一定である。このＳｉドープＧａＡｓ層（
６）（７）でコンタクト層が形成される。
その後、このようにして形成されたヘテロエピタキシャ
ル基板上にＡｕ−Ｇｅ−Ｎ１等からなるオーミンク金属
を蒸着し、リフトオフ法によりソース電極形成部及びド
レイン電極形成部に該金属を残し、合金化処理を行なっ
てオーミック領域をＳｉドープＧａＡｓ層（６）（７”
）、ＳｉドープＮ１ｘＧａＩ−ｘＡｓ層（４）（５）内
に貫通させてソース電極（８）、ドレイン電極（９）を
形成する。
ル基板上にＡｕ−Ｇｅ−Ｎ１等からなるオーミンク金属
を蒸着し、リフトオフ法によりソース電極形成部及びド
レイン電極形成部に該金属を残し、合金化処理を行なっ
てオーミック領域をＳｉドープＧａＡｓ層（６）（７”
）、ＳｉドープＮ１ｘＧａＩ−ｘＡｓ層（４）（５）内
に貫通させてソース電極（８）、ドレイン電極（９）を
形成する。
前記ソース電極（８）とドレイン電極（９）間のＳｉド
ープＧａＡｓ層（６）（７）を除去し、リセス部（１０
）を形成する。このリセス部（１０）の深ξは、Ｓｉド
ープＧａＡｓ層（６）の低濃度部が露出するように決定
される。前記リセス部（ｌＯ）上にゲート電極（制御電
極）（１１）を形成する。このゲート電極（１１）はＭ
または１ｉ−Ｐｔ−Ａｕ等をソース電極（８〉とドレイ
ン電極（９）の間にリフトオフ法により選択的に被着す
ることにより形成される。
ープＧａＡｓ層（６）（７）を除去し、リセス部（１０
）を形成する。このリセス部（１０）の深ξは、Ｓｉド
ープＧａＡｓ層（６）の低濃度部が露出するように決定
される。前記リセス部（ｌＯ）上にゲート電極（制御電
極）（１１）を形成する。このゲート電極（１１）はＭ
または１ｉ−Ｐｔ−Ａｕ等をソース電極（８〉とドレイ
ン電極（９）の間にリフトオフ法により選択的に被着す
ることにより形成される。
第２図は、ＳｉドープＧａＡｓ層（７）−５ｉド一プＧ
ａＡｓ層（６）−５ｉド一プＭ ｘＧ ａｔ −ｘ Ａ
ｓ層（５）−ｓｔドープＭｘＧａ＋ −ｘ Ａｓ層（４
）に亘るＳｉ濃度及び、ＳｉドープＭｌｘＧａｔ−ｘＡ
ｓ層（５）−５ｉド一プＭ ｘＧａｌ−ｘ Ａｓ層（４
）−ノンドープＭ ｘＧａｔ −ｘ ＡｓＪＩ （３）
に亘る組成Ｘの分布図である１図中Ａ、領域はＳｉドー
プＧａＡｓＪ！！ （７）に、Ａ、領域はＳｉドープＧ
ａＡｓ層（６）に、ｈｓＭ域はＳｉドープＭｘＧａ＋
−ｘ Ａｓ１ｌ （５）に、Ａ４領域はＳｉドープＡＩ
ｘＧ ａｔ −ｘ Ａｓ層（４月二、Ａ、領域はノンド
ープＡｉ ｘＧａｔ −ｘ Ａｓｊｌ （３）に対応し
ている。
ａＡｓ層（６）−５ｉド一プＭ ｘＧ ａｔ −ｘ Ａ
ｓ層（５）−ｓｔドープＭｘＧａ＋ −ｘ Ａｓ層（４
）に亘るＳｉ濃度及び、ＳｉドープＭｌｘＧａｔ−ｘＡ
ｓ層（５）−５ｉド一プＭ ｘＧａｌ−ｘ Ａｓ層（４
）−ノンドープＭ ｘＧａｔ −ｘ ＡｓＪＩ （３）
に亘る組成Ｘの分布図である１図中Ａ、領域はＳｉドー
プＧａＡｓＪ！！ （７）に、Ａ、領域はＳｉドープＧ
ａＡｓ層（６）に、ｈｓＭ域はＳｉドープＭｘＧａ＋
−ｘ Ａｓ１ｌ （５）に、Ａ４領域はＳｉドープＡＩ
ｘＧ ａｔ −ｘ Ａｓ層（４月二、Ａ、領域はノンド
ープＡｉ ｘＧａｔ −ｘ Ａｓｊｌ （３）に対応し
ている。
第３図は作製したＨＥＭＴのゲート電極（１１）−５ｉ
ド一プＧａＡｓ層（７） −５ｉドープＡ１！ ｘＧａ
ｔ −ｘ Ａｓ層（５）−５ｉド一プＭｘＧａ＋ −ｘ
Ａｓ層（４）−ノンドープＡＩ’ｘＧａ＋−ｘＡｓ層
（３）−ノンドープＧａＡｓ層（２）に亘る伝導帯エネ
ルギ図である。
ド一プＧａＡｓ層（７） −５ｉドープＡ１！ ｘＧａ
ｔ −ｘ Ａｓ層（５）−５ｉド一プＭｘＧａ＋ −ｘ
Ａｓ層（４）−ノンドープＡＩ’ｘＧａ＋−ｘＡｓ層
（３）−ノンドープＧａＡｓ層（２）に亘る伝導帯エネ
ルギ図である。
図中、領域Ａｔ””Ａｓは前述と同様にＳｉドープＧａ
Ａｓ層（７）〜ノンドープＭ ｘＧ ａｔ −ｘ Ａｓ
層（３）に対応し、また、領域Ａ、はゲート電極（１１
）に、領域Ａ、は２次元電子ガスチャンネル（１２）に
、領域Ａ、はノンドープＧａＡｓ層〈２）に対応する。
Ａｓ層（７）〜ノンドープＭ ｘＧ ａｔ −ｘ Ａｓ
層（３）に対応し、また、領域Ａ、はゲート電極（１１
）に、領域Ａ、は２次元電子ガスチャンネル（１２）に
、領域Ａ、はノンドープＧａＡｓ層〈２）に対応する。
上述の構造のＨＭＥＴでは、Ｓｉミド−１ｘＧａｔ −
ｘＡｓ層（４）のＳｉ濃度が２ ｘｌＯ”ｃｍ−’ト高
濃Ｊｆｆｉテアルので、ｎｓを充分に高くでき、しかも
、ｓｉドープＭ’ ｘＧａｔ −ｘ Ａｓ層（５）の５
ｉｆｉ度が２ Ｘ １０’ ”ｃｍ−’から５ＸＩＯ”
ｃＴＩ＋−３に徐々に低められているので、電子供給層
全体の厚さを厚くできる。
ｘＡｓ層（４）のＳｉ濃度が２ ｘｌＯ”ｃｍ−’ト高
濃Ｊｆｆｉテアルので、ｎｓを充分に高くでき、しかも
、ｓｉドープＭ’ ｘＧａｔ −ｘ Ａｓ層（５）の５
ｉｆｉ度が２ Ｘ １０’ ”ｃｍ−’から５ＸＩＯ”
ｃＴＩ＋−３に徐々に低められているので、電子供給層
全体の厚さを厚くできる。
また、ＳｉドープＧａＡｓ層（６）とＳｉドープＭｘＧ
ａ＋−ｘＡｓ層（５）の界面でＳｉミド−１Ｍ ｘＧａ
ｔ −ｘ Ａｓ層（５）のＸはＯなので、界面の不連続
性はない。
ａ＋−ｘＡｓ層（５）の界面でＳｉミド−１Ｍ ｘＧａ
ｔ −ｘ Ａｓ層（５）のＸはＯなので、界面の不連続
性はない。
本実施例の）（ＥＭＴのＣｇｓは〜０．６ｐＦ、 Ｒｓ
は〜２Ωであり、従来の構造（第４図）で、Ｓｉドープ
Ａ１１ｘＧａ＋ −ｘＡｓＪＩ５ （２４）のＸを０．
２２、Ｓｉａ度を２×１０”ＣｌＴｌ−”とした場合の
Ｃｇｓ 〜１． ＯｐＦ、 Ｒｓ 〜２．４Ωに比べ、
大幅に低減している。
は〜２Ωであり、従来の構造（第４図）で、Ｓｉドープ
Ａ１１ｘＧａ＋ −ｘＡｓＪＩ５ （２４）のＸを０．
２２、Ｓｉａ度を２×１０”ＣｌＴｌ−”とした場合の
Ｃｇｓ 〜１． ＯｐＦ、 Ｒｓ 〜２．４Ωに比べ、
大幅に低減している。
高周波特性では最小ｉｆ指数ＮＦｍ１ｎが従来の１．２
ｄＢに対し、本実施例では０．８ｄＢとなり、大きく改
善できた。
ｄＢに対し、本実施例では０．８ｄＢとなり、大きく改
善できた。
（実施例２）
Ｓｉミド−１ｘＧａｔ −ｘ Ａｓ層（５）の５ｌ濃度
を５Ｘ１０１７Ｃ’！１１−”一定とし、厚さを３５０
人とした以外は実施例１と同じＨＥＭＴを作製した。こ
のＨＥＭＴのＣｇｓは〜０．５８ｐＦ％Ｒｓは〜２．３
Ω、ＮＦｍ１ｎは〜０．９ｄＢであった。
を５Ｘ１０１７Ｃ’！１１−”一定とし、厚さを３５０
人とした以外は実施例１と同じＨＥＭＴを作製した。こ
のＨＥＭＴのＣｇｓは〜０．５８ｐＦ％Ｒｓは〜２．３
Ω、ＮＦｍ１ｎは〜０．９ｄＢであった。
（実施例３）
ＳｉドープＧａＡｓＪ！ｌ （６）のＳｉ濃度をＩ Ｘ
１０”ｃｍ−’とした以外は実施例１と同じＨＥＭＴ
を作製した。
１０”ｃｍ−’とした以外は実施例１と同じＨＥＭＴ
を作製した。
このＨＥＭＴのＣｇｓは〜０．６ｐＦ、Ｒｓは〜２Ω、
ＮＦａ＋ｉｎは〜１．ＯｄＢであった。
ＮＦａ＋ｉｎは〜１．ＯｄＢであった。
上述の各実施例では各層の成長にはＭＢＥ法を用いたが
、急峻なヘテロ接合界面を形成できる方法、例えば有機
金属エピタキシ（ＯＭＶＰＥ）技術等を用いることがで
きる。
、急峻なヘテロ接合界面を形成できる方法、例えば有機
金属エピタキシ（ＯＭＶＰＥ）技術等を用いることがで
きる。
また、本発明はＩｎＧａＡｓ（ａＡｉ Ａｓヘテロ接合
、ＩｎＰ−ＩｎＧａＡｓ接合等に適用できることは明ら
かであるし、２次元電子ガスのみならず２次元ホールガ
スを用いたヘテロ接合電界効果トランジスタに適用でき
ることも明らかである。
、ＩｎＰ−ＩｎＧａＡｓ接合等に適用できることは明ら
かであるし、２次元電子ガスのみならず２次元ホールガ
スを用いたヘテロ接合電界効果トランジスタに適用でき
ることも明らかである。
（ト） 発明の効果
本発明は以上の説明から明らかな如く、電子供給１の不
純物濃度をノンドープ半導体チャンネル層側よりもコン
タクト層側の方を小さくしているので、電子供給層の厚
さを十分厚く、しかも、ｎ。
純物濃度をノンドープ半導体チャンネル層側よりもコン
タクト層側の方を小さくしているので、電子供給層の厚
さを十分厚く、しかも、ｎ。
（Ｎ、）を高くすることができ、Ｃｇｓ、 Ｒｓの低減
に寄与するところ大である。
に寄与するところ大である。
第１図は、本発明に係るヘテロ接合ＦＥＴの模式的断面
図、第２図は、本発明に係るヘテロ接合ＦＥＴの伝導帯
エネルギ図、第３図は本発明に係る・“・テロ接合ＦＥ
ＴのＭ組成Ｘと不純物濃度ＮＤの分布図、第４図は従来
のヘテロ接合ＦＥＴの模式的断面図、第５図は従来のヘ
テロ接合ＦＥＴの伝導帯エネルギ図である。 （１）・・・半絶縁性ＧａＡｓ基板（半絶縁性結晶基板
）、（２）・・・ノンドープＧａＡｓ層（ノンドープ半
導体チャンネル層）、（３）・・・ノンドープＭ’ ｘ
Ｇａｔ −ｘ Ａｓ層、（４）（５）−５ｉドープＡＲ
ｘＧａｔ −ｘ Ａｓ層（電子供給ｍ＞、（６）（７＞
−５ｉド一プＧａＡｓ層（コンタクト層）、（８）・・
・ソース電極（入力電極）、（９）・・・ドレインを極
（出力電極）、（１０）・・・リセス部、（１１）・・
・ゲート’Ｈ極（制御電極）。
図、第２図は、本発明に係るヘテロ接合ＦＥＴの伝導帯
エネルギ図、第３図は本発明に係る・“・テロ接合ＦＥ
ＴのＭ組成Ｘと不純物濃度ＮＤの分布図、第４図は従来
のヘテロ接合ＦＥＴの模式的断面図、第５図は従来のヘ
テロ接合ＦＥＴの伝導帯エネルギ図である。 （１）・・・半絶縁性ＧａＡｓ基板（半絶縁性結晶基板
）、（２）・・・ノンドープＧａＡｓ層（ノンドープ半
導体チャンネル層）、（３）・・・ノンドープＭ’ ｘ
Ｇａｔ −ｘ Ａｓ層、（４）（５）−５ｉドープＡＲ
ｘＧａｔ −ｘ Ａｓ層（電子供給ｍ＞、（６）（７＞
−５ｉド一プＧａＡｓ層（コンタクト層）、（８）・・
・ソース電極（入力電極）、（９）・・・ドレインを極
（出力電極）、（１０）・・・リセス部、（１１）・・
・ゲート’Ｈ極（制御電極）。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性結晶基板と、この半絶縁性結晶基板上に設
けられたノンドープ半導体チャンネル層と、このノンド
ープ半導体チャンネル層上に設けられた電子供給層と、
この電子供給層上に設けらえたコンタクト層と、このコ
ンタクト層上に設けられた入力電極及び出力電極と、前
記入力電極と前記出力電極の間に設けられた制御電極と
、を備えて成るヘテロ接合電界効果トランジスタにおい
て、 前記電子供給層の不純物濃度は前記ノンドープ半導体チ
ャンネル層側よりも前記コンタクト層側の方が小さいこ
とを特徴とするヘテロ接合電界効果トランジスタ。 ２、前記電子供給層の禁止帯幅は前記ノンドープ半導体
チャンネル層側よりも前記コンタクト層側の方が小さい
ことを特徴とする請求項１記載のヘテロ接合電界効果ト
ランジスタ。 ３、前記電子供給層は２層で形成され、前記ノンドープ
半導体チャンネル層側の層の禁止帯幅及び不純物濃度は
一定で、かつ前記コンタクト層側の層の禁止帯幅及び不
純物濃度は前記コンタクト層に近づくに従い小さくなる
ことを特徴とする請求項２記載のヘテロ接合電界効果ト
ランジスタ。 ４、前記コンタクト層は２層で形成され、前記電子供給
層側の層の不純物濃度は前記入力電極及び出力電極に近
づくに従い高くなり、前記入力電極及び出力電極側の層
の不純物濃度は一定であることを特徴とする請求項１記
載のヘテロ接合電界効果トランジスタ。 ５、前記コンタクト層側の層の禁止帯幅及び不純物濃度
が一定であることを特徴とする請求項３記載のヘテロ接
合電界効果トランジスタ。 ６、前記電子供給層側の層の不純物濃度が一定であるこ
とを特徴とする請求項４の記載のヘテロ接合電界効果ト
ランジスタ。 ７、前記制御電極は前記コンタクト層内に形成されたリ
セス部上に形成されていることを特徴とする請求項１記
載のヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2458188A JPH01199475A (ja) | 1988-02-03 | 1988-02-03 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2458188A JPH01199475A (ja) | 1988-02-03 | 1988-02-03 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199475A true JPH01199475A (ja) | 1989-08-10 |
Family
ID=12142129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2458188A Pending JPH01199475A (ja) | 1988-02-03 | 1988-02-03 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
| JPS59124771A (ja) * | 1982-12-30 | 1984-07-18 | Fujitsu Ltd | 化合物半導体装置 |
| JPS60254671A (ja) * | 1984-05-31 | 1985-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61156889A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
-
1988
- 1988-02-03 JP JP2458188A patent/JPH01199475A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
| JPS59124771A (ja) * | 1982-12-30 | 1984-07-18 | Fujitsu Ltd | 化合物半導体装置 |
| JPS60254671A (ja) * | 1984-05-31 | 1985-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61156889A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
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