JP3107002B2 - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JP3107002B2 JP3107002B2 JP09185196A JP18519697A JP3107002B2 JP 3107002 B2 JP3107002 B2 JP 3107002B2 JP 09185196 A JP09185196 A JP 09185196A JP 18519697 A JP18519697 A JP 18519697A JP 3107002 B2 JP3107002 B2 JP 3107002B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩｎＧａＡｓをキ
ャップ層として有することができるリセス型化合物半導
体電界効果トランジスタの高耐圧化を目的としたリセス
構造に関する。
ャップ層として有することができるリセス型化合物半導
体電界効果トランジスタの高耐圧化を目的としたリセス
構造に関する。
【０００２】
【従来の技術】リセス構造を有する電界効果トランジス
タの場合、保護膜形成やＦＥＴ動作することにより表面
に電子がトラップされ、電界集中部分がゲートのドレイ
ン端から、急峻な角度を有するドレイン側のリセス端に
移動する。電界効果トランジスタにおいて、ゲート・ド
レイン間逆耐圧特性を決定する要因の一つに電界集中部
分からのアバランシェやトンネル電流が考えられる。従
って、上記の場合、逆耐圧値はリセス端、すなわちリセ
ス形状によって制限されることになる。
タの場合、保護膜形成やＦＥＴ動作することにより表面
に電子がトラップされ、電界集中部分がゲートのドレイ
ン端から、急峻な角度を有するドレイン側のリセス端に
移動する。電界効果トランジスタにおいて、ゲート・ド
レイン間逆耐圧特性を決定する要因の一つに電界集中部
分からのアバランシェやトンネル電流が考えられる。従
って、上記の場合、逆耐圧値はリセス端、すなわちリセ
ス形状によって制限されることになる。
【０００３】第９図にＧａＡｓキャップ層を有する従来
の代表的なヘテロ接合ＦＥＴの模式的構造を示す。図に
おいて、半絶縁性のＧａＡｓ基板９１上に、アンドープ
ＧａＡｓバッファ層９２、アンドープＡｌ0.3Ｇａ0.7Ａ
ｓヘテロバッファ層９３、アンドープＧａＡｓ電子走行
層９４、不純物ドープＡｌ0.3Ｇａ0.7電子供給層９５、
不純物ドープＧａＡｓコンタクト抵抗低減用キャップ層
９６が、エピタキシャル成長法により、順次積層されて
いる。そして、該不純物ドープＧａＡｓコンタクト抵抗
低減用キャップ層９６をリセスエッチングにより削り、
該不純物ドープＡｌ0.3Ｇａ0.7電子供給層９５の表面上
にゲート電極９７が形成され、該キャップ層９６上にソ
ースおよびドレイン電極９８、９９がそれぞれ設けられ
ている。第９図に示す従来構造のＦＥＴに電圧を印加し
た場合の電位分布を第１０図（ａ）に、その時の耐圧特
性を第１０図（ｂ）示す。一般にＦＥＴ動作をしている
場合、保護膜形成時やＦＥＴ動作のため表面に電子がト
ラップされる等の理由により、電界集中部分はゲートの
ドレイン端よりもドレイン側に移動することは知られて
いる。
の代表的なヘテロ接合ＦＥＴの模式的構造を示す。図に
おいて、半絶縁性のＧａＡｓ基板９１上に、アンドープ
ＧａＡｓバッファ層９２、アンドープＡｌ0.3Ｇａ0.7Ａ
ｓヘテロバッファ層９３、アンドープＧａＡｓ電子走行
層９４、不純物ドープＡｌ0.3Ｇａ0.7電子供給層９５、
不純物ドープＧａＡｓコンタクト抵抗低減用キャップ層
９６が、エピタキシャル成長法により、順次積層されて
いる。そして、該不純物ドープＧａＡｓコンタクト抵抗
低減用キャップ層９６をリセスエッチングにより削り、
該不純物ドープＡｌ0.3Ｇａ0.7電子供給層９５の表面上
にゲート電極９７が形成され、該キャップ層９６上にソ
ースおよびドレイン電極９８、９９がそれぞれ設けられ
ている。第９図に示す従来構造のＦＥＴに電圧を印加し
た場合の電位分布を第１０図（ａ）に、その時の耐圧特
性を第１０図（ｂ）示す。一般にＦＥＴ動作をしている
場合、保護膜形成時やＦＥＴ動作のため表面に電子がト
ラップされる等の理由により、電界集中部分はゲートの
ドレイン端よりもドレイン側に移動することは知られて
いる。
【０００４】１０図（ａ）に示すように、ドレイン側へ
移動した電位分布は、ゲート電極が配される不純物ドー
プＡｌ0.3Ｇａ0.7Ａｓ電子供給層９５の表面と、不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層９６の
側面から形成される鈍角または鋭角の角度を有するドレ
イン側のリセス端で集中する。従って、電位分布が大き
な決定要因となっている逆方向耐圧値はドレイン側のリ
セス端で決定する。
移動した電位分布は、ゲート電極が配される不純物ドー
プＡｌ0.3Ｇａ0.7Ａｓ電子供給層９５の表面と、不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層９６の
側面から形成される鈍角または鋭角の角度を有するドレ
イン側のリセス端で集中する。従って、電位分布が大き
な決定要因となっている逆方向耐圧値はドレイン側のリ
セス端で決定する。
【０００５】
【発明が解決しようとする課題】ところで、第９、１０
図に示すＦＥＴにおいては、ドレイン側のリセス端が鋭
角または鈍角の形状を有しているため、ドレイン側に移
動する電界分布がこの角度を有するリセス端で集中して
しまう。従って、このリセス端に於いてアバランシェ降
伏が発生して、逆方向耐圧値を決定してしまう。すなわ
ちコンタクト抵抗低減用キャップ層の側面とゲート電極
接触する半導体面から形成される角度を有するドレイン
側のリセス端で耐圧特性を制限してしまうという問題が
あった。
図に示すＦＥＴにおいては、ドレイン側のリセス端が鋭
角または鈍角の形状を有しているため、ドレイン側に移
動する電界分布がこの角度を有するリセス端で集中して
しまう。従って、このリセス端に於いてアバランシェ降
伏が発生して、逆方向耐圧値を決定してしまう。すなわ
ちコンタクト抵抗低減用キャップ層の側面とゲート電極
接触する半導体面から形成される角度を有するドレイン
側のリセス端で耐圧特性を制限してしまうという問題が
あった。
【０００６】本発明は、上記問題点を解決するために、
リセス形状を曲線状にして角度をなくすことにより、リ
セス端形状を原因とする電界集中の緩和、即ちアバラン
シェ降伏を抑制して、耐圧特性の向上を目的とする。
リセス形状を曲線状にして角度をなくすことにより、リ
セス端形状を原因とする電界集中の緩和、即ちアバラン
シェ降伏を抑制して、耐圧特性の向上を目的とする。
【０００７】
【課題を解決するための手段】本発明における電界効果
トランジスタ及びその製造法は下記の発明及び実施態様
によって構成される。
トランジスタ及びその製造法は下記の発明及び実施態様
によって構成される。
【０００８】 化合物半導体基板の上方に電子走行層
および電子供給層が積層され、ゲート電極が装着される
半導体層上にコンタクト抵抗低減用キャップ層が積層さ
れ、該コンタクト抵抗低減用キャップ層上にソース電極
およびドレイン電極が形成され、該ソース・ドレイン電
極間の該コンタクト抵抗低減用キャップ層をエッチング
により除去した部分にゲート電極が形成されたりリセス
構造を有する電界効果トランジスタにおいて、該リセス
形状を形成するコンタクト抵抗低減用キャップ層が少な
くとも底部から表面側に向けてエッチングされ易い組成
となるような層を用いており、該コンタクト抵抗低減用
キャップ層を選択エッチングすることによりリセス端が
電界を集中しない形状に形成されることを特徴とする電
界効果トランジスタ。
および電子供給層が積層され、ゲート電極が装着される
半導体層上にコンタクト抵抗低減用キャップ層が積層さ
れ、該コンタクト抵抗低減用キャップ層上にソース電極
およびドレイン電極が形成され、該ソース・ドレイン電
極間の該コンタクト抵抗低減用キャップ層をエッチング
により除去した部分にゲート電極が形成されたりリセス
構造を有する電界効果トランジスタにおいて、該リセス
形状を形成するコンタクト抵抗低減用キャップ層が少な
くとも底部から表面側に向けてエッチングされ易い組成
となるような層を用いており、該コンタクト抵抗低減用
キャップ層を選択エッチングすることによりリセス端が
電界を集中しない形状に形成されることを特徴とする電
界効果トランジスタ。
【０００９】 該リセス端が曲線状であることを特徴
とする記載の電界効果トランジスタ。
とする記載の電界効果トランジスタ。
【００１０】
【００１１】 リセスエッチングの工程でエッチング
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなっているＩｎＧａＡｓグレーディッ
ド層を用いることを特徴とする電界効果トランジスタ。
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなっているＩｎＧａＡｓグレーディッ
ド層を用いることを特徴とする電界効果トランジスタ。
【００１２】 リセスエッチングの工程でエッチング
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなり、更に最表面近くで再びＩｎ組成
が低くなるＩｎＧａＡｓグレーディッド層を用いること
を特徴とした電界効果トランジスタ。
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなり、更に最表面近くで再びＩｎ組成
が低くなるＩｎＧａＡｓグレーディッド層を用いること
を特徴とした電界効果トランジスタ。
【００１３】 リセスエッチングの工程でエッチング
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が階段状に高くなっているＩｎＧａＡｓ層を
用いることを特徴とする電界効果トランジスタ。
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が階段状に高くなっているＩｎＧａＡｓ層を
用いることを特徴とする電界効果トランジスタ。
【００１４】 リセスエッチングの工程でエッチング
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなり、更に最表面近くで再びＩｎ組成
が低くなるＩｎＧａＡｓ層を用いることを特徴とする電
界効果トランジスタ。
される又は記載の電界効果トライジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が高くなり、更に最表面近くで再びＩｎ組成
が低くなるＩｎＧａＡｓ層を用いることを特徴とする電
界効果トランジスタ。
【００１５】 リセスエッチングの工程でエッチング
されるまたは記載の電界効果トライジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けて少なくともＩｎ組成が高くっているＩｎＧａＡｓグ
レーディッド層または階段状にＩｎ組成が変化する〜
の何れか記載のＩｎＧａＡｓ層がエピタキシャル法に
より形成され、該エピタキシャル法により形成された該
ＩｎグレーディッドＩｎＧａＡｓ層を、ＧａＡｓよりも
ＩｎＡｓの方がエッチンググレートが高い選択エッチン
グを用いることにより、リセスエッチング工程でリセス
端が電界を集中しない形状で形成されることを特徴とす
るリセス構造を有する電界効果トランジスタの製造方
法。
されるまたは記載の電界効果トライジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けて少なくともＩｎ組成が高くっているＩｎＧａＡｓグ
レーディッド層または階段状にＩｎ組成が変化する〜
の何れか記載のＩｎＧａＡｓ層がエピタキシャル法に
より形成され、該エピタキシャル法により形成された該
ＩｎグレーディッドＩｎＧａＡｓ層を、ＧａＡｓよりも
ＩｎＡｓの方がエッチンググレートが高い選択エッチン
グを用いることにより、リセスエッチング工程でリセス
端が電界を集中しない形状で形成されることを特徴とす
るリセス構造を有する電界効果トランジスタの製造方
法。
【００１６】 リセスエッチングの工程でエッチング
されるまたは記載の電界効果トライジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けてＩｎ組成が少なくとも高くなっているＩｎＧａＡｓ
グレーディッド層または階段状にＩｎ組成が変化する
〜の何れか記載のＩｎＧａＡｓ層が、一回または複数
回のＩｎイオン注入を施すことにより形成され、該イオ
ン注入により形成された該ＩｎグレーディッドＩｎＧａ
Ａｓ層を、ＧａＡｓよりもＩｎＡｓの方がエッチンググ
レートが高い選択エッチングを用いることにより、リセ
スエッチング工程でリセス端が電界を集中しない形状で
形成されることを特徴とするリセス構造を有する電界効
果トランジスタの製造方法。
されるまたは記載の電界効果トライジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けてＩｎ組成が少なくとも高くなっているＩｎＧａＡｓ
グレーディッド層または階段状にＩｎ組成が変化する
〜の何れか記載のＩｎＧａＡｓ層が、一回または複数
回のＩｎイオン注入を施すことにより形成され、該イオ
ン注入により形成された該ＩｎグレーディッドＩｎＧａ
Ａｓ層を、ＧａＡｓよりもＩｎＡｓの方がエッチンググ
レートが高い選択エッチングを用いることにより、リセ
スエッチング工程でリセス端が電界を集中しない形状で
形成されることを特徴とするリセス構造を有する電界効
果トランジスタの製造方法。
【００１７】上記のように、リセス構造型化合物半導体
におけるリセス形状を形成するコンタクト抵抗低減用キ
ャップ層として、断面を図１０で見た場合、リセル端の
形状が角度を持つと電界が集中するので、これを避ける
形状にすることが本発明の重要な構成であり、例えば曲
線状にすることによって目的は達成される。この構造に
する具体的方法は、リセスエッチングの工程でエッチン
グされるコンタクト抵抗低減用キャップ層が少なくとも
底部から表面側に向けてエッチングされ易い組成となる
ような層を用いることであり、例えば一つの実施態様と
して、該コンタクト抵抗低減用キャップ層底部から表面
側に向けてＩｎ組成を高くし、必要により更に最上層近
くで再びＩｎ組成を低くしたＩｎグレーデッド層または
階段状にＩｎ組成が変化するＩｎＧａＡｓ層をエピタキ
シャル法によりまたはＩｎのイオン注入により形成し、
更にこのＩｎグレーデッド層をＧａＡｓよりもＩｎＡｓ
の方がエッチングレートが高い選択エッチングを用いて
リセス端が曲線状に形成されることを特徴とするものが
挙げられる。
におけるリセス形状を形成するコンタクト抵抗低減用キ
ャップ層として、断面を図１０で見た場合、リセル端の
形状が角度を持つと電界が集中するので、これを避ける
形状にすることが本発明の重要な構成であり、例えば曲
線状にすることによって目的は達成される。この構造に
する具体的方法は、リセスエッチングの工程でエッチン
グされるコンタクト抵抗低減用キャップ層が少なくとも
底部から表面側に向けてエッチングされ易い組成となる
ような層を用いることであり、例えば一つの実施態様と
して、該コンタクト抵抗低減用キャップ層底部から表面
側に向けてＩｎ組成を高くし、必要により更に最上層近
くで再びＩｎ組成を低くしたＩｎグレーデッド層または
階段状にＩｎ組成が変化するＩｎＧａＡｓ層をエピタキ
シャル法によりまたはＩｎのイオン注入により形成し、
更にこのＩｎグレーデッド層をＧａＡｓよりもＩｎＡｓ
の方がエッチングレートが高い選択エッチングを用いて
リセス端が曲線状に形成されることを特徴とするものが
挙げられる。
【００１８】
【作用】本発明においては、例えばリセス構造型化合物
半導体におけるリセス形状を形成するコンタクト抵抗低
減用キャップ層として、該コンタクト抵抗低減用キャッ
プ層の底部から表面側に向けてＩｎ組成を高くし、必要
により、更に最表面付近で再びＩｎ組成を低くしたＩｎ
グレーディッド層または階段状にＩｎ組成が変化するＩ
ｎＧａＡｓ層をエピタキシャル法によりまたはＩｎイオ
ン注入により形成する。更に該ＩｎＧａＡｓコンタクト
抵抗低減用キャップ層をＧａＡｓよりもＩｎＡｓの方が
エッチングレートが高い選択エッチングを用いることに
より、エッチング工程で簡便に、例えば一回のエッチン
グ工程でリセス端が平面から成る鋭角または鈍角を有す
ることなく曲線状に形成することができる。その結果、
電界集中するドレイン側のリセス端角がなくなるので、
逆方向の耐圧値がリセス形状から逆方向耐圧値が制限を
受けることなく耐圧特性の向上が可能となる。
半導体におけるリセス形状を形成するコンタクト抵抗低
減用キャップ層として、該コンタクト抵抗低減用キャッ
プ層の底部から表面側に向けてＩｎ組成を高くし、必要
により、更に最表面付近で再びＩｎ組成を低くしたＩｎ
グレーディッド層または階段状にＩｎ組成が変化するＩ
ｎＧａＡｓ層をエピタキシャル法によりまたはＩｎイオ
ン注入により形成する。更に該ＩｎＧａＡｓコンタクト
抵抗低減用キャップ層をＧａＡｓよりもＩｎＡｓの方が
エッチングレートが高い選択エッチングを用いることに
より、エッチング工程で簡便に、例えば一回のエッチン
グ工程でリセス端が平面から成る鋭角または鈍角を有す
ることなく曲線状に形成することができる。その結果、
電界集中するドレイン側のリセス端角がなくなるので、
逆方向の耐圧値がリセス形状から逆方向耐圧値が制限を
受けることなく耐圧特性の向上が可能となる。
【００１９】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００２０】（実施例１）ここでは１例としてＧａＡｓ
系のヘテロ接合ＦＥＴについての実施例を説明するが、
この材料系や構造のＦＥＴに限るものではない。この実
施例により、一回のエッチング工程でリセス形状を曲線
状に形成することが可能となり、高耐圧化が実現できる
ものである。
系のヘテロ接合ＦＥＴについての実施例を説明するが、
この材料系や構造のＦＥＴに限るものではない。この実
施例により、一回のエッチング工程でリセス形状を曲線
状に形成することが可能となり、高耐圧化が実現できる
ものである。
【００２１】図１に本発明の実施例の素子断面を表わ
す。図１に示すように、半絶縁性ＧａＡｓ基板１１上に
次の各層がエピタキシャル成長により形成されている。 １２：アンドープＧａＡｓバッファ層 １３：アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ層 １４：アンドープＧａＡｓ電子走行層 １５：不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 １６：不純物ドープＩｎＧａＡｓグレーディッドコンタ
クト抵抗低減用キャップ層１００ｎｍ ここで、不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層１６のＩｎ組成は底部から
表面側に向かって５０ｎｍはＩｎ組成が０から０．３ま
でグレーディッドに高くなり、更に次の１５ｎｍはＩｎ
組成が０．３を保ち、残り表面近くの３５ｎｍは底部か
ら最表面に向かってＩｎ組成を０．３から０に戻したプ
ロファイルとする。
す。図１に示すように、半絶縁性ＧａＡｓ基板１１上に
次の各層がエピタキシャル成長により形成されている。 １２：アンドープＧａＡｓバッファ層 １３：アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ層 １４：アンドープＧａＡｓ電子走行層 １５：不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 １６：不純物ドープＩｎＧａＡｓグレーディッドコンタ
クト抵抗低減用キャップ層１００ｎｍ ここで、不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層１６のＩｎ組成は底部から
表面側に向かって５０ｎｍはＩｎ組成が０から０．３ま
でグレーディッドに高くなり、更に次の１５ｎｍはＩｎ
組成が０．３を保ち、残り表面近くの３５ｎｍは底部か
ら最表面に向かってＩｎ組成を０．３から０に戻したプ
ロファイルとする。
【００２２】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース及びドレイン電極１８，１９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極１８及び１９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層１６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極１７として形成
する。
クト用金属からなるソース及びドレイン電極１８，１９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極１８及び１９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層１６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極１７として形成
する。
【００２３】このキャップ層１６のエッチングすなわち
リセスエッチングの際に、ＧａＡｓよりもＩｎＡｓの方
がエッチングレートが高い選択エッチングができるよう
な例えば塩酸系エッチャントを用いる。この結果、ゲー
ト蒸着面すなわちＡｌＧａＡｓ層は通常のリセス面と同
様に平坦に加工でき、且つ、リセス端はＩｎ組成がグレ
ーディッドに変化しているため、角度を持つことなく曲
線状の形状に一回のエッチング工程で加工することがで
きる。
リセスエッチングの際に、ＧａＡｓよりもＩｎＡｓの方
がエッチングレートが高い選択エッチングができるよう
な例えば塩酸系エッチャントを用いる。この結果、ゲー
ト蒸着面すなわちＡｌＧａＡｓ層は通常のリセス面と同
様に平坦に加工でき、且つ、リセス端はＩｎ組成がグレ
ーディッドに変化しているため、角度を持つことなく曲
線状の形状に一回のエッチング工程で加工することがで
きる。
【００２４】その結果、第２図（ａ）に示すようにリセ
ス形状において電界の集中部分がなくなるので、ドレイ
ン側のリセス端で制限されることなく第２図（ｂ）に示
すように耐圧向上が実現できるものである。
ス形状において電界の集中部分がなくなるので、ドレイ
ン側のリセス端で制限されることなく第２図（ｂ）に示
すように耐圧向上が実現できるものである。
【００２５】ここでは、１例としてＡｌＧａＡｓ／Ｇａ
Ａｓヘテロ接合ＦＥＴの場合をあげたが、これに限るも
のではなく、キャップ層としてＩｎＧａＡｓを用いるこ
とができるＦＥＴであれば適用可能である。更に、Ｉｎ
ＧａＡｓ層の厚さや組成についても自由に選択可能であ
る。また、選択エッチング液として塩酸系エッチャント
を用いたが、これに限るものではなく、ＩｎＡｓとＧａ
Ａｓの選択性がある液、あるいはガスであれば適用可能
である。
Ａｓヘテロ接合ＦＥＴの場合をあげたが、これに限るも
のではなく、キャップ層としてＩｎＧａＡｓを用いるこ
とができるＦＥＴであれば適用可能である。更に、Ｉｎ
ＧａＡｓ層の厚さや組成についても自由に選択可能であ
る。また、選択エッチング液として塩酸系エッチャント
を用いたが、これに限るものではなく、ＩｎＡｓとＧａ
Ａｓの選択性がある液、あるいはガスであれば適用可能
である。
【００２６】（実施例２）ここでは１例としてＩｎＰ系
のヘテロ接合ＦＥＴについての実施例を説明するが、こ
の材料系や構造のＦＥＴに限るものではない。この実施
例により、１回のエッチング工程でリセス形状を曲線状
に形成することが可能となり、高耐圧化が実現できるも
のである。
のヘテロ接合ＦＥＴについての実施例を説明するが、こ
の材料系や構造のＦＥＴに限るものではない。この実施
例により、１回のエッチング工程でリセス形状を曲線状
に形成することが可能となり、高耐圧化が実現できるも
のである。
【００２７】図３に本発明の実施例の素子断面を表わ
す。図３に示すように、半絶縁性ＩｎＰ基板３１上に次
の各層がエピタキシャル成長により形成されている。 ３２：アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ３３：アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ３４：アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ３５：Ｓｉプレーナードープ ３６：不純物ドープＩｎＧａＡｓグレーディッドコンタ
クト抵抗低減用キャップ層５０ｎｍ ここで、不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層３６のＩｎ組成は底部から
表面側に向かって２５ｎｍはＩｎ組成が０．５から０．
８までグレーディッドに高くなり、更に次の８ｎｍはＩ
ｎ組成が０．８を保ち、残り表面近くの１７ｎｍは底部
から最表面に向かってＩｎ組成を０．８から０．５に戻
したプロファイルとする。
す。図３に示すように、半絶縁性ＩｎＰ基板３１上に次
の各層がエピタキシャル成長により形成されている。 ３２：アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ３３：アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ３４：アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ３５：Ｓｉプレーナードープ ３６：不純物ドープＩｎＧａＡｓグレーディッドコンタ
クト抵抗低減用キャップ層５０ｎｍ ここで、不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層３６のＩｎ組成は底部から
表面側に向かって２５ｎｍはＩｎ組成が０．５から０．
８までグレーディッドに高くなり、更に次の８ｎｍはＩ
ｎ組成が０．８を保ち、残り表面近くの１７ｎｍは底部
から最表面に向かってＩｎ組成を０．８から０．５に戻
したプロファイルとする。
【００２８】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース及びドレイン電極３８，３９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極３８及び３９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層３６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極３７として形成
する。このキャップ層３６のエッチングすなわちリセス
エッチングの際に、ＧａＡｓよりもＩｎＡｓの方がエッ
チングレートが高い選択エッチングができるような例え
ば塩酸系エッチャントを用いる。この結果、ゲート蒸着
面すなわちＩｎＡｌＡｓ層は通常のリセス面と同様に平
坦に加工でき、且つ、リセス端はＩｎ組成がグレーディ
ッドに変化しているため、角度を持つことなく曲線形状
に１回のエッチング工程で加工することができる。その
結果、第４図に示すようにリセス形状において電界の集
中部分がなくなるので、ドレイン側のリセス端で制限さ
れることなく第２図（ｂ）に示すのと同様の耐圧向上が
実現できるものである。
クト用金属からなるソース及びドレイン電極３８，３９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極３８及び３９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層３６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極３７として形成
する。このキャップ層３６のエッチングすなわちリセス
エッチングの際に、ＧａＡｓよりもＩｎＡｓの方がエッ
チングレートが高い選択エッチングができるような例え
ば塩酸系エッチャントを用いる。この結果、ゲート蒸着
面すなわちＩｎＡｌＡｓ層は通常のリセス面と同様に平
坦に加工でき、且つ、リセス端はＩｎ組成がグレーディ
ッドに変化しているため、角度を持つことなく曲線形状
に１回のエッチング工程で加工することができる。その
結果、第４図に示すようにリセス形状において電界の集
中部分がなくなるので、ドレイン側のリセス端で制限さ
れることなく第２図（ｂ）に示すのと同様の耐圧向上が
実現できるものである。
【００２９】ここでは、１例としてＩｎＡｌＡｓ／Ｇａ
Ａｓプレーナードープヘテロ接合ＦＥＴの場合をあげた
が、これに限るものではなく、キャップ層としてＩｎＧ
ａＡｓを用いることができるＦＥＴであれば適用可能で
ある。更に、ＩｎＧａＡｓ層の厚さや組成についても自
由に選択可能である。また、選択エッチング液として塩
酸系エッチャントを用いたが、これに限るものではな
く、ＩｎＡｓとＧａＡｓの選択性がある液、あるいはガ
スであれば適用可能である。
Ａｓプレーナードープヘテロ接合ＦＥＴの場合をあげた
が、これに限るものではなく、キャップ層としてＩｎＧ
ａＡｓを用いることができるＦＥＴであれば適用可能で
ある。更に、ＩｎＧａＡｓ層の厚さや組成についても自
由に選択可能である。また、選択エッチング液として塩
酸系エッチャントを用いたが、これに限るものではな
く、ＩｎＡｓとＧａＡｓの選択性がある液、あるいはガ
スであれば適用可能である。
【００３０】（実施例３）ここでは１例としてＧａＡｓ
系のヘテロ接合ＦＥＴについての実施例を説明するが、
この材料系や構造のＦＥＴに限るものではない。この実
施例により、１回のエッチング工程でリセス形状を曲線
状に形成することが可能となり、高耐圧化が実現できる
ものである。
系のヘテロ接合ＦＥＴについての実施例を説明するが、
この材料系や構造のＦＥＴに限るものではない。この実
施例により、１回のエッチング工程でリセス形状を曲線
状に形成することが可能となり、高耐圧化が実現できる
ものである。
【００３１】図５に本発明の実施例の素子断面を表わ
す。図５に示すように、半絶縁性ＧａＡｓ基板５１上に
次の各層がエピタキシャル成長により形成されている。 ５２：アンドープＧａＡｓバッファ層 ５３：アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ層 ５４：アンドープＧａＡｓ電子走行層 ５５：不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ５６：不純物ドープＩｎイオン注入ＧａＡｓコンタクト
抵抗低減用キャップ層 ここで、不純物ドープＧａＡｓコンタクト抵抗低減用キ
ャップ層５６はＩｎイオン注入により底部から表面側に
向かってＩｎ組成がグレーディッドに高くなり、最表面
側では再度Ｉｎ組成を低く戻したプロファイルになるよ
うに注入する。
す。図５に示すように、半絶縁性ＧａＡｓ基板５１上に
次の各層がエピタキシャル成長により形成されている。 ５２：アンドープＧａＡｓバッファ層 ５３：アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ層 ５４：アンドープＧａＡｓ電子走行層 ５５：不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ５６：不純物ドープＩｎイオン注入ＧａＡｓコンタクト
抵抗低減用キャップ層 ここで、不純物ドープＧａＡｓコンタクト抵抗低減用キ
ャップ層５６はＩｎイオン注入により底部から表面側に
向かってＩｎ組成がグレーディッドに高くなり、最表面
側では再度Ｉｎ組成を低く戻したプロファイルになるよ
うに注入する。
【００３２】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース及びドレイン電極５８，５９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極５８及び５９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層５６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する全属をゲート電極５７として形成
する。
クト用金属からなるソース及びドレイン電極５８，５９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極５８及び５９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層５６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する全属をゲート電極５７として形成
する。
【００３３】このキャップ層５６のエッチングすなわち
リセスエッチングの際に、ＧａＡｓよりもＩｎＡｓの方
がエッチングレートが高い選択エッチングができるよう
な例えば塩酸系エッチャントを用いる。この結果、ゲー
ト蒸着面すなわちＡｌＧａＡｓ層は通常のリセス面と同
様に平坦に加工でき、且つ、リセス端はＩｎ組成がグレ
ーディッドに変化しているため、角度を持つことなく曲
線形状に１回のエッチング工程で加工することができ
る。その結果、第６図に示すようにリセス形状において
電界の集中部分がなくなるので、ドレイン側のリセス端
で制限されることなく第２図（ｂ）に示すのと同様の耐
圧向上が実現できるものである。
リセスエッチングの際に、ＧａＡｓよりもＩｎＡｓの方
がエッチングレートが高い選択エッチングができるよう
な例えば塩酸系エッチャントを用いる。この結果、ゲー
ト蒸着面すなわちＡｌＧａＡｓ層は通常のリセス面と同
様に平坦に加工でき、且つ、リセス端はＩｎ組成がグレ
ーディッドに変化しているため、角度を持つことなく曲
線形状に１回のエッチング工程で加工することができ
る。その結果、第６図に示すようにリセス形状において
電界の集中部分がなくなるので、ドレイン側のリセス端
で制限されることなく第２図（ｂ）に示すのと同様の耐
圧向上が実現できるものである。
【００３４】ここでは、１例としてＡｌＧａＡｓ／Ｇａ
Ａｓヘテロ接合ＦＥＴの場合をあげたが、これに限るも
のではなく、キャップ層としてＩｎＧａＡｓを用いるこ
とができるＦＥＴであれば適用可能である。また、選択
エッチング液として塩酸系エッチャントを用いたが、こ
れに限るものではなく、ＩｎＡｓとＧａＡｓの選択性が
ある液、あるいはガスであれば適用可能である。
Ａｓヘテロ接合ＦＥＴの場合をあげたが、これに限るも
のではなく、キャップ層としてＩｎＧａＡｓを用いるこ
とができるＦＥＴであれば適用可能である。また、選択
エッチング液として塩酸系エッチャントを用いたが、こ
れに限るものではなく、ＩｎＡｓとＧａＡｓの選択性が
ある液、あるいはガスであれば適用可能である。
【００３５】（実施例４）ここでは１例としてＩｎＰ系
のヘテロ接合ＦＥＴについての実施例を説明するが、こ
の材料系や構造のＦＥＴに限るものではない。この実施
例により、１回のエッチング工程でリセス形状を曲線状
に形成することが可能となり、高耐圧化が実現できるも
のである。
のヘテロ接合ＦＥＴについての実施例を説明するが、こ
の材料系や構造のＦＥＴに限るものではない。この実施
例により、１回のエッチング工程でリセス形状を曲線状
に形成することが可能となり、高耐圧化が実現できるも
のである。
【００３６】図７に本発明の実施例の素子断面を表わ
す。図７に示すように、半絶縁性Ｉｎ基板７１上に次の
各層がエピタキシャル成長により形成されている。 ７２：アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ７３：アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ７４：アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ７５：Ｓｉプレーナードープ ７６：不純物ドープＩｎイオン注入ＩｎＧａＡｓコンタ
クト抵抗低減用キャップ層 ここで、不純物ドープＩｎＧａＡｓコンタクト抵抗低減
用キャップ層７６はＩｎイオン注入により底部から表面
側に向かってＩｎ組成がグレーディッドに高くなり、最
表面側では再度Ｉｎ組成を低く戻したプロファイルにな
るように注入する。
す。図７に示すように、半絶縁性Ｉｎ基板７１上に次の
各層がエピタキシャル成長により形成されている。 ７２：アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ７３：アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ７４：アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ７５：Ｓｉプレーナードープ ７６：不純物ドープＩｎイオン注入ＩｎＧａＡｓコンタ
クト抵抗低減用キャップ層 ここで、不純物ドープＩｎＧａＡｓコンタクト抵抗低減
用キャップ層７６はＩｎイオン注入により底部から表面
側に向かってＩｎ組成がグレーディッドに高くなり、最
表面側では再度Ｉｎ組成を低く戻したプロファイルにな
るように注入する。
【００３７】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース及びドレイン電極７８，７９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極７８及び７９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層３６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極７７として形成
する。このキャップ層７６のエッチングすなわちリセス
エッチングの際に、ＧａＡｓよりもＩｎＡｓの方がエッ
チングレートが高い選択エッチングができるような例え
ば塩酸系エッチャントを用いる。この結果、ゲート蒸着
面すなわちＩｎＡｌＡｓ層は通常のリセス面と同様に平
坦に加工でき、且つ、リセス端はＩｎ組成がグレーディ
ッドに変化しているため、角度を持つことなく曲線形状
に１回のエッチング工程で加工することができる。その
結果、第８図に示すようにリセス形状において電界の集
中部分がなくなるので、ドレイン側のリセス端で制限さ
れることなく第２図（ｂ）に示すのと同様の耐圧向上が
実現できるものである。
クト用金属からなるソース及びドレイン電極７８，７９
がリフトオフ法等により形成され、該ソース及びドレイ
ン電極７８及び７９間の不純物ドープＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層３６が部分
的にエッチング除去され、その部分に、該電子供給層と
ショットキー接合する金属をゲート電極７７として形成
する。このキャップ層７６のエッチングすなわちリセス
エッチングの際に、ＧａＡｓよりもＩｎＡｓの方がエッ
チングレートが高い選択エッチングができるような例え
ば塩酸系エッチャントを用いる。この結果、ゲート蒸着
面すなわちＩｎＡｌＡｓ層は通常のリセス面と同様に平
坦に加工でき、且つ、リセス端はＩｎ組成がグレーディ
ッドに変化しているため、角度を持つことなく曲線形状
に１回のエッチング工程で加工することができる。その
結果、第８図に示すようにリセス形状において電界の集
中部分がなくなるので、ドレイン側のリセス端で制限さ
れることなく第２図（ｂ）に示すのと同様の耐圧向上が
実現できるものである。
【００３８】ここでは、１例としてＩｎＡｌＡｓ／Ｇａ
Ａｓプレーナードープヘテロ接合ＦＥＴの場合をあげた
が、これに限るものではなく、キャップ層としてＩｎＧ
ａＡｓを用いることができるＦＥＴであれば適用可能で
ある。また、選択エッチング液として塩酸系エッチャン
トを用いたが、これに限るものではなく、ＩｎＡｓとＧ
ａＡｓの選択性がある液、あるいはガスであれば適用可
能である。
Ａｓプレーナードープヘテロ接合ＦＥＴの場合をあげた
が、これに限るものではなく、キャップ層としてＩｎＧ
ａＡｓを用いることができるＦＥＴであれば適用可能で
ある。また、選択エッチング液として塩酸系エッチャン
トを用いたが、これに限るものではなく、ＩｎＡｓとＧ
ａＡｓの選択性がある液、あるいはガスであれば適用可
能である。
【００３９】（実施例５）上記実施例１において、不純
物ドープＩｎＧａＡｓコンタクト抵抗低減用キャップ層
のＩｎＧａＡｓのＩｎ組成をグレーディッドではなく、
底部から表面側に向けてＩｎ組成が階段状に高く、最表
面近くで再びＩｎ組成を下げたＩｎＧａＡｓ層を用いる
ことによっても、図２に示されるのと同様の電位分布が
得られ、耐圧向上が実現できる。
物ドープＩｎＧａＡｓコンタクト抵抗低減用キャップ層
のＩｎＧａＡｓのＩｎ組成をグレーディッドではなく、
底部から表面側に向けてＩｎ組成が階段状に高く、最表
面近くで再びＩｎ組成を下げたＩｎＧａＡｓ層を用いる
ことによっても、図２に示されるのと同様の電位分布が
得られ、耐圧向上が実現できる。
【００４０】（実施例６）上記実施例２において、不純
物ドープＩｎＧａＡｓコンタクト抵抗低減用キャップ層
のＩｎＧａＡｓのＩｎ組成をグレーディッドではなく、
底部から表面側に向けてＩｎ組成が階段状に高く、最表
面近くで再びＩｎ組成を下げたＩｎＧａＡｓ層を用いる
ことによっても、図４に示されるのと同様の電位分布が
得られ、耐圧向上が実現できる。
物ドープＩｎＧａＡｓコンタクト抵抗低減用キャップ層
のＩｎＧａＡｓのＩｎ組成をグレーディッドではなく、
底部から表面側に向けてＩｎ組成が階段状に高く、最表
面近くで再びＩｎ組成を下げたＩｎＧａＡｓ層を用いる
ことによっても、図４に示されるのと同様の電位分布が
得られ、耐圧向上が実現できる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
従来角張ったリセス形状のため、ドレイン側のリセス端
における電界集中によるアバランシェ降伏により耐圧値
が制限されてしまうという問題があったが、リセス型化
合物半導体ＦＥＴのコンタクト抵抗低減用キャップ層と
してＩｎ組成がグレーディッドまたは階段状に変化する
ＩｎＧａＡｓ層を用いて、更にリセスエッチング時にＩ
ｎＡｓとＧａＡｓの選択エッチングを用いることにより
リセス形状を曲線形状にして、電界集中がリセス端で起
こらない様にすることで、リセス形状による耐圧値の制
限が無くなるため、高耐圧化を実現できる。
従来角張ったリセス形状のため、ドレイン側のリセス端
における電界集中によるアバランシェ降伏により耐圧値
が制限されてしまうという問題があったが、リセス型化
合物半導体ＦＥＴのコンタクト抵抗低減用キャップ層と
してＩｎ組成がグレーディッドまたは階段状に変化する
ＩｎＧａＡｓ層を用いて、更にリセスエッチング時にＩ
ｎＡｓとＧａＡｓの選択エッチングを用いることにより
リセス形状を曲線形状にして、電界集中がリセス端で起
こらない様にすることで、リセス形状による耐圧値の制
限が無くなるため、高耐圧化を実現できる。
【図１】本発明のＧａＡｓ系ＦＥＴの実施例を示す素子
構造の断面図である。
構造の断面図である。
【図２】図１をＦＥＴ動作させた場合の電位分布図
（ａ）と耐圧波形（ｂ）、である。
（ａ）と耐圧波形（ｂ）、である。
【図３】本発明のＩｎＰ系ＦＥＴの実施例を示す素子構
造の断面図である。
造の断面図である。
【図４】図３をＦＥＴ動作させた場合の電位分布図であ
る。
る。
【図５】本発明のＧａＡｓ系ＦＥＴの実施例を示す素子
構造の断面図である。
構造の断面図である。
【図６】図５をＦＥＴ動作させた場合の電位分布図であ
る。
る。
【図７】本発明のＩｎＰ系ＦＥＴの実施例を示す素子構
造の断面図である。
造の断面図である。
【図８】図７をＦＥＴ動作させた場合の電位分布図であ
る。
る。
【図９】従来のＦＥＴの素子構造の断面図である。
【図１０】図９の従来構造素子をＦＥＴ動作させた場合
の電位分布図（ａ）と耐圧波形（ｂ）である。
の電位分布図（ａ）と耐圧波形（ｂ）である。
１１ 半絶縁性ＧａＡｓ基板 １２ アンドープＧａＡｓバッファ層 １３ アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ
層 １４ アンドープＧａＡｓ電子走行層 １５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 １６ 不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層 １７ ゲート電極 １８ ソース電極 １９ ドレイン電極 ２１ 従来構造の耐圧特性 ２２ 本発明の耐圧特性 ２３ 従来構造の耐圧値Ｖ１ ２４ 本発明の耐圧値Ｖ２ ３１ 半絶縁性ＩｎＰ基板 ３２ アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ３３ アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ３４ アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ３５ Ｓｉプレーナードープ ３６ 不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層 ３７ ゲート電極 ３８ ソース電極 ３９ ドレイン電極 ５１ 半絶縁性ＧａＡｓ基板 ５２ アンドープＧａＡｓバッファ層 ５３ アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ
層 ５４ アンドープＧａＡｓ電子走行層 ５５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ５６ 不純物ドープＩｎイオン注入ＧａＡｓコンタク
ト抵抗低減用キャップ層 ５７ ゲート電極 ５８ ソース電極 ５９ ドレイン電極 ７１ 半絶縁性ＩｎＰ基板 ７２ アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ７３ アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ７４ アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ７５ Ｓｉプレーナードープ ７６ 不純物ドープＩｎイオン注入ＩｎＧａＡｓコン
タクト抵抗低減用キャップ層 ７７ ゲート電極 ７８ ソース電極 ７９ ドレイン電極 ９１ 半絶縁性ＧａＡｓ基板 ９２ アンドープＧａＡｓバッファ層 ９３ アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ
層 ９４ アンドープＧａＡｓ電子走行層 ９５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ９６ 不純物ドープＧａＡｓコンタクト抵抗低減用キ
ャップ層 ９７ ゲート電極 ９８ ソース電極 ９９ ドレイン電極 １０１ 従来構造の耐圧特性 １０２ 従来構造の耐圧値Ｖ１
層 １４ アンドープＧａＡｓ電子走行層 １５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 １６ 不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層 １７ ゲート電極 １８ ソース電極 １９ ドレイン電極 ２１ 従来構造の耐圧特性 ２２ 本発明の耐圧特性 ２３ 従来構造の耐圧値Ｖ１ ２４ 本発明の耐圧値Ｖ２ ３１ 半絶縁性ＩｎＰ基板 ３２ アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ３３ アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ３４ アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ３５ Ｓｉプレーナードープ ３６ 不純物ドープＩｎＧａＡｓグレーディッドコン
タクト抵抗低減用キャップ層 ３７ ゲート電極 ３８ ソース電極 ３９ ドレイン電極 ５１ 半絶縁性ＧａＡｓ基板 ５２ アンドープＧａＡｓバッファ層 ５３ アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ
層 ５４ アンドープＧａＡｓ電子走行層 ５５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ５６ 不純物ドープＩｎイオン注入ＧａＡｓコンタク
ト抵抗低減用キャップ層 ５７ ゲート電極 ５８ ソース電極 ５９ ドレイン電極 ７１ 半絶縁性ＩｎＰ基板 ７２ アンドープＩｎ0.48Ａｌ0.52Ａｓバッファ層 ７３ アンドープＩｎ0.53Ｇａ0.47Ａｓ電子走行層 ７４ アンドープＩｎ0.48Ａｌ0.52Ａｓ電子供給層 ７５ Ｓｉプレーナードープ ７６ 不純物ドープＩｎイオン注入ＩｎＧａＡｓコン
タクト抵抗低減用キャップ層 ７７ ゲート電極 ７８ ソース電極 ７９ ドレイン電極 ９１ 半絶縁性ＧａＡｓ基板 ９２ アンドープＧａＡｓバッファ層 ９３ アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ
層 ９４ アンドープＧａＡｓ電子走行層 ９５ 不純物ドープＡｌ0.3Ｇａ0.7Ａｓ電子供給層 ９６ 不純物ドープＧａＡｓコンタクト抵抗低減用キ
ャップ層 ９７ ゲート電極 ９８ ソース電極 ９９ ドレイン電極 １０１ 従来構造の耐圧特性 １０２ 従来構造の耐圧値Ｖ１
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−29356（ＪＰ，Ａ) 特開 昭54−12573（ＪＰ，Ａ) 特開 平１−183858（ＪＰ，Ａ) 特開 昭62−213279（ＪＰ，Ａ) 特開 昭62−229972（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (8)
- 【請求項１】化合物半導体基板の上方に電子走行層およ
び電子供給層が積層され、ゲート電極が装着される半導
体層上にコンタクト抵抗低減用キャップ層が積層され、
該コンタクト抵抗低減用キャップ層上にソース電極およ
びドレイン電極が形成され、該ソース・ドレイン電極間
の該コンタクト抵抗低減用キャップ層をエッチングによ
り除去した部分にゲート電極が形成されたリセス構造を
有する電界効果トランジスタにおいて、該リセス形状を
形成するコンタクト抵抗低減用キャップ層が少なくとも
底部から表面側に向けてエッチングされ易い組成となる
ような層を用いており、該コンタクト抵抗低減用キャッ
プ層を選択エッチングすることによりリセス端に電界が
集中しない形状に形成されることを特徴とする電界効果
トランジスタ。 - 【請求項２】該リセス端が曲線状であることを特徴とす
る請求項１記載の電界効果トランジスタ。 - 【請求項３】リセスエッチングの工程でエッチングされ
る請求項１又は２記載の電界効果トランジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けてＩｎ組成が高くなっているＩｎＧａＡｓグレーディ
ッド層を用いることを特徴とする電界効果トランジス
タ。 - 【請求項４】リセスエッチングの工程でエッチングされ
る請求項１又は２記載の電界効果トランジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けてＩｎ組成が高くなり、更に最表面近くで再びＩｎ組
成が低くなるＩｎＧａＡｓグレーディッド層を用いるこ
とを特徴とした電界効果トランジスタ。 - 【請求項５】リセスエッチングの工程でエッチングされ
る請求１又は２記載の電界効果トランジスタにおけるコ
ンタクト抵抗低減用キャップ層が底部から表面側に向け
てＩｎ組成が階段状に高くなっているＩｎＧａＡｓ層を
用いることを特徴とする電界効果トランジスタ。 - 【請求項６】リセスエッチングの工程でエッチングされ
る請求項１又は２記載の電界効果トランジスタにおける
コンタクト抵抗低減用キャップ層が底部から表面側に向
けて階段状にＩｎ組成がに高くなり、更に最表面近くで
再びＩｎ組成が低くなるＩｎＧａＡｓ層を用いることを
特徴とする電界効果トランジスタ。 - 【請求項７】リセスエッチングの工程でエッチングされ
る請求項１または２記載の電界効果トランジスタにおけ
るコンタクト抵抗低減用キャップ層が底部から表面側に
向けて少なくともＩｎ組成が高くっているＩｎＧａＡｓ
グレーディッド層または階段状にＩｎ組成が変化する請
求項３〜６の何れか記載のＩｎＧａＡｓ層がエピタキシ
ャル法により形成され、該エピタキシャル法により形成
された該ＩｎグレーディッドＩｎＧａＡｓ層を、ＧａＡ
ｓよりもＩｎＡｓの方がエッチンググレートが高い選択
エッチングを用いることにより、リセスエッチング工程
でリセス端が電界を集中しない形状で形成されることを
特徴とするリセス構造を有する電界効果トランジスタの
製造方法。 - 【請求項８】リセスエッチングの工程でエッチングされ
る請求項１または２記載の電界効果トランジスタにおけ
るコンタクト抵抗低減用キャップ層が底部から表面側に
向けてＩｎ組成が少なくとも高くなっているＩｎＧａＡ
ｓグレーディッド層または階段状にＩｎ組成が変化する
請求項３〜６の何れか記載のＩｎＧａＡｓ層が、一回ま
たは複数回のＩｎイオン注入を施すことにより形成さ
れ、該イオン注入により形成された該Ｉｎグレーディッ
ドＩｎＧａＡｓ層を、ＧａＡｓよりもＩｎＡｓの方がエ
ッチンググレートが高い選択エッチングを用いることに
より、リセスエッチング工程でリセス端が電界を集中し
ない形状で形成されることを特徴とするリセス構造を有
する電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09185196A JP3107002B2 (ja) | 1997-07-10 | 1997-07-10 | 電界効果トランジスタとその製造方法 |
| US09/113,325 US6262444B1 (en) | 1997-04-23 | 1998-07-10 | Field-effect semiconductor device with a recess profile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09185196A JP3107002B2 (ja) | 1997-07-10 | 1997-07-10 | 電界効果トランジスタとその製造方法 |
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| JPH1131700A JPH1131700A (ja) | 1999-02-02 |
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-
1997
- 1997-07-10 JP JP09185196A patent/JP3107002B2/ja not_active Expired - Fee Related
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| JPH1131700A (ja) | 1999-02-02 |
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